KR102451156B1 - 메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치 - Google Patents

메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 메모리 모듈 내에서 랭크 인터리빙 동작을 수행하는 반도체 메모리 장치를 개시한다. 반도체 메모리 장치는 칩 내에 형성된 제1 메모리 영역과 상기 칩과 동일한 칩 내에 형성되고 사용 선택신호에 따라 상기 제1 메모리 영역과는 독립적으로 억세스되는 제2 메모리 영역을 포함한다. 제1,2 메모리 영역들은 커맨드 및 어드레스 라인들을 공유하고 상기 사용 선택신호에 따라 랭크 인터리빙 동작을 수행한다.

Description

메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING RANK INTERLEAVING OPERATION IN MEMORY MODULE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 모듈 내에서 랭크 인터리빙 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
메모리 모듈의 형태로써 메모리 시스템을 구성할 수 있는 반도체 메모리 장치는 데이터, 어드레스, 및 커맨드 등과 같은 신호들을 전송하는 전송 선로를 통해 메모리 컨트롤러와 연결될 수 있다.
반도체 제조 공정의 미세화와 더불어 반도체 메모리 장치의 저장 용량도 아주 고 용량화되고 있다. DIMM(Dual In-line Memory Module)내에서 하나의 메모리 칩을 구성하는 DDR4 DRAM의 메모리 용량은 16Gb(기가 비트) 정도의 고 용량일 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 메모리 모듈에 탑재된 단일 칩이 2개 이상의 칩들처럼 독립적으로 억세스 되도록 할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치는, 칩 내에 형성된 제1 메모리 영역과, 상기 칩과 동일한 칩 내에 형성되고 사용 선택신호에 따라 상기 제1 메모리 영역과는 독립적으로 억세스되는 제2 메모리 영역을 포함한다. 상기 제1,2 메모리 영역들은 커맨드 및 어드레스 라인들을 공유하고 상기 사용 선택신호에 따라 랭크 인터리빙 동작을 수행한다.
제1 메모리 영역이 메모리 모듈 내에서 제1 랭크에 속해 동작되는 경우에 제2 메모리 영역은 상기 메모리 모듈 내에서 제2 랭크에 속해 동작될 수 있다. 사용 선택신호는 모드레지스터 셋 신호로서 인가되거나 퓨즈 옵션 또는 메탈 옵션에 의해 정의될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는, 다이 상에 배치된 제1 메모리 영역과, 상기 다이와 동일한 다이 상에 배치되고 상기 제1 메모리 영역에 의해 구성되는 칩과는 다른 별개의 칩으로서 선택적으로 동작되는 제2 메모리 영역을 포함한다. 상기 제1,2 메모리 영역들은 커맨드 및 어드레스 라인들을 공유하되 칩 선택 신호, 클럭 인에이블 신호, 및 터미네이션 제어신호를 각기 전용으로 수신하며, 사용 선택신호에 따라 동일 랭크에 속하여 동작되거나 서로 다른 랭크 에 속하여 동작된다.
반도체 메모리 장치는 상기 제1,2 메모리 영역들의 랭크 인터리빙 동작에 따라 데이터 입출력 경로들을 조절하는 DQ 연결회로를 포함할 수 있으며, 반도체 메모리 장치는 단일 패키지로 패키징되어 RDIMM 형태의 메모리 모듈의 일부를 구성할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 메모리 모듈은, 기판과, 상기 기판의 일면 또는 양면에 서로 이격적으로 탑재된 복수의 반도체 메모리 장치들을 포함한다. 반도체 메모리 장치들은 각기, 메모리 칩의 일부로서 형성된 제1 뱅크 그룹과 상기 메모리 칩과 동일한 메모리 칩 내에 형성되고 사용 선택신호에 따라 상기 제1 뱅크 그룹과는 독립적으로 억세스되는 제2 뱅크 그룹을 포함한다. 제1,2 메모리 영역들은 커맨드 및 어드레스 라인들을 공유하고 상기 사용 선택신호에 따라 랭크 인터리빙 동작을 수행한다.
반도체 메모리 장치는 상기 커맨드 및 어드레스 라인들을 통해 인가되는 커맨드 및 어드레스 신호들을 공유적으로 디코딩하는 공유 커맨드 디코더를 포함할 수 있다. 반도체 메모리 장치는 상기 공유 커맨드 디코더의 디코딩 출력 신호들과 전용으로 인가되는 제1 칩 선택 신호, 제1 클럭 인에이블 신호, 및 제1 터미네이션 제어신호를 수신하여 상기 제1 뱅크 그룹을 제어하기 위한 제1 뱅크 그룹 컨트롤러를 포함할 수 있다. 또한, 반도체 메모리 장치는 상기 공유 커맨드 디코더의 디코딩 출력 신호들과 전용으로 인가되는 제2 칩 선택 신호, 제2 클럭 인에이블 신호, 및 제2 터미네이션 제어신호를 수신하여 상기 제2 뱅크 그룹을 제어하기 위한 제2 뱅크 그룹 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따르면, 메모리 모듈 내에서 랭크 인터리빙 동작이 수행된다. 따라서, 메모리 모듈의 플렉시블리티(plexibility)가 얻어진다.
도 1은 본 발명의 실시 예에 따른 메모리 모듈을 포함하는 데이터 처리 시스템의 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 메모리 용량 가변을 설명하기 위해 제시된 도면이다.
도 3은 도 1의 반도체 메모리 장치의 블록도이다.
도 4는 도 3의 반도체 메모리 장치의 구체 블록도이다.
도 5는 도 3의 반도체 메모리 장치에 구현되는 온다이 터미네이션 회로의 블록도이다.
도 6은 도 5의 온다이 터미네이션 회로와 관련된 캘리브레이션 회로의 예시적 구현 상세도이다.
도 7은 도 5의 온다이 터미네이션 회로의 예시적 구현 상세도이다.
도 8은 도 4의 입출력 회로들에 관련된 DQ 연결회로의 연결 동작을 설명하기 위해 제시된 도면이다.
도 9는 도 4의 입출력 회로들에 관련된 DQ 연결회로의 또 다른 연결 동작을 설명하기 위해 제시된 도면이다.
도 10은 본 발명에 따른 메모리 모듈이 적용된 메모리 시스템의 블록도이다.
도 11은 도 10에 따른 동작 타이밍도이다.
도 12는 DIMM의 일면에서 단일 랭크를 구성하는 메모리 모듈의 예시도이다.
도 13은 본 발명의 실시 예에 따라 DIMM의 일면에서 듀얼 랭크를 구성하는 메모리 모듈의 예시도이다.
도 14는 본 발명의 실시 예에 따른 메모리 모듈의 패키지의 형태들을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 RDIMM의 커맨드 어드레스의 공통 인가 경로를 보여주는 도면이다.
도 16은 본 발명의 또 다른 실시 예에 따른 RDIMM의 커맨드 어드레스의 공통 인가 경로를 보여주는 도면이다.
도 17은 본 발명에 따른 메모리 모듈들이 적용된 컴퓨팅 시스템의 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DDR타입 DRAM의 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 기능적 회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 메모리 모듈을 포함하는 데이터 처리 시스템의 블록도이다.
도 1을 참조하면, 데이터 처리 시스템은 호스트(500), 메모리 컨트롤러(1000), 및 메모리 모듈(2000)을 포함할 수 있다.
호스트(500)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 탑재할 수 있으며 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 호스트(500)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 호스트(500)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 시스템 버스(SB)를 통하여 메모리 컨트롤러(1000)에 연결될 수 있다.
메모리 컨트롤러(1000)는 DIMM 형태로 이루어진 메모리 모듈(2000)을 억세스할 수 있다. 메모리 컨트롤러(1000)는 메모리 모듈(2000)내의 임의의 한 칩(2010)을 서로 분리된 2개의 칩처럼 독립적으로 억세스할 수 있다. 비록 도면에서는 메모리 컨트롤러(1000)가 호스트(500)와는 분리적으로 도시되어 있으나, 메모리 컨트롤러(1000)는 호스트(500)의 내부에 포함된 인터날 메모리 컨트롤러(IMC)일 수 있다.
DIMM(Dual In-line Memory Module)형태로 구현될 수 있는 메모리 모듈(2000)은, PCB 기판에 탑재된 복수개의 반도체 메모리 장치들(2010,2020,2030)을 포함할 수 있다.
임의의 반도체 메모리 장치(2010)는 메모리 칩의 일부로서 형성된 제1 뱅크 그룹(2012)과, 상기 메모리 칩과 동일한 메모리 칩 내에 형성되고 사용 선택신호에 따라 상기 제1 뱅크 그룹(2012)과는 독립적으로 억세스되는 제2 뱅크 그룹(2014)을 포함할 수 있다. 여기서, 사용 선택신호는 모드레지스터 셋 신호로서 인가되거나 퓨즈 옵션 또는 메탈 옵션에 의해 정의될 수 있다.
제1 뱅크 그룹(2012)은 다이 상에 배치된 제1 메모리 영역(FM)에 대응되고, 제2 뱅크 그룹(2014)은 상기 다이와 동일한 다이 상에 배치되고 상기 제1 메모리 영역(FM)에 의해 구성되는 칩과는 다른 별개의 칩으로서 선택적으로 동작되는 제2 메모리 영역(SM)에 대응될 수 있다. 제1,2 뱅크 그룹들(2012,2014)은 각기 8개, 16개, 또는 32개의 메모리 뱅크들을 포함할 수 있다. .상기 제1,2 뱅크 그룹들(2012,2014)은 커맨드 및 어드레스 라인들을 공유하고 사용 선택신호에 따라 랭크 인터리빙 동작을 수행할 수 있다. 상기 제1,2 뱅크 그룹들(2012,2014)은 커맨드 및 어드레스 신호를 공유적으로 수신하고, 칩 선택 신호, 클럭 인에이블 신호, 및 터미네이션 제어신호를 각기 전용으로 수신할 수 있다.
제1,2 뱅크 그룹들(2012,2014)은 사용 선택신호에 따라 동일 랭크에 속하여 동작되거나 서로 다른 랭크에 속하여 동작될 수 있다. 예를 들어, 상기 제1 뱅크 그룹(2012)이 제1 랭크에 속하여 동작될 경우에 상기 제2 뱅크 그룹(2014)은 제2 랭크에 속하여 동작될 수 있다.
하나의 다이(또는 칩)나 하나의 패키지로 제조되는 DDR타입 DRAM이 16 Gb(기가 비트)의 용량을 갖는 경우에 메모리 모듈의 플렉시블리티(plexibility)를 도모하기 하기 위하여 8Gb의 용량이나, 4Gb의 용량을 갖는 메모리 칩들이 요구될 수 있다. 이러한 경우에 16 Gb의 메모리 용량을 갖는 반도체 메모리 장치(2010)는 하나의 다이 또는 하나의 패키지 내에서 8 Gb의 메모리 용량을 갖는 2개의 메모리 또는 하나의 다이 또는 패키지 내에서 4 Gb의 메모리 용량을 갖는 4개의 메모리로서 기능할 수 있다.
16 Gb의 메모리 용량을 갖는 반도체 메모리 장치(2010)가 8 Gb의 메모리 용량을 갖는 2개의 메모리로서 동작되는 경우에 메모리 모듈(2000)내의 각 반도체 메모리 장치의 제1,2 메모리 영역들(FM, SM)은 커맨드 및 어드레스 신호(CMD/ADD)를 메모리 컨트롤러(1000)로부터 공통으로 수신한다.
한편, 제1,2 메모리 영역들(FM, SM)은 칩 선택 신호(CS0,CS1), 클럭 인에이블 신호(CKE0,CKE1), 및 터미네이션 제어신호(ODT0,ODT1)를 각기 전용으로 수신할 수 있다. 즉, 제1 메모리 영역(FM)이 칩 선택 신호(CS0), 클럭 인에이블 신호(CKE0), 및 터미네이션 제어신호(ODT0)을 수신할 경우에 제2 메모리 영역(SM)은 칩 선택 신호(CS1), 클럭 인에이블 신호(CKE1), 및 터미네이션 제어신호(ODT1)을 수신한다. 또한, 메모리 컨트롤러(1000)와 제1 메모리 영역(FM) 사이에는 데이터(DQA)가 독립적으로 전송되고 메모리 컨트롤러(1000)와 제2 메모리 영역(SM) 사이에는 데이터(DQB)가 독립적으로 전송될 수 있다.
도 2는 도 1의 반도체 메모리 장치의 메모리 용량 가변을 설명하기 위해 제시된 도면이다.
도 2를 참조하면, 하나의 다이 또는 하나의 패키지 내에 형성되는 DDR4 DRAM이 16 Gb의 용량을 갖는 다고 가정하면, 메모리 모듈에 탑재되는 하나의 반도체 메모리 장치(2010)는 본 발명의 컨셉에 따라 서로 독립적으로 억세스되는 2개의 반도체 메모리 장치들(2012,2014)로서 동작되거나 서로 독립적으로 억세스되는 4개의 반도체 메모리 장치들(2012a, 2012b, 2014a, 2014b)로서 동작될 수 있다. 물론, 2개의 반도체 메모리 장치들(2012,2014)로서 동작될 경우에 2개의 반도체 메모리 장치들(2012,2014)은 각기 8Gb의 메모리 용량을 가진다. 또한, 4개의 반도체 메모리 장치들(2012a, 2012b, 2014a, 2014b)로서 동작될 경우에 4개의 반도체 메모리 장치들(2012a, 2012b, 2014a, 2014b)은 각기 4Gb의 메모리 용량을 가진다.
도 2의 반도체 메모리 장치(2010)가 모노 다이 패키지(MDP, Mono Die Package)로 구현되는 경우에 2개의 반도체 메모리 장치들(2012,2014)이나 4개의 반도체 메모리 장치들(2012a, 2012b, 2014a, 2014b)도 모노 다이 패키지로 구현될 수 있다.
또한, 반도체 메모리 장치(2010)가 듀얼 다이 패키지(DDP, Dual Die Package)로 구현되는 경우에 2개의 반도체 메모리 장치들(2012,2014)이나 4개의 반도체 메모리 장치들(2012a, 2012b, 2014a, 2014b)도 듀얼 다이 패키지로 구현될 수 있다. 반도체 메모리 장치(2010)가 듀얼 다이 패키지로 구현되는 경우에 제1 다이와 제2 다이는 서로 적층되어 있고 복수의 실리콘 관통 전극들(TSVs)을 통해 전기적으로 연결될 수 있다.
본 발명에 따라, 2개의 반도체 메모리 장치들(2012,2014)은 서로 다른 랭크들에 소속되어 2개의 서로 독립적인 칩들처럼 동작될 수 있고, 4개의 반도체 메모리 장치들(2012a, 2012b, 2014a, 2014b)도 서로 다른 랭크들에 소속되어 4개의 서로 독립적인 칩들처럼 동작될 수 있다. 또한, 반도체 메모리 장치(2010)는 하나의 랭크에 소속되어 동작될 수 있다. 이와 같이, 물리적으로는 하나의 칩이나 패키지인 반도체 메모리 장치를 기능적으로는 2개 이상의 칩들로 사용할 수 있으므로, 본 발명에 따른 랭크 인터리빙 동작이 구현될 수 있다. 랭크 인터리빙 동작은 사용 선택신호에 따라 하나의 반도체 메모리 장치를 동일 랭크에서 동작시키거나 서로 다른 랭크에서 동작시키는 것을 의미한다.
도 3은 도 1의 반도체 메모리 장치의 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(2010)는 공유 커맨드 디코더(2011), 제1,2 버퍼들(2013, 2015), 제1 뱅크 그룹 컨트롤러(2017), 제2 뱅크 그룹 컨트롤러(2019), 제1 뱅크 그룹(2012), 및 제2 뱅크 그룹(2014)을 포함한다.
도 3은 하나의 메모리 셀 어레이를 2개로 나누고 하나를 제1 뱅크 그룹(2012)으로, 나머지 하나를 제2 뱅크 그룹(2014)으로 설정한 경우를 예시적으로 보여준다.
공유 커맨드 디코더(2011)는 커맨드 및 어드레스 라인들을 통해 인가되는 커맨드 및 어드레스 신호들(CMD/ADD)을 공유적으로 디코딩 한다.
제1 버퍼(2013)는 제1 칩 선택 신호(CS0), 제1 클럭 인에이블 신호(CKE0), 및 제1 터미네이션 제어신호(ODT0)를 버퍼링한다. 제1 클럭 신호(CK0)는 제1 버퍼(2013)에 독립적으로 제공될 수 있다.
제2 버퍼(2015)는 제2 칩 선택 신호(CS1), 제2 클럭 인에이블 신호(CKE1), 및 제2 터미네이션 제어신호(ODT1)를 버퍼링한다. 제2 클럭 신호(CK1)는 제2 버퍼(2015)에 독립적으로 제공될 수 있다.
제1 뱅크 그룹 컨트롤러(2017)는 라인(L10)을 통해 인가되는 공유 커맨드 디코더(2011)의 디코딩 출력 신호들과 라인(L20)을 통해 전용으로 인가되는 제1 칩 선택 신호(CS0), 제1 클럭 인에이블 신호(CKE0), 및 제1 터미네이션 제어신호(ODT0)를 수신하여 상기 제1 뱅크 그룹(2012)을 라인(L40)을 통해 제어한다.
제2 뱅크 그룹 컨트롤러(2019)는 라인(L10)을 통해 인가되는 공유 커맨드 디코더(2011)의 디코딩 출력 신호들과 라인(L30)을 통해 전용으로 인가되는 제2 칩 선택 신호(CS1), 제2 클럭 인에이블 신호(CKE1), 및 제2 터미네이션 제어신호(ODT1)를 수신하여 상기 제2 뱅크 그룹(2014)을 라인(L50)을 통해 제어한다.
제1 뱅크 그룹(2012)과 제2 뱅크 그룹(2014)은 각기 16개의 메모리 뱅크들로 이루어질 수 있다. 제1 뱅크 그룹(2012)과 제2 뱅크 그룹(2014)은 각기 DRAM 셀들을 포함할 수 있다. DRAM 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성될 수 있다.
한편, 제1 뱅크 그룹(2012)은 DRAM 셀들을 포함하고 제2 뱅크 그룹(2014)은 SRAM 셀들을 포함할 수 있다. 이 경우에 SRAM 셀들은 DRAM의 여분의 센스앰프들로써 구현될 수 있을 것이다. SRAM 셀들은 리프레쉬 동작이 필요 없고 DRAM 셀들에 비해 리드 및 라이트 동작이 빠르므로 캐시 메모리로 사용될 수 있다.
또한, 제1 뱅크 그룹(2012)은 DRAM 셀들을 포함하고 제2 뱅크 그룹(2014)은 MRAM, PRAM, Flash 메모리 등과 같은 불휘발성 메모리의 메모리 셀들을 포함할 수 있다.
또한, 제1 뱅크 그룹(2012)과 제2 뱅크 그룹(2014)은 각기 불휘발성 메모리 셀들로 이루어질 수 있다.
동일 랭크에 속해 있는 경우에 제1 뱅크 그룹(2012)은 제1 데이터 채널(DQA)을 독립적으로 가질 수 있다. 제2 뱅크 그룹(2014)은 제2 데이터 채널(DQB)을 독립적으로 가질 수 있다.
도 4는 도 3의 반도체 메모리 장치의 구체 블록도이다.
도 4를 참조하면, 도 3과 같은 반도체 메모리 장치(2010)는 제1,2 뱅크 그룹 컨트롤러들(2017,2019)에 공통으로 연결된 모드 레지스터(2021)를 포함할 수 있다. 상기 모드 레지스터(2021)는 모드레지스터 셋(MRS)신호를 저장하는 레지스터이다. 본 발명의 실시 예에서 상기 모드 레지스터(2021)는 랭크 인터리빙 동작을 위한 사용 선택 신호를 저장하는 용도로 이용될 수 있다.
제1 뱅크 그룹 컨트롤러(2017)와 제1 뱅크 그룹(2012) 사이에 연결된 로우 디코더(2025)는 로우 어드레스를 디코딩하여 제1 메모리 영역인 제1 뱅크 그룹(2012)의 행을 선택하는 로우 디코딩 신호를 출력한다.
유사하게, 제2 뱅크 그룹 컨트롤러(2019)와 제2 뱅크 그룹(2014) 사이에 연결된 로우 디코더(2035)는 로우 어드레스를 디코딩하여 제2 메모리 영역인 제2 뱅크 그룹(2014)의 행을 선택하는 로우 디코딩 신호를 출력한다.
제1 뱅크 그룹 컨트롤러(2017)에 연결된 뱅크 컨트롤 로직(2023)은 뱅크 어드레스를 수신하여 뱅크 컨트롤 로우 신호(BCR)와 뱅크 컨트롤 컬럼 신호(BCC)를 출력한다.
유사하게, 제2 뱅크 그룹 컨트롤러(2019)에 연결된 뱅크 컨트롤 로직(2033)은 뱅크 어드레스를 수신하여 뱅크 컨트롤 로우 신호(BCR)와 뱅크 컨트롤 컬럼 신호(BCC)를 출력한다.
제1 뱅크 그룹 컨트롤러(2017)와 제1 뱅크 그룹(2012) 사이에 연결된 컬럼 디코더(2029)는 컬럼 어드레스와 뱅크 컨트롤 컬럼 신호(BCC)를 디코딩하여 제1 메모리 영역인 제1 뱅크 그룹(2012)의 컬럼을 선택하는 컬럼 디코딩 신호를 출력한다.
유사하게, 제2 뱅크 그룹 컨트롤러(2019)와 제2 뱅크 그룹(2014) 사이에 연결된 컬럼 디코더(2039)는 컬럼 어드레스와 뱅크 컨트롤 컬럼 신호(BCC)를 디코딩하여 제2 메모리 영역인 제2 뱅크 그룹(2012)의 컬럼을 선택하는 컬럼 디코딩 신호를 출력한다.
제1 뱅크 그룹(2012)에 연결된 센스 앰프(2027)는 제1 뱅크 그룹(2012)으로부터 리드된 데이터를 센싱 및 증폭하여 입출력(I/O)회로(2031)로 출력한다.
유사하게, 제2 뱅크 그룹(2014)에 연결된 센스 앰프(2037)는 제2 뱅크 그룹(2014)으로부터 리드된 데이터를 센싱 및 증폭하여 입출력(I/O)회로(2041)로 출력한다.
입출력(I/O)회로들(2031,2041)사이에 연결된 DQ 연결회로(2050)는 제1,2 메모리 영역들(FM, SM)의 랭크 인터리빙 동작에 따라 데이터 입출력 경로들을 조절하는 역할을 한다. 즉, 제1,2 메모리 영역들(FM, SM)이 동일 랭크에 속해 있는 경우에 입출력(I/O)회로들(2031,2041)의 입출력 경로들은 출력단에서 각기 독립적으로 분리될 수 있다. 한편, 제1,2 메모리 영역들(FM, SM)이 서로 다른 랭크에 속해 있는 경우에 입출력(I/O)회로들(2031,2041)의 입출력 경로들은 출력단에서 하나로 통합될 수 있다.
DQ 연결회로(2050)는 데이터 입출력 경로들을 조절하기 위해 사용 선택신호(SCS)를 수신한다. 상기 사용 선택신호(SCS)는 상기 제1,2 뱅크 그룹 컨트롤러들(2017,2019)로부터 제공되거나 상기 모드 레지스터(2021)로부터 직접적으로 제공될 수 있다.
도 5는 도 3의 반도체 메모리 장치에 구현되는 온다이 터미네이션 회로의 블록도이다.
도 5의 회로는 독립적인 온다이 터미네이션 동작의 구현을 위해 도 3의 제1,2 뱅크 그룹 컨트롤러들(2017,2019)에 각기 하나씩 구비될 수 있다.
도 5를 참조하면, 온다이(On Die) 터미네이션 회로(2100)는 캘리브레이션 회로(2200)와 ODT 회로(2300)를 포함할 수 있다.
캘리브레이션 회로(2200)에는 ZQ 패드(11)가 연결되며 상기 ZQ 패드(11)에는 ZQ 저항(RZQ)이 외부저항으로서 연결된다. 즉, ZQ 저항(RZQ)은 반도체 메모리 장치의 칩 외부에 연결되는 저항으로서 예를 들어 240 오옴(Ω)일 수 있다.
캘리브레이션 회로(2200)는 캘리브레이션 인에이블 신호(ENC)응답하여 캘리브레이션 동작을 수행한다.
ODT 회로(2300)는 ODT 인에이블 신호(ENO)에 응답하여 ODT 동작을 수행할 수 있다.
제1 터미네이션 제어신호(ODT1)와 제2 터미네이션 제어신호(ODT1)가 반도체 메모리 장치(2010)에 인가되면, 제1,2 메모리 영역들(FM, SM)의 온다이 터미네이션 동작은 각기 독립적으로 수행될 수 있다.
온다이 터미네이션 동작이 메모리 영역들 별로 각기 독립적으로 수행되어야 하는 이유는 다음과 같다.
전송 선로를 따라 전송되는 신호들은 전송 선로의 터미네이션에서 반사될 수 있다. 반사된 신호들은 노이즈(Noise)로 작용하여 원래의 신호에 영향을 주므로 결국 신호 완결성(SI)을 저하시킨다.
신호의 반사를 방지하기 위해 전송 선로의 터미네이션 노드에 터미네이션 저항(Termination Resistance)이 연결된다. 결국, 터미네이션 저항은 반도체 메모리 장치의 각 메모리 영역들과 외부 간의 임피던스를 매칭(Matching)하는 역할을 한다. 터미네이션 저항은 빠른 동작 속도를 갖는 DRAM(Dynamic Random Access Memory)에서 주로 사용된다. DRAMs 사이의 신호 간섭을 막기 위해 DRAM의 다이(die)상에 터미네이션 저항을 직접적으로 연결하는 ODT(On Die Termination) 기술이 적용될 필요가 있는 것이다. DDR4 SDRAM(Double Data Rate 4 Synchronous DRAM)의 경우에 수천 MHz 이상의 매우 빠른 동작 속도를 가지므로, 보다 높은 신호 완결성과 안정성이 요구된다. 터미네이션 저항 값이 제조 공정, 전원 전압, 및 동작 온도의 변화에 따라 변동되기 때문에 임피던스 매칭이 정확히 이루어지지 않으면, 신호의 빠른 전송이 어려워지고 신호가 왜곡될 수 있다.
DDR4 SDRAM은 높은 신호 품질과 안정성의 확보를 위해 ZQ 캘리브레이션(ZQ Calibration) 회로를 이용한다. ZQ 캘리브레이션 회로로부터 생성된 캘리브레이션 코드에 따라 터미네이션 저항 값이 정확히 보정될 경우에 메모리 시스템 내에서의 임피던스 매칭이 적절히 이루어질 수 있다.
결국, ODT 회로는 반도체 메모리 장치 내부에 포함되는 터미네이션 매칭 회로(termination matching circuit)이다. 본 발명의 실시 예에 따라 ODT 회로는 반도체 메모리 장치의 DQ 핀(pin)이나 DQ 포트(port))에 연결될 수 있고, 아더(other) 터미네이션 방식이 적용될 수 있다.
도 6은 도 5의 온다이 터미네이션 회로와 관련된 캘리브레이션 회로의 예시적 구현 상세도이다.
도 6을 참조하면, 캘리브레이션 회로(2200)는 풀업 캘리브레이션 코드 생성부(100), 풀다운 캘리브레이션 코드 생성부(200), 및 ZQ 파인 조절부(300)를 포함할 수 있다.
풀업 캘리브레이션 코드 생성부(100)는 제1 풀업부(130), 제1 비교부(110), 및 제1 코드 카운터(120)를 포함한다.
풀다운 캘리브레이션 코드 생성부(200)는 제2 풀업부(210), 제2 비교부(220), 제2 코드 카운터(230), 및 풀다운부(240)를 포함한다.
ZQ 파인 조절부(300)는 제1 비교부(110)의 분배전압 입력단인 제1 캘리브레이션 노드(ND1)를 사이에 두고 연결된 가변 풀업 저항(310)과 가변 풀다운 저항(320)을 포함한다.
파이널 풀업 제어신호(FPUC)는 가변 풀업 저항(310)의 저항값을 조절하는 신호이다. 파이널 풀다운 제어신호(FPDC)는 가변 풀다운 저항(320)의 저항값을 조절하는 신호이다.
상기 가변 풀업 저항(310)과 가변 풀다운 저항(320)의 저항값들이 조절되면 제1 캘리브레이션 노드(ND1)에 나타나는 전압 레벨이 변경된다.
일단 ZQ 캘리브레이션 동작이 수행되면, 메모리 모듈이나 랭크의 신호 로딩 특성에 근거하여 메모리 컨트롤러(1000)가 시스템 환경에 맞게 파이널 풀업 제어신호(FPUC)나 파이널 풀다운 제어신호(FPDC)를 결정할 수 있다. 이에 따라 상기 ZQ 저항(RZQ)의 저항 값이 회로 보오드에 위치된 메모리 슬롯이나 메모리 모듈 또는 랭크의 신호 로딩 특성에 맞게 미세하게 조절되는 것과 마찬가지로 된다.
ZQ캘리브레이션(ZQ calibration)이란, PVT(Process, Voltage, Temperature: 프로세스, 전압. 온도)조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 의미할 수 있다. ZQ 캘리브레이션 결과로 생성된 코드는 터미네이션 저항값을 조절하는데 이용된다. 일반적으로 캘리브레이션의 기준이 되는 외부저항이 연결되는 패드를 ZQ패드(ZQ PAD)라고 하며, 이러한 이유로 ZQ 캘리브레이션이라는 용어가 흔히 사용된다.
아직, ZQ 파인 조절부(300)가 미세 조절이 수행되지 않은 상태 즉, 초기 상태라고 하면, 제1 비교부(110)는 ZQ 패드(11)에 연결된 ZQ 저항(RZQ)과 제1 풀업부(130)에 의해 생성되는 분배 전압을 제1 캘리브레이션 노드(ND1)로 수신한다. 상기 제1 비교부(110)는 상기 제1 캘리브레이션 노드(ND1)의 분배 전압과 기준전압(VREF, 예를들어 VDD/2)을 서로 비교하고 그 비교결과에 따라 업/다운 신호(UP/DN)를 생성한다.
제1 코드 카운터(120)는 제1 비교부(110)의 비교결과인 업/다운 신호(UP/DN)에 응답하여 N+1 비트(0:N)의 풀업 캘리브레이션 코드(PCODE)를 생성한다. 여기서 N은 1 이상의 자연수이다. 풀업 캘리브레이션 코드(PCODE)는 제1 풀업부(130)내의 병렬 저항들(각각의 저항값은 바이너리 웨이트(Binary Weight)에 맞게 설계될 수 있음)을 온/오프함에 의해 제1 풀업부(130)의 풀업 저항값이 조절된다. 조절된 제1 풀업부(130)의 저항 값은 다시 제1 캘리브레이션 노드(ND1)의 분배 전압에 영향을 주게 되고, 제1 비교부(110)는 상기한 바와 같은 동작을 반복한다. 결과적으로, 제1 풀업부(130)의 저항 값이 ZQ 저항(RZQ)의 저항 값과 같아질 때까지 풀업 캘리브레이션 동작이 반복된다.
풀업 캘리브레이션 동작에 의해 생성되는 풀업 캘리브레이션 코드(PCODE)는 제2 풀업부(210)에 입력되어 제2 풀업부(210)의 전체 풀업 저항 값이 결정되도록 한다. 이제 풀다운 캘리브레이션 동작이 시작된다. 풀업 캘리브레이션 동작과 유사하게, 제2 비교부(220)는 제2 풀업부(210)와 풀다운부(240)에 생성되는 분배 전압을 제2 캘리브레이션 노드(ND2)로 수신한다. 상기 제2 비교부(220)는 상기 제2 캘리브레이션 노드(ND2)의 분배 전압과 기준전압(VREF)을 서로 비교하고 그 비교결과에 따라 업/다운 신호(UP/DN)를 생성한다.
제2 코드 카운터(230)는 제2 비교부(220)의 비교결과인 업/다운 신호(UP/DN)에 응답하여 N+1 비트(0:N)의 풀다운 캘리브레이션 코드(NCODE)를 생성한다. 풀다운 캘리브레이션 코드(NCODE)는 풀다운부(240)내의 병렬 저항들을 온/오프함에 의해 풀다운부(240)의 풀다운 저항값이 조절된다. 조절된 풀다운부(240)의 저항 값은 다시 제2 캘리브레이션 노드(ND2)의 분배 전압에 영향을 주게 되고, 제2 비교부(220)는 상기한 바와 같은 동작을 반복한다. 결과적으로, 제2 풀업부(210)의 저항 값과 풀다운부(240)의 저항 값이 서로 같아질 때까지 풀다운 캘리브레이션 동작이 반복적으로 수행된다. 풀다운 캘리브레이션 동작이 완료되면 제2 캘리브레이션 노드(ND2)의 전압은 기준전압(VREF)과 같아진다.
위와 같은 풀업 및 풀다운 캘리브레이션 동작이 완료되었을 때 풀업 캘리브레이션 코드(PCODE)와 풀다운 캘리브레이션 코드(NCODE)를 메모리 컨트롤러(1000)가 수신할 수 있다. 메모리 컨트롤러(1000)는 회로 보오드에 위치된 메모리 슬롯이나 메모리 모듈 또는 랭크의 신호 로딩 특성에 맞게 파이널 캘리브레이션 값을 결정할 수 있다. 결국, 파이널 풀업 제어신호(FPUC) 및 파이널 풀다운 제어신호(FPDC)가 메모리 컨트롤러(1000)에 의해 생성될 수 있다. 이에 따라, 신호 로딩 특성 차이를 반영하여 ZQ 캘리브레이션이 최종적으로 정밀하게 수행될 수 있다. 도 6의 캘리브레이션 회로(2200)는 예시적인 것에 불과하며 본 발명은 이에 한정되지 않는다.
도 7은 도 5의 온다이 터미네이션 회로의 예시적 구현 상세도이다.
도 7을 참조하면, 온다이 터미네이션 회로(2300)는 풀업 컨트롤부(502), 풀다운 컨트롤부(504), 풀업 터미네이션부(506), 및 풀다운 터미네이션부(508)를 포함할 수 있다.
온다이 터미네이션 회로(2300)는 캘리브레이션 회로(2200)에서 생성된 풀업 및 풀다운 캘리브레이션 코드들(PCODE, NCODE)에 응답하여 DQ 패드(DQi)를 터미네이션한다.
풀업 터미네이션부(506)는 제1 풀업부(130)와 유사하게 구성될 수 있다. 결국, 풀업 캘리브레이션 코드(PCODE)에 의해 풀업 터미네이션부(506)의 저항 값이 결정되므로 풀업 터미네이션부(506)와 제1 풀업부(130)는 동일하거나 유사하게 설계될 수 있다. 풀업 터미네이션부(506)의 동작이 이하에서 설명될 것이다.
풀업 컨트롤부(502)는 풀업 캘리브레이션 코드(PCODE)와 풀업 인에이블 신호(PU_EN)에 응답하여 풀업 터미네이션부(506)를 제어한다. 풀업 인에이블 신호(PU_EN)는 풀업 터미네이션부(506)를 온/오프 하는 신호이다. 풀업 인에이블 신호(PU_EN)가 활성화되면 풀업 터미네이션부(506) 내의 저항들(UR1, UR2,..,URn)은 풀업 코드(PCODE)에 따라 온/오프된다. 풀업 인이에블 신호(PU_EN)가 비활성화되면 풀업 터미네이션부(506)는 풀업 코드(PCODE)에 상관없이 동작하지 않는다. 즉 풀업 터미네이션부(506) 내의 저항들(UR1, UR2,..,URn)은 모두 오프된다.
풀다운 터미네이션부(508)는 풀다운부(240)와 유사하게 설계된다. 결국, 풀다운 캘리브레이션 코드(NCODE)에 의해 풀다운 터미네이션부(508)의 저항 값이 결정되므로 풀다운 터미네이션부(508)와 풀다운부(240)는 동일하거나 유사하게 설계될 수 있다. 풀다운 터미네이션부(508)의 동작이 이하에서 설명될 것이다.
풀다운 컨트롤부(504)는 풀다운 캘리브레이션 코드(NCODE)와 풀다운 인에이블 신호(PD_EN)에 응답하여 풀다운 터미네이션부(508)를 제어한다. 풀다운 인에이블 신호(PD_EN)는 풀다운 터미네이션부(508)를 온/오프 하는 신호이다. 풀다운 인에이블 신호(PD_EN)가 활성화되면 풀다운 터미네이션부(508) 내의 저항들(DR1, DR2,..,DRn)은 풀다운 코드(NCODE)에 따라 온/오프된다. 풀다운 인이에블 신호(PD_EN)가 비활성화되면 풀다운 터미네이션부(508)는 풀다운 코드(NCODE)에 상관없이 동작하지 않는다.
풀업 인에이블 신호(PU_EN)에 의해 풀업 터미네이션부(506)가 활성화되면 풀업 터미네이션부(506)가 DQ 패드 (DQi)의 레벨을 '하이' 레벨로 만든다. 따라서, DQ 패드(DQi)를 통해서는 '하이' 데이터가 출력될 것이다. 한편, 풀다운 인에이블 신호(PD_EN)에 의해 풀다운 터미네이션부(508)가 활성화되면 풀다운 터미네이션부(508)가 DQ 패드(DQi)의 레벨을 '로우' 레벨로 만든다. 따라서, DQ 패드(DQi)를 통해 '로우' 데이터가 출력될 것이다.
위와 같이 도 7을 통해 온다이 터미네이션 동작이 제1,2 메모리 영역들(FM, SM)로 나뉘어 별도로 수행될 수 있다.
본 발명의 실시 예에서, 온다이 터미네이션은 중앙 탭 터미네이션(Center Tap Termination; CTT) 방식(type)으로 수행될 수 있다. 그러나 이는 본 발명의 예시적인 것에 불과하며 본 발명에 한정되지 않는다.
도 8은 도 4의 입출력 회로들에 관련된 DQ 연결회로의 연결 동작을 설명하기 위해 제시된 도면이다.
도 8을 참조하면, 제1 내지 제k 메모리 영역들(2012, 2014, 2016)은 반도체 메모리 모듈의 동일 랭크에 속할 수 있다. 다만, 설명의 편의를 위하여 k는 3이라고 가정한다. 이러한 경우에, DQ 연결회로(2050a)의 입출력 경로 조절에 의해, 제1 내지 제k 메모리 영역들(2012, 2014, 2016)에 대하여 데이터들을 각각 입출력 하기 위한 제1 내지 제 k 입출력 단자들(DQA, DQB, DQC)은 동시에 칩 입출력 단자들(RDQA, RDQB, RDQC)과 대응적으로 연결될 수 있다. 즉, 제1 내지 제k 메모리 영역들(2012, 2014, 2016)이 반도체 메모리 모듈의 동일 랭크에 속해 있는 경우에 입출력 경로들은 출력단 즉 칩 입출력 단자들에서 각기 독립적으로 분리된다.
도 8의 회로 구성의 경우에 DQ 연결회로(2050a)는 사용 선택신호(SCS)에 응답하여 제1 내지 제 k 입출력 단자들(DQA, DQB, DQC)을 각기 칩 입출력 단자들(RDQA, RDQB, RDQC)에 대응적으로 연결한다.
제1 입출력 단자(DQA)가 8비트의 데이터를 전송하는 경우, 제1 칩 입출력 단자(RDQA)의 개수는 8개가 될 수 있고, 제2 입출력 단자(DQB)가 16비트의 데이터를 전송하는 경우, 제2 칩 입출력 단자(RDQB)의 개수는 16개가 될 수 있다.
도 9는 도 4의 입출력 회로들에 관련된 DQ 연결회로의 또 다른 연결 동작을 설명하기 위해 제시된 도면이다.
도 9를 참조하면, 제1 내지 제k 메모리 영역들(2012, 2014, 2016)은 반도체 메모리 모듈의 서로 다른 랭크에 속할 수 있다. 유사하게, 설명의 편의를 위하여 k는 3이라고 가정한다. 이러한 경우에, DQ 연결회로(2050b)의 입출력 경로 조절에 의해, 제1 내지 제k 메모리 영역들(2012, 2014, 2016)에 대하여 데이터들을 각각 입출력 하기 위한 제1 내지 제 k 입출력 단자들(DQA, DQB, DQC)은 칩 입출력 단자(RDQ)에 공통으로 연결될 수 있다. 즉, 제1 내지 제k 메모리 영역들(2012, 2014, 2016)이 반도체 메모리 모듈의 서로 다른 랭크에 속해 있는 경우에 입출력 경로들은 출력단 즉 칩 입출력 단자에서 하나로 통합될 수 있다.
도 9의 회로 구성의 경우에 DQ 연결회로(2050b)는 사용 선택신호(SCS)에 응답하여 제1 내지 제 k 입출력 단자들(DQA, DQB, DQC)을 칩 입출력 단자(RDQ)에 공통으로 연결한다.
제1 입출력 단자(DQA)가 8비트의 데이터를 전송하고 제2 입출력 단자(DQB)가 16비트의 데이터를 전송하는 경우에, 칩 입출력 단자(RDQ)의 개수는 16개가 될 수 있다.
도 10은 본 발명에 따른 메모리 모듈이 적용된 메모리 시스템의 블록도이다.
도 10을 참조하면, 메모리 컨트롤러(1000)는 버스(210)를 통해 메모리 슬롯들(260,265)과 연결된다. DIMM일 수 있는 메모리 모듈들(150,155)은 각기 복수의 반도체 메모리 장치들로 이루어진 복수의 랭크들(2010,2020,2040,2050)을 포함할 수 있다.
본 발명의 실시 에에 따라, 반도체 메모리 장치의 랭크 인터리빙 동작에 의해 하나의 랭크(2010)는 2개의 랭크들(Rank0, Rank1)로 나뉘어 독립적으로 동작될 수 있다. 동일 메모리 모듈(150)내에서 또 다른 하나의 랭크(2020)는 2개의 랭크들(Rank2, Rank3)로 나뉘어 독립적으로 동작될 수 있다.
도 11은 도 10에 따른 동작 타이밍도이다.
도 11을 참조하면, 클럭(CLK)에 맞추어 커맨드 및 어드레스 신호들이 커맨드 어드레스 버스(COMMAND ADDRESS BUS)를 통해 인가되고, 제1 랭크(Rank0)를 선택하는 칩 선택신호(CS0)와 제2 랭크(Rank1)를 선택하는 칩 선택신호(CS1)가 서로 다른 타이밍에서 인가되면, 제1 랭크(Rank0)로부터 출력되는 데이터와 제2 랭크(Rank1)로부터 출력되는 데이터가 얻어진다.
도 11에서 구간 T1은 랭크별로 커맨드 신호를 구분하기 위한 인밸리드 구간이나 이는 편의상 도시된 것이며 본 발명은 이에 한정되지 않는다. 또한, 구간 T2은 랭크별로 데이터를 구분하기 위한 인밸리드 구간이나 이는 편의상 도시된 것이며 본 발명은 이에 한정되지 않는다.
도 12는 DIMM의 일면에서 단일 랭크를 구성하는 메모리 모듈의 예시도이다.
도 12를 참조하면, DIMM(2000a)의 일면에 탑재된 복수의 DRAM들(2010, 2020, 2030, 2040)이 나타나 있다. 여기서, 랭크 인터리빙 동작이 수행되지 않는 경우에 상기 복수의 DRAM들(2010, 2020, 2030, 2040)은 단일 랭크를 형성할 수 있다. 즉, DIMM(2000a)의 일면에 탑재된 복수의 DRAM들(2010, 2020, 2030, 2040)은 제1 랭크(Rank0)를 구성할 수 있다.
도 13은 본 발명의 실시 예에 따라 DIMM의 일면에서 듀얼 랭크를 구성하는 메모리 모듈의 예시도이다.
도 13을 참조하면, DIMM(2000b)의 일면에 탑재된 복수의 DRAM들(2012, 2014, 2022, 2024, 2032, 2034, 2042, 2044)이 나타나 있다. 여기서, 2개의 DRAM들(2012,2014)은 하나의 메모리 다이로 구현된다. 즉, 본 발명의 실시 예에 따라 도 12의 DRAM(2010)은 2개의 DRAM으로 나뉘어 각기 독립적으로 억세스된다. 이 경우에 2개의 DRAM의 총 메모리 용량은 도 12의 DRAM(2010)의 메모리 용량과 동일하다.
결국, 랭크 인터리빙 동작이 수행되는 경우에 상기 복수의 DRAM들(2012, 2014, 2022, 2024, 2032, 2034, 2042, 2044)은 듀얼 랭크를 형성할 수 있다. 즉, 복수의 DRAM들(2012, 2014, 2022, 2024, 2032, 2034, 2042, 2044)중에서, 복수의 DRAM들(2012, 2022, 2032, 2042)은 제1 랭크(Rank0)를 구성할 수 있다. 또한, 복수의 DRAM들(2012, 2014, 2022, 2024, 2032, 2034, 2042, 2044)중에서, 복수의 DRAM들(2014, 2024, 2034, 2044)은 제2 랭크(Rank1)를 구성할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 모듈의 패키지의 형태들을 예시적으로 보여주는 도면이다.
도 14의 메모리 모듈은 DIMM, RDIMM 또는 FBDIMM일 수 있다. 메모리 모듈은 3 개의 랭크들(RANK0, RANK1, RANK2)을 제공하는 것으로 도시되어 있다.
본 발명의 실시 예에 따라 메모리 모듈내의 각 DRAM이 랭크 인터리빙 동작을 갖도록 설정된 경우에 3 개의 랭크들(RANK0, RANK1, RANK2)은 6개의 랭크들 또는 9개의 랭크들로 확장될 수 있다.
도 14를 참조하면, 메모리 모듈은 인쇄 회로 기판(150), 복수의 듀얼 다이 패키지들(DDP, Dual Die Packages), 그리고 복수의 모노 다이 패키지들(MDP, Mono Die Packages)을 포함할 수 있다.
제1,2 다이들(D1, D2)을 패키징하는 듀얼 다이 패키지들(DDP)은 인쇄 회로 기판(150)의 일면(one side)에 제공될 수 있다. 듀얼 다이 패키지들(DDP)은 두 개의 랭크들(RANK0, RANK1)을 제공할 수 있다. 랭크 인터리빙 동작의 경우에 듀얼 다이 패키지들(DDP)은 4 개의 랭크들을 제공할 수 있다.
하나의 다이(D3)를 패키징하는 모노 다이 패키지들(MDP)은 인쇄 회로 기판(150)의 다른 면에 제공될 수 있다. 모노 다이 패키지들(MDP)은 하나의 랭크(RANK2)를 제공할 수 있다. 랭크 인터리빙 동작의 경우에 모노 다이 패키지들(MDP)은 2개의 랭크들을 제공할 수 있다.
듀얼 다이 패키지들(DDP) 각각은 인쇄 회로 기판(PCB1), 메모리 다이들(D1, D2), 본딩 와이어들(BW1), 몰딩(M1), 그리고 솔더 볼들(SB1)을 포함할 수 있다. 메모리 다이들(D1, D2)은 인쇄 회로 기판(PCB1) 상에 적층될 수 있다. 메모리 다이들(D1, D2)은 본딩 와이어들(BW1)을 통해 인쇄 회로 기판(PCB1)에 각각 연결될 수 있다. 몰딩(M1)은 인쇄 회로 기판(PCB1), 메모리 다이들(D1, D2), 그리고 본딩 와이어들(BW1)을 감싸고 보호할 수 있다.
솔더 볼들(SB1)은 인쇄 회로 기판(PCB1) 및 본딩 와이어들(BW1)을 통해 메모리 다이들(D1, D2)과 전기적으로 연결될 수 있다. 솔더 볼들(SB1)은 인쇄 회로 기판(150)과 전기적으로 연결될 수 있다.
듀얼 다이 패키지들(DDP)의 메모리 다이들(D1, D2) 중 하나의 층에 위치한 메모리 다이들(D1)은 하나의 랭크(RANK0)를 형성할 수 있다. 듀얼 다이패키지들(DDP)의 메모리 다이들(D1, D2) 중 다른 하나의 층에 위치한 메모리 다이들(D2)은 다른 하나의 랭크(RANK1)를 형성할 수 있다.
모노 다이 패키지들(MDP) 각각은 인쇄 회로 기판(PCB2), 메모리 다이(D3), 본딩 와이어들(BW2), 몰딩(M2), 그리고 솔더 볼들(SB2)을 포함할 수 있다. 메모리 다이(D3)는 인쇄 회로 기판(PCB2) 상에 제공될 수 있다. 메모리 다이(D3)는 본딩 와이어들(BW2)을 통해 인쇄 회로 기판(PCB2)에 연결될 수 있다. 몰딩(M2)은 인쇄 회로 기판(PCB2), 메모리 다이(D3), 그리고 본딩 와이어들(BW2)을 감싸고 보호할 수 있다. 솔더 볼들(SB2)은 인쇄 회로 기판(PCB2) 및 본딩 와이어들(BW2)을 통해 메모리 다이(D3)와 전기적으로 연결될 수 있다. 솔더 볼들(SB2)은 인쇄회로 기판(150)과 전기적으로 연결될 수 있다.
모노 다이 패키지들(MDP)의 메모리 다이들(D3)은 하나의 랭크(R3)를 형성할 수 있다. 메모리 모듈(120)에 이종의 메모리 패키지들(예를 들어, DDP 및 MDP)을 제공함으로써, 메모리 모듈(120)이 2의 제곱수가 아닌 랭크들이 형성될 수 있다.
도 14에서, 듀얼 다이 패키지들(DDP) 및 모노 다이 패키지(MDP)의 구체적인 예가 도시되어 있으나, 본 발명의 실시 예는 도 14에 도시된 패키지들에 한정되지 않는다. 듀얼 다이 패키지들(DDP)은 두 개의 메모리 다이들(D1, D2)이나 그 이상의 메모리 다이들을 포함할 수 있으며, 위치, 연결 방법 등과 같은 상세한 구조는 미리 알려진 패키징 방법 및 차후 개발되는 패키징 방법들로 변경 또는 응용될 수 있다. 모노 다이 패키지들(MDP)은 하나의 메모리 다이(D3)를 포함하며, 위치, 연결 방법 등과 같은 상세한 구조는 미리 알려진 패키징 방법 및 차후 개발되는 패키징 방법들로 변경 또는 응용될 수 있다.
도 15는 본 발명의 실시 예에 따른 RDIMM의 커맨드 어드레스의 공통 인가 경로를 보여주는 도면이다.
본 발명의 실시 예에 따라, 커맨드/어드레스 신호는 복수의 반도체 메모리 장치들(2010,2020)에 공통으로 인가되어 각 반도체 메모리 장치의 메모리 영역들에 공통으로 사용된다.
도 15를 참조하면, 메모리 모듈(1500)은 RDIMM(Registered Dual In-line Memory Module)일 수 있다. 메모리 모듈(1500)은 복수의 반도체 메모리 장치들(2010,2020)과 커맨드/어드레스 레지스터(1931c)를 포함할 수 있다.
하나의 반도체 메모리 장치(2010)에서, 칩 입출력 단자들은 내부의 다른 메모리 영역의 칩 입출력 단자들과 칩 입출력 핀들(DQ_G)에 공통으로 연결되거나 또는 선택적으로 연결될 수 있다.
도 15에 도시된 바와 같이, 커맨드/어드레스 레지스터(1931c)는 커맨드/어드레스 전송선(CA)에 연결되어 반도체 메모리 장치들(2010,2020)로 커맨드/어드레스 신호를 제공한다. 커맨드/어드레스 전송선들(CA)의 양단에는 모듈 종단 저항부들(1932c, 1933c)이 위치할 수 있다. 한편, 커맨드/어드레스 레지스터(1931c)는 반도체 메모리 장치들(2010,2020)과 데이지-체인(daisy chain) 형태로 연결될 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 RDIMM의 커맨드 어드레스의 공통 인가 경로를 보여주는 도면이다.
본 발명의 실시 예에 따라, 커맨드/어드레스 신호는 복수의 반도체 메모리 장치들(2010,2020)에 공통으로 인가되어 각 반도체 메모리 장치의 메모리 영역들에 공통으로 사용된다.
도 16을 참조하면, 메모리 모듈(1600)은 RDIMM(Registered Dual In-line Memory Module)일 수 있다. 메모리 모듈(1600)은 복수의 반도체 메모리 장치들(2010,2020)과 커맨드/어드레스 레지스터(1931d)를 포함할 수 있다.
하나의 반도체 메모리 장치(2010)에서, 칩 입출력 단자들은 내부의 다른 메모리 영역의 칩 입출력 단자들과 칩 입출력 핀들(DQ_G)에 공통으로 연결되거나 또는 선택적으로 연결될 수 있다.
도 16에 도시된 바와 같이, 커맨드/어드레스 레지스터(1931d)는 커맨드/어드레스 전송선(CA)에 연결되어 반도체 메모리 장치들(2010,2020)로 커맨드/어드레스 신호를 제공한다. 커맨드/어드레스 전송선들(CA)의 일단에는 모듈 종단 저항부(1932d)가 설치될 수 있다. 한편, 커맨드/어드레스 레지스터(1931d)는 반도체 메모리 장치들(2010,2020)과 플라이 바이(fly-by) 형태 또는 데이지 체인(daisy chain) 형태로 연결될 수 있다.
도 17은 본 발명에 따른 메모리 모듈들이 적용된 컴퓨팅 시스템의 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템은 인터날 메모리 컨트롤러(IMC:1001)를 포함하는 호스트(500)와, 호스트(500)에 연결된 버스(50), 및 상기 버스(50)에 연결된 복수의 메모리 모듈들(2000-1, 2000-2, 2000-n)을 포함할 수 있다.
본 발명의 실시 예에 따라, 메모리 모듈(2000-1)의 일면은 복수의 단일 칩들(2010,2020)을 구비함에 의해 단일 랭크를 구성할 수 있다.
한편, 메모리 모듈(2000-2)의 일면은 단일 칩을 통해 독립적으로 억세스되는 2개의 랭크 인터리빙 칩들(2012,2014)을 구비함에 의해 듀얼 랭크를 구성할 수 있다.
한편, 메모리 모듈(2000-n)의 일면은 단일 칩을 통해 독립적으로 억세스되는 4개의 랭크 인터리빙 칩들(2012a, 2012b, ,2014a, 2014b)을 구비함에 의해 쿼드 랭크를 구성할 수 있다.
이상에서와 같이 도면과 명세서를 통해 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 의도로 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
1000: 메모리 컨트롤러 2000: 메모리 모듈
2010: 반도체 메모리 장치 2011: 공유 커맨드 디코더

Claims (20)

  1. 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치 내의 제1 메모리 영역;
    사용 선택신호에 따라 상기 제1 메모리 영역과는 독립적으로 억세스되는 상기 반도체 메모리 장치 내의 제2 메모리 영역;
    상기 제1 메모리 영역 및 상기 제2 메모리 영역에 연결되는 공유 커맨드 디코더;
    상기 제1 메모리 영역에 연결되는 제1 컨트롤러;
    상기 제2 메모리 영역에 연결되는 제2 컨트롤러; 그리고
    상기 사용 선택신호를 수신하고, 상기 사용 선택신호가 상기 제1 메모리 영역 및 상기 제2 메모리 영역이 동일 랭크에 속함을 가리킬 때에 상기 제1 메모리 영역 및 상기 제2 메모리 영역에 대응하는 입출력 경로들을 출력단에서 서로 분리하고, 그리고 상기 사용 선택신호가 상기 제1 메모리 영역 및 상기 제2 메모리 영역이 서로 다른 랭크들에 속함을 가리질 때에 상기 입출력 경로들을 상기 출력 단에서 통합하는 데이터 통신 연결 회로를 포함하고,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역은 커맨드 및 어드레스 라인들을 공유하고 상기 사용 선택신호에 따라 랭크 인터리빙 동작을 수행하고,
    제1 칩 선택신호는 상기 반도체 메모리 장치의 외부로부터 상기 공유 커맨드 디코더를 거치지 않고 상기 제1 컨트롤러를 통해 상기 제1 메모리 영역으로 전송되고, 그리고 제2 칩 선택신호는 상기 반도체 메모리 장치의 외부로부터 상기 공유 커맨드 디코더를 거치지 않고 상기 제2 컨트롤러를 통해 상기 제2 메모리 영역으로 전송되고,
    상기 반도체 메모리 장치는 단일 칩의 형태로 메모리 모듈에 탑재되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 영역이 메모리 모듈 내에서 제1 랭크에 속해 동작되는 경우에 상기 제2 메모리 영역은 상기 메모리 모듈 내에서 제2 랭크에 속해 동작되는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 모듈은 DIMM 형태의 메모리 모듈인 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역은 각기 복수의 메모리 뱅크들을 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 영역은 상기 제2 메모리 영역에 인가되는 온다이 터미네이션 신호와는 다른 온다이 터미네이션 신호를 수신하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 영역은 상기 제2 메모리 영역에 인가되는 클럭 인에이블 신호와는 다른 클럭 인에이블 신호를 수신하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역은 MDP 형태의 패키지로 패키징되는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 영역은 메모리 모듈 내에서 듀얼 랭크나 쿼드 랭크에 속해 동작되는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 사용 선택신호는 모드레지스터 셋 신호로서 인가되거나 퓨즈 옵션 또는 메탈 옵션에 의해 정의되는 반도체 메모리 장치.
  10. 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치 내의 제1 메모리 영역;
    상기 반도체 메모리 장치 내의 제2 메모리 영역; 그리고
    사용 선택신호를 수신하고, 상기 사용 선택신호가 상기 제1 메모리 영역 및 상기 제2 메모리 영역이 동일 랭크에 속함을 가리킬 때에 상기 제1 메모리 영역 및 상기 제2 메모리 영역에 대응하는 입출력 경로들을 출력단에서 서로 분리하고, 그리고 상기 사용 선택신호가 상기 제1 메모리 영역 및 상기 제2 메모리 영역이 서로 다른 랭크들에 속함을 가리질 때에 상기 입출력 경로들을 상기 출력 단에서 통합하는 데이터 통신 연결 회로를 포함하고,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역은 선택적으로 서로 다른 두 개의 반도체 칩들로 동작하고,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역은 동일한 커맨드 및 어드레스 신호를 수신하고,
    상기 제1 메모리 영역은 상기 반도체 메모리 장치의 외부로부터 제1 칩 선택신호, 제1 클럭 인에이블 신호 및 제1 터미네이션 제어신호를 수신하고, 상기 제2 메모리 영역은 상기 반도체 메모리 장치의 외부로부터 제2 칩 선택신호, 제2 클럭 인에이블 신호 및 제2 터미네이션 제어신호를 수신하고,
    상기 제1 칩 선택신호는 상기 제2 칩 선택신호와 다르고, 상기 제1 클럭 인에이블 신호는 상기 제2 클럭 인에이블 신호와 다르고, 그리고 상기 제1 터미네이션 제어신호는 상기 제2 터미네이션 제어신호와 다르고,상기 제1 메모리 영역 및 상기 제2 메모리 영역은 상기 사용 선택신호에 따라 동일 랭크에 속하여 동작되거나 서로 다른 랭크 에 속하여 동작되고,
    상기 반도체 메모리 장치는 단일 칩의 형태로 메모리 모듈에 탑재되는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 메모리 영역이 제1 랭크에 소속된 경우에 상기 제2 메모리 영역은 제2 랭크에 소속되는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 반도체 메모리 장치의 메모리 용량이 16기가비트인 경우에 상기 제1 메모리 영역 및 상기 제2 메모리 영역은 각기 8기가비트의 메모리 용량을 가지는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 반도체 메모리 장치는 단일 패키지로 패키징되어 RDIMM 형태의 메모리 모듈의 일부를 구성하는 반도체 메모리 장치.
  14. 기판; 및
    상기 기판의 일면 또는 양면에 서로 이격적으로 탑재된 복수의 반도체 메모리 장치들을 포함하고,
    상기 반도체 메모리 장치들의 각각은:
    상기 반도체 메모리 장치의 제1 부분으로서 형성된 제1 뱅크 그룹;
    상기 반도체 메모리 장치의과 제2 부분으로서 형성되고, 상기 제1 뱅크 그룹과 구별되고, 그리고 사용 선택신호에 따라 상기 제1 뱅크 그룹과는 독립적으로 억세스되는 제2 뱅크 그룹;
    공유 커맨드 및 어드레스 라인들을 통해 수신되는 커맨드 및 어드레스를 디코드하는 공유 커맨드 디코더;
    상기 공유 커맨드 디코더의 디코딩된 출력 신호들, 제1 클럭 인에이블 신호 및 제1 터미네이션 제어신호를 수신하는 제1 뱅크 그룹 컨트롤러; 그리고
    상기 사용 선택신호를 수신하고, 상기 사용 선택신호가 제1 메모리 영역 및 제2 메모리 영역이 동일 랭크에 속함을 가리킬 때에 상기 제1 메모리 영역 및 상기 제2 메모리 영역에 대응하는 입출력 경로들을 출력단에서 서로 분리하고, 그리고 상기 사용 선택신호가 상기 제1 메모리 영역 및 상기 제2 메모리 영역이 서로 다른 랭크들에 속함을 가리질 때에 상기 입출력 경로들을 상기 출력 단에서 통합하는 데이터 통신 연결 회로를 포함하고,
    상기 제1 뱅크 그룹 및 상기 제2 뱅크 그룹들은 상기 커맨드 및 어드레스 라인들을 공유하고 상기 사용 선택신호에 따라 랭크 인터리빙 동작을 수행하고,
    제1 칩 선택신호, 상기 제1 클럭 인에이블 신호 및 상기 제1 터미네이션 제어신호는 상기 제1 뱅크 그룹을 제어하고,
    상기 제1 칩 선택신호, 상기 제1 클럭 인에이블 신호 및 상기 제1 터미네이션 제어신호는 상기 반도체 메모리 장치의 외부로부터 상기 공유 커맨드 디코더를 거치지 않고 상기 제1 뱅크 그룹 컨트롤러를 통해 상기 제1 뱅크 그룹으로 전송되는 메모리 모듈.
  15. 제14항에 있어서,
    상기 메모리 모듈은 DIMM인 메모리 모듈.
  16. 제14항에 있어서,
    상기 제1 뱅크 그룹은 16개의 메모리 뱅크들을 포함하는 메모리 모듈.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10284198B2 (en) * 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
US9841922B2 (en) * 2016-02-03 2017-12-12 SK Hynix Inc. Memory system includes a memory controller
KR102455514B1 (ko) * 2017-09-11 2022-10-19 에스케이하이닉스 주식회사 데이터 출력 드라이버를 포함하는 메모리 시스템
KR102310508B1 (ko) * 2017-09-12 2021-10-08 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 집적 회로
US10424356B2 (en) * 2017-11-22 2019-09-24 Micron Technology, Inc. Methods for on-die memory termination and memory devices and systems employing the same
CN110070905B (zh) * 2018-01-22 2022-11-01 长鑫存储技术有限公司 半导体存储器件的检测电路及检测方法
KR102517713B1 (ko) * 2018-04-17 2023-04-05 에스케이하이닉스 주식회사 터미네이션 회로, 반도체 장치 및 그의 동작 방법
US10884958B2 (en) 2018-06-25 2021-01-05 Intel Corporation DIMM for a high bandwidth memory channel
US10963404B2 (en) 2018-06-25 2021-03-30 Intel Corporation High bandwidth DIMM
US11276443B2 (en) * 2018-10-16 2022-03-15 Micron Technology, Inc. Offset cancellation
US10978426B2 (en) * 2018-12-31 2021-04-13 Micron Technology, Inc. Semiconductor packages with pass-through clock traces and associated systems and methods
CN109887529A (zh) * 2019-03-19 2019-06-14 济南德欧雅安全技术有限公司 一种共享电阻器的多芯片计算机存储设备
CN109920454B (zh) * 2019-03-26 2021-04-13 上海华力集成电路制造有限公司 单端操作的灵敏放大器
US11699471B2 (en) 2019-09-25 2023-07-11 Intel Corporation Synchronous dynamic random access memory (SDRAM) dual in-line memory module (DIMM) having increased per data pin bandwidth
CN113450843B (zh) * 2020-03-27 2024-01-23 群联电子股份有限公司 电路布局结构与存储器存储装置
US11342042B2 (en) * 2020-03-31 2022-05-24 Micron Technology, Inc. Interconnected command/address resources
US11429523B2 (en) 2020-05-15 2022-08-30 Microsoft Technology Licensing, Llc Two-way interleaving in a three-rank environment
KR20220001370A (ko) 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 액티브동작을 수행하기 위한 전자장치
KR20220003841A (ko) 2020-07-02 2022-01-11 에스케이하이닉스 주식회사 데이터 스트로브 클럭 출력 회로
KR20220066620A (ko) * 2020-11-16 2022-05-24 에스케이하이닉스 주식회사 온 다이 터미네이션 회로, 그의 동작 방법, 및 반도체 시스템
KR20220114135A (ko) * 2021-02-08 2022-08-17 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 이를 이용하는 반도체 시스템
EP4086908B1 (en) 2021-03-19 2023-12-06 Changxin Memory Technologies, Inc. Data processing circuit, and device
CN115116513A (zh) * 2021-03-19 2022-09-27 长鑫存储技术有限公司 数据处理电路及设备
EP4095862A4 (en) 2021-03-19 2023-07-05 Changxin Memory Technologies, Inc. DATA PROCESSING CIRCUIT AND DEVICE

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080229029A1 (en) * 2007-03-13 2008-09-18 Hynix Seminconductor, Inc. Semiconductor Memory System Having Plurality of Ranks Incorporated Therein
US20140131895A1 (en) * 2012-11-15 2014-05-15 Samsung Electronics Co., Ltd. Memory module and memory system

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172379A (en) 1989-02-24 1992-12-15 Data General Corporation High performance memory system
US5321697A (en) 1992-05-28 1994-06-14 Cray Research, Inc. Solid state storage device
US6131150A (en) 1993-10-05 2000-10-10 Digital Equipment Corporation Scaled memory allocation system
US5867642A (en) 1995-08-10 1999-02-02 Dell Usa, L.P. System and method to coherently and dynamically remap an at-risk memory area by simultaneously writing two memory areas
JP3185672B2 (ja) 1996-07-22 2001-07-11 日本電気株式会社 半導体メモリ
US6738864B2 (en) * 2000-08-21 2004-05-18 Texas Instruments Incorporated Level 2 cache architecture for multiprocessor with task—ID and resource—ID
US6553449B1 (en) 2000-09-29 2003-04-22 Intel Corporation System and method for providing concurrent row and column commands
KR100386947B1 (ko) * 2001-01-03 2003-06-09 삼성전자주식회사 외부 핀을 통해 워드 라인 전압을 출력할 수 있는 반도체메모리 장치
US7149841B2 (en) * 2003-03-31 2006-12-12 Micron Technology, Inc. Memory devices with buffered command address bus
KR100596435B1 (ko) * 2003-12-17 2006-07-05 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US20070070756A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Semiconductor memory device sharing sense amplifier
JP4808070B2 (ja) * 2006-05-18 2011-11-02 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの動作方法
US8892942B2 (en) 2007-07-27 2014-11-18 Hewlett-Packard Development Company, L.P. Rank sparing system and method
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
JP5045337B2 (ja) * 2007-09-27 2012-10-10 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリの動作方法およびシステム
CN101398745B (zh) * 2007-09-29 2011-12-21 群联电子股份有限公司 并行数据存取架构的固态盘存储系统与固态盘控制器
WO2009137157A1 (en) 2008-03-31 2009-11-12 Rambus Inc. Independent threading of memory devices disposed on memory modules
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
KR101703747B1 (ko) * 2009-12-30 2017-02-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 반도체 메모리 장치, 반도체 패키지 및 시스템
WO2013028854A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface
JP2013114416A (ja) * 2011-11-28 2013-06-10 Elpida Memory Inc メモリモジュール
CN114461275A (zh) 2011-12-22 2022-05-10 英特尔公司 具有独立进位链的加法指令
CN103208302B (zh) * 2012-01-17 2015-07-15 旺宏电子股份有限公司 一种存储装置及选取该存储装置中区域位线的方法
KR101898678B1 (ko) * 2012-03-28 2018-09-13 삼성전자주식회사 반도체 패키지
US9183910B2 (en) * 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
US20140052906A1 (en) 2012-08-17 2014-02-20 Rambus Inc. Memory controller responsive to latency-sensitive applications and mixed-granularity access requests
US8984313B2 (en) 2012-08-31 2015-03-17 Intel Corporation Configuring power management functionality in a processor including a plurality of cores by utilizing a register to store a power domain indicator
US9342122B2 (en) 2012-09-17 2016-05-17 Intel Corporation Distributing power to heterogeneous compute elements of a processor
KR102124987B1 (ko) * 2013-08-14 2020-06-22 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
US10158485B2 (en) * 2015-09-24 2018-12-18 Intel Corporation Double affine mapped S-box hardware accelerator
KR20170133072A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 집적 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080229029A1 (en) * 2007-03-13 2008-09-18 Hynix Seminconductor, Inc. Semiconductor Memory System Having Plurality of Ranks Incorporated Therein
US20140131895A1 (en) * 2012-11-15 2014-05-15 Samsung Electronics Co., Ltd. Memory module and memory system

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