CN113886313B - 存储器子系统寄存器时钟驱动器时钟t型配线 - Google Patents

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Abstract

本申请涉及存储器子系统寄存器时钟驱动器时钟T型配线。一种存储器子系统架构，所述存储器子系统架构包含时钟信号路由架构以分离时钟信号以支持两个寄存器时钟驱动器RCD装置。所述时钟信号路由架构可以包含时钟信号分离器电路，所述时钟信号分离器电路使得能够将公共时钟信号同时提供给所述两个寄存器时钟驱动器装置。所述时钟信号分离器电路可以具有三个支路：用于从外部总线接收所述时钟信号的第一支路以及用于将所述时钟信号路由到所述RCD装置的两个类似支路。

Description

存储器子系统寄存器时钟驱动器时钟T型配线
技术领域
本公开涉及存储器，并且明确地涉及存储器子系统寄存器时钟驱动器时钟T型配线。
背景技术
半导体存储器要求高数据可靠性、高速存储器访问、较低功耗和减小芯片/封装尺寸的特征。在一些存储器模块实施方案中，可支持的存储器管芯的数量可能受模块上的信令驱动器限制。例如，寄存器时钟驱动器的子信道驱动器电路可以仅具有将命令和地址总线信息驱动到存储器模块的固定数量的存储器装置的物理容量。另外，现有的存储器模块架构仅支持单个寄存器时钟驱动器芯片。因此，寄存器时钟驱动器电路可以限制可支持的存储器装置的数量，这可以限制存储器模块的大小。
发明内容
本公开的一方面提供了一种设备，所述设备包括：时钟信号分离器电路，所述时钟信号分离器电路被配置为经由第一迹线接收时钟信号并且将所述时钟信号路由到第二迹线和与所述第二迹线并联连接的第三迹线；第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置为接收来自所述第二迹线的所述时钟信号以及来自第一命令和地址总线的第一子信道命令和地址信息，其中所述第一寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第一子信道命令和地址信息提供给第一内部命令和地址总线；以及第一存储器，所述第一存储器被配置为响应于经由所述第一内部命令和地址总线接收的所述第一子信道命令和地址信息而执行存储器访问操作；以及第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置为接收来自所述第三迹线的所述时钟信号以及来自第二命令和地址总线的第二子信道命令和地址信息，其中所述第二寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第二子信道命令和地址信息提供给第二内部命令和地址总线；以及第二存储器，所述第二存储器被配置为响应于经由所述第二内部命令和地址总线接收的所述第二子信道命令和地址信息而执行存储器访问操作。
本公开的另一方面提供了一种存储器子系统，所述存储器子系统包括：印刷电路板，所述印刷电路板包含第一组迹线和第二组迹线，所述第一组迹线被配置为路由第一命令和地址总线，所述第二组迹线被配置为路由第二命令和地址总线，其中所述印刷电路板还包括时钟信号分离器电路，所述时钟信号分离器电路被配置为经由第一迹线接收时钟信号并将所述时钟信号同时路由到第二迹线和第三迹线；第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置为经由所述第一组迹线接收来自所述第二迹线的所述时钟信号以及来自所述第一命令和地址总线的第一子信道命令和地址信息，其中所述第一寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第一子信道命令和地址信息提供给与第一组存储器耦合的第一内部命令和地址总线；以及第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置为经由所述第二组迹线接收来自所述第三迹线的所述时钟信号以及来自所述第二命令和地址总线的第二子信道命令和地址信息，其中所述第二寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第二子信道命令和地址信息提供给与第二组存储器耦合的第二内部命令和地址总线。
本公开的另一方面提供了一种方法，所述方法包括：在存储器子系统的时钟信号分离器电路处经由第一迹线接收时钟信号；将所述时钟信号并行路由到第二迹线和第三迹线；在所述存储器子系统的第一寄存器时钟驱动器处接收来自所述第二迹线的所述时钟信号和来自第一命令和地址总线的第一子信道命令和地址信息；在所述存储器子系统的第二寄存器时钟驱动器处接收来自所述第二迹线的所述时钟信号和来自第二命令和地址总线的第二子信道命令和地址信息；以及响应于所述时钟信号，经由所述第一寄存器时钟驱动器将所述第一命令和地址信息提供给第一内部命令和地址总线，并且经由所述第二寄存器时钟驱动器将所述第二命令和地址信息提供给第二内部命令和地址总线。
附图说明
图1是根据本公开的实施例的包含存储器子系统的存储器系统的框图。
图2是根据本公开的实施例的包含与存储器控制器耦合的存储器子系统的存储器系统的框图。
图3A和3B分别是根据本公开的实施例的双堆叠存储器封装和单堆叠存储器封装的框图。
图4是根据本公开的实施例的包含与存储器控制器耦合的存储器子系统的存储器系统的框图。
图5是根据本公开的实施例的半导体装置的框图。
图6是根据本公开的实施例的示范性时钟T型配线电路的示意图。
图7是根据本公开的实施例的用于使用时钟T型配线对存储器子系统进行双寄存器时钟驱动器加载的方法的流程图。
具体实施方式
本公开描述了用于包含两个寄存器时钟驱动器(RCD)装置的存储器子系统架构的时钟信号路由架构。与仅使用单个RCD装置的实施方案相比，实施两个RCD装置可以增加用于发信号通知存储器子系统的存储器的输出驱动器的数量以提供支持较大数量的存储器的能力。然而，需要两个RCD装置之间的同步定时以满足一些存储器子系统架构定时标准。在一些架构中，对于单个信道，存储器控制器(例如，或者主机、中央处理器单元、一或多个其它处理器单元等)可以通过两个(或两个以上)独立子信道(例如，使用不同组的相应命令和地址(C/A)信号线)并行地(电气)地提供相应的C/A信息，但是可能仅提供用于同步两个(或两个以上)子信道中的每个子信道的定时的单个时钟信号，使得每个子信道的相应C/A信息被同时提供给相应的一组(例如，存储器列、存储器封装或某个其它分组)存储器(例如，管芯、装置等)。在其中主机仅提供单个时钟信号的单个RCD装置实施方案中，单个时钟信号可以被路由到单个RCD装置以接收在两个(或两个以上)子信道上传输的数据。然而，在其中主机仅提供单个时钟信号的两个(或两个以上)RCD装置中，可能需要将单个时钟信号路由到两个(或两个以上)RCD装置中的每个RCD装置，以在两个(或两个以上)子信道上接收数据。以下描述了两个RCD装置实施方案，但是应当理解，该概念可以扩展到具有两个以上RCD装置的实施方案。
为了实现两个RCD装置实施方案，时钟信号可以被分离(例如，经由时钟信号分离器电路或时钟T型配线)，使得它同时提供给两个RCD装置。时钟T型配线可以被布置成在时钟接收器处维持足够的信号完整性(SI)。即，时钟信号路由架构可以用物理特性来实施以维持同步定时。物理特性可以包含阻抗匹配、匹配迹线长度、调整迹线宽度以避免信号损失或反射等，或其任何组合。
在实例中，第一RCD装置和第二RCD装置可以被配置为分别将第一子信道C/A信息和第二子信道C/A信息提供给存储器子系统的相应的第一组存储器和第二组存储器。因为第一RCD装置和第二RCD装置中的每个RCD装置响应于公共时钟信号而操作，所以第一RCD装置和第二RCD装置的操作可以同步，使得所有子信道驱动器电路同时驱动相应的子信道C/A信息。如前所述，与单个RCD装置存储器子系统实施方案相比，在存储器子系统上支持一个以上RCD装置的能力可以增加输出驱动器的数量，这可以相应地提供对存储器子系统上的增加数量的存储器的支持。时钟信号路由架构可以辅助维持多个RCD装置存储器子系统架构中的RCD装置之间的同步关系，这可以提高可靠性。
图1是根据本公开的实施例的包含存储器子系统104的存储器系统100的框图。存储器子系统104可以耦合到C/A A总线、C/A B总线和时钟总线，该时钟总线提供时钟信号CLK，以从存储器系统100的存储器控制器(例如，或者主机、中央处理器单元、一多多个其它处理器单元或控制器、DRAM控制器等)(未示出)接收命令和地址信息。存储器子系统104可以包含印刷电路板105，该印刷电路板包含存储器封装110(1)、存储器封装110(2)和时钟T型配线电路(例如，或者时钟信号分离器电路)106。存储器子系统104可以包含存储器模块，诸如双列直插式存储器模块(DIMM)(例如，已注册的DIMM、减载DIMM(LRDIMM)、微DIMM、非易失性DIMM(NVDIMM)(例如，包含非易失性存储器和控制器(未示出))，或任何其它类型的DIMM)。在一些实例中，存储器子系统104可以包含除了存储器模块和/或DIMM之外的焊接存储器子系统。
印刷电路板105可以包含第一组迹线和第二组迹线，该第一组迹线用于将第一子信道命令和地址信息路由到存储器封装110(1)，该第二组迹线用于将第二子信道命令和地址信息路由到存储器封装110(2)。另外，印刷电路板105可以包含用于将时钟信号路由到时钟T型配线电路106的迹线。时钟T型配线电路106可以被配置为分离CLK信号，使得它同时提供给存储器封装110(1)和存储器封装110(2)。时钟T型配线电路106可以具有三个支路(例如，物理布线的分支)：用于从外部总线接收CLK信号的第一支路，以及用于将CLK信号路由到存储器封装110(1)和存储器封装110(2)的两个类似支路。时钟T型配线电路106可以被布置成减小存储器封装110(1)和存储器封装110(2)的部件在时钟接收器处的ISI的可能性。即，时钟T型配线电路106的架构可以用物理特性来实施以维持同步定时。物理特性可以包含阻抗匹配、匹配迹线长度(例如，从时钟T型配线电路106到存储器封装110(1)和存储器封装110(2)中的每个存储器封装的长度)、选择迹线宽度以避免信号损失或反射、使用无源电阻器等，或其任何组合。
存储器封装110(1)可以包含与存储器114(1)耦合的寄存器时钟驱动器电路112(1)，并且存储器封装110(2)可以包含与存储器114(2)耦合的寄存器时钟驱动器电路112(2)。寄存器时钟驱动器电路112(1)可以被配置为接收来自C/A A总线的第一子信道C/A信息以及CLK信号，并且寄存器时钟驱动器电路112(2)可以被配置为接收来自C/A B总线的第二子信道C/A信息以及CLK信号。第一子信道C/A信息和第二子信道C/A信息可以对应于单个信道的C/A信息。第一子信道C/A信息和第二子信道C/A信息可以包含分别与第一子信道和第二子信道相对应的存储器访问命令和地址、芯片选择信号等。第一子信道C/A信息和/或第二子信道C/A信息还可以包含用于配置存储器子系统104和/或存储器封装110(1)和/或存储器封装110(2)的部件的信息。寄存器时钟驱动器电路112(1)可以响应于CLK信号而将第一子信道C/A信息并行地提供给C/A A1至A4总线中的每个总线，并且寄存器时钟驱动器电路112(2)可以响应于CLK信号而将第二子信道C/A信息并行地提供给C/A B1至B4总线中的每个总线。
存储器114(1)中的每个存储器可以耦合到C/A A1至A4总线中的相应一个总线以接收第一子信道C/A信息，并且存储器114(2)中的每个存储器可以耦合到C/A B1至B4总线中的相应一个总线以接收第二子信道C/A信息。存储器114(1)中的每个存储器还可以耦合到相应的数据总线，以响应于第一子信道C/A信息而从存储器控制器接收写数据和将读数据提供给存储器控制器。另外，存储器114(2)中的每个存储器可以耦合到相应的数据总线，以响应于第二子信道C/A信息而从存储器控制器接收写数据和将读数据提供给存储器控制器。存储器114(1)和/或存储器114(2)可以各自包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，一或多个存储器装置或封装可以各自包含一或多个存储器管芯堆叠。在一些实例中，存储器114(1)和/或存储器114(2)可以各自包含动态随机存取存储器(DRAM)(例如，双数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。
在操作中，对于给定的通信信道，存储器系统100的存储器控制器可以同时分别经由C/A A总线和C/A B总线在两个独立的子信道上将相应的第一子信道C/A信息和第二子信道C/A信息连同用于同步两个子信道的定时的单个时钟信号提供给存储器子系统104。在一些实例中，存储器子系统104和/或存储器封装110(1)和存储器封装110(2)中的一个或两个存储器封装还可以包含控制平面集线器(例如，装置或芯片)(未示出)以基于来自C/A A总线的第一子信道C/A信息或来自C/A B总线的第二子信道C/A信息中的至少一个来提供存储器子系统104和/或存储器封装110(1)和存储器封装110(2)中的一个或两个存储器封装的部件(诸如寄存器时钟驱动器电路112(1)、寄存器时钟驱动器电路112(2)、热传感器(未示出)、功率管理集成电路(未示出)等或其任何组合)之间的控制平面通信。控制平面通信可以用于配置存储器子系统104和/或存储器封装110(1)和存储器封装110(2)中的一个或两个存储器封装的部件的参数，诸如电压电平、时钟定时特性、操作模式等。
印刷电路板105的第一组迹线可以将第一子信道命令和地址信息路由到存储器封装110(1)，并且印刷电路板105的第二组迹线可以将第二子信道命令和地址信息路由到存储器封装110(2)。另外，时钟迹线可以将时钟信号路由到时钟T型配线电路106的第一支路。时钟T型配线电路106可以被配置为分离CLK信号，使得经由两个电并联的类似支路同时提供给寄存器时钟驱动电路112(1)和寄存器时钟驱动电路112(2)。时钟T型配线电路106可以被布置成减小存储器封装110(1)和存储器封装110(2)的部件在时钟接收器处的ISI的可能性。即，时钟T型配线电路106的架构可以用物理特性来实施以维持同步定时。物理特性可以包含阻抗匹配、匹配迹线长度(例如，从时钟T型配线电路106到寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每一个的长度)、选择迹线宽度以避免信号损失或反射、使用无源电阻器等，或其任何组合。在一些实例中，CLK信号的迹线可以在时钟T型配线电路106处加宽。
存储器封装110(1)被配置为接收并响应于第一子信道C/A信息，以经由相应的数据总线在存储器114(1)处接收并存储写数据和将来自该存储器的读数据提供给存储器控制器，并且存储器封装110(2)被配置为接收并响应于第二子信道C/A信息，以经由相应的数据总线在存储器114(2)处接收并存储写数据和将来自该存储器的读数据提供给存储器控制器。
寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)可以各自被配置为响应于CLK信号而将分别从C/A A总线和C/A B总线接收的第一子信道C/A信息和第二子信道C/A信息分别驱动到C/A A1至A4总线和C/A B1至B4总线。寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每一个可以包含双重(例如，A和B)独立子信道驱动器电路，该子信道驱动器电路各自被配置为将相应的子信道C/A信息驱动到C/A A1至A4总线中的相应两个总线或C/A B1至B4总线中的相应两个总线。例如，响应于CLK信号，寄存器时钟驱动器电路112(1)的第一子信道驱动器电路可以将第一子信道C/A信息提供给C/AA1至A2总线，并且寄存器时钟驱动器电路112(1)的第二子信道驱动器电路可以将第一子信道C/A信息提供给C/A A3至A4总线。寄存器时钟驱动电路112(2)的子信道驱动器电路可以响应于CLK信号而类似地将第二子信道C/A信息提供给C/A B1至B4总线中的相应两个总线。
存储器114(1)可以被分成四个子集，每个子集的存储器耦合到C/A A1至A4总线中的单独一个线以接收第一子信道C/A信息。类似地，存储器114(2)可以被分成四个子集，每个子集的存储器耦合到C/A B1至B4总线中的单独一个总线以接收第二子信道C/A信息。存储器114(1)中的一或多个存储器可以响应于第一子信道C/A信息而经由相应的数据总线从存储器控制器接收写数据或将读数据提供给存储器控制器，以及执行其它操作。类似地，存储器114(2)中的一或多个存储器可以响应于第二子信道C/A信息而经由相应的数据总线从存储器控制器接收写数据或将读数据提供给存储器控制器，以及执行其它操作。
应当理解，在不脱离本公开的范围的情况下，存储器子系统104可以被扩展以包含两个以上存储器封装、两个以上RCD电路和/或两组以上的存储器，诸如以支持附加子信道。还应当理解，寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每一个可以被配置有附加驱动器电路以支持四个以上独立C/A总线。与单个RCD装置存储器子系统实施方案相比，在存储器子系统104上支持一个以上RCD电路的能力可以增加输出驱动器的数量，这可以相应地提供对存储器子系统104上的增加数量的存储器的支持。时钟T型配线电路106可以辅助维持寄存器时钟驱动器电路112(1)与寄存器时钟驱动器电路112(2)之间的同步关系，这可以提高可靠性。
图2是根据本公开的实施例的包含与存储器控制器202耦合的存储器子系统204的存储器系统200的框图。存储器子系统204可以耦合到C/A A总线、C/A B总线和由存储器控制器202驱动的时钟信号CLK。存储器控制器202可以包含主机、中央处理器单元、一或多个其它处理器单元或控制器、DRAM控制器等。存储器子系统204可以包含印刷电路板205，该印刷电路板具有迹线以支持用于C/A A总线、C/A B总线和CLK信号的信号线，并且可以包含基础设施以支持存储器封装210(1)和存储器封装210(2)的安装。在一些实例中，印刷电路板205可以包含存储器模块印刷电路板，诸如DIMM印刷电路板。在其它实例中，印刷电路板205包含母板印刷电路板或任何其它类型的印刷电路板。在一些实例中，存储器子系统204可以包含存储器模块，诸如DIMM(例如，包含已注册的DIMM、LRDIMM、微DIMM、NVDIMM或任何其它类型的DIMM)。在一些实例中，存储器子系统204可以包含除了存储器模块和/或DIMM之外的焊接存储器子系统。在一些实例中，图1的存储器子系统104可以实施存储器子系统204。
印刷电路板205可以包含第一组迹线和第二组迹线，该第一组迹线用于将第一子信道命令和地址信息路由到存储器封装210(1)，该第二组迹线用于将第二子信道命令和地址信息路由到存储器封装210(2)。另外，印刷电路板205可以包含用于将时钟信号路由到时钟T型配线电路(例如，或者时钟信号分离器电路)206的迹线。时钟T型配线电路206可以被配置为分离CLK信号，使得同时提供给存储器封装210(1)和存储器封装210(2)。时钟T型配线电路206可以具有三个支路(例如，物理路线的分支)：用于从外部总线接收CLK信号的第一支路，以及用于将CLK信号路由到存储器封装210(1)和存储器封装210(2)的两个类似支路。时钟T型配线电路206可以被布置成减小存储器封装210(1)和存储器封装210(2)的部件在时钟接收器处的ISI的可能性。即，时钟T型配线电路206的架构可以用物理特性来实施以维持同步定时。物理特性可以包含阻抗匹配、匹配迹线长度(例如，从时钟T型配线电路206到存储器封装210(1)和存储器封装210(2)中的每个存储器封装的长度)、选择迹线宽度以避免信号损失或反射、使用无源电阻器等，或其任何组合。
存储器封装210(1)可以包含与存储器214(1)耦合的寄存器时钟驱动器电路212(1)，并且存储器封装210(2)可以包含与存储器214(2)耦合的寄存器时钟驱动器电路212(2)。寄存器时钟驱动器电路212(1)可以被配置为接收来自C/A A总线的第一子信道C/A信息以及CLK信号，并且寄存器时钟驱动器电路212(2)可以被配置为接收来自C/A B总线的第二子信道C/A信息以及CLK信号。第一子信道C/A信息和第二子信道C/A信息可以对应于单个信道的C/A信息。第一子信道C/A信息和第二子信道C/A信息可以包含分别与第一子信道和第二子信道相对应的存储器访问命令和地址、芯片选择信号等。第一子信道C/A信息和/或第二子信道C/A信息还可以包含用于配置存储器子系统204和/或存储器封装210(1)和/或存储器封装210(2)的部件的信息。寄存器时钟驱动器电路212(1)可以响应于CLK信号而将第一子信道C/A信息并行地(例如，同时)提供给C/A A1至A4总线中的每个总线，并且寄存器时钟驱动器电路212(2)可以响应于CLK信号而将第二子信道C/A信息并行地提供给C/A B1至B4总线中的每个总线。
寄存器时钟驱动器电路212(1)可以包含第一驱动器电路240(1)和第二驱动器电路242(1)，它们各自被配置为经由232(1)和被配置为接收CLK信号的时钟驱动器电路244(1)从C/A A总线并行地(例如，同时)接收第一子信道C/A信息。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以被配置为将第一子信道C/A信息驱动到C/A A1至A2总线，并且第二驱动器电路242(1)可以被配置为将第一子信道C/A信息驱动到C/A A3至A4总线。
类似地，寄存器时钟驱动器电路212(2)可以包含第一驱动器电路240(2)和第二驱动器电路242(2)，它们各自被配置为经由232(2)和被配置为接收CLK信号的时钟驱动器电路244(2)从C/A B总线并行地(例如，同时)接收第二子信道C/A信息。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以被配置为将第二子信道C/A信息驱动到C/A B1至B2总线，并且第二驱动器电路242(1)可以被配置为将第二子信道C/A信息驱动到C/A B3至B4总线。
存储器214(1)中的每个存储器可以耦合到C/A A1至A4总线中的相应一个总线以接收第一子信道C/A信息，并且存储器214(2)中的每个存储器可以耦合到C/A B1至B4总线中的相应一个总线以接收第二子信道C/A信息。存储器214(1)中的每个存储器还可以耦合到相应的数据总线，以响应于第一子信道C/A信息而从存储器控制器接收写数据和将读数据提供给存储器控制器。另外，存储器214(2)中的每个存储器可以耦合到相应的数据总线，以响应于第二子信道C/A信息而从存储器控制器接收写数据和将读数据提供给存储器控制器。存储器214(1)和/或存储器214(2)可以各自包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，一或多个存储器装置或封装可以各自包含一或多个存储器管芯堆叠。在一些实例中，存储器214(1)和/或存储器214(2)可以各自包含动态随机存取存储器(DRAM)(例如，双数据速率(DDR)4 DRAM、DDR5 DRAM、DDR6 DRAM等)。
在操作中，对于给定的通信信道，存储器控制器202的C/A A和C/A B驱动器可以同时分别经由C/A A总线和C/A B总线在两个独立的子信道上提供相应的第一子信道C/A信息和第二子信道C/A信息连同CLK驱动器，以在时钟信号线上提供单个时钟信号，该时钟信号线用于将两个子信道的定时同步到存储器子系统204。在一些实例中，时钟T型配线电路206和/或存储器封装210(1)和存储器封装210(2)中的一个或两个存储器封装上的逻辑芯片还可以包含控制平面集线器(例如，装置或芯片)(未示出)以基于来自C/A A总线的第一子信道C/A信息或来自C/A B总线的第二子信道C/A信息中的至少一个来提供存储器子系统204和/或存储器封装210(1)和存储器封装210(2)中的一个或两个存储器封装的部件(诸如寄存器时钟驱动器电路212(1)、寄存器时钟驱动器电路212(2)、热传感器(未示出)、功率管理集成电路(未示出)等或其任何组合)之间的控制平面通信。控制平面通信可以用于配置存储器子系统204和/或存储器封装210(1)和存储器封装210(2)中的一个或两个存储器封装的部件的参数，诸如电压电平、时钟定时特性、操作模式等。
印刷电路板205的第一组迹线可以将第一子信道命令和地址信息路由到寄存器时钟驱动器电路212(1)，并且印刷电路板205的第二组迹线可以将第二子信道命令和地址信息路由到寄存器时钟驱动器电路212(2)。另外，时钟迹线可以将时钟信号路由到时钟T型配线电路206的第一支路。时钟T型配线电路206可以被配置为分离CLK信号，使得经由两个电并联的类似支路同时提供给寄存器时钟驱动电路212(1)和寄存器时钟驱动电路212(2)。时钟T型配线电路206可以被布置成减小存储器封装210(1)和存储器封装210(2)的部件在时钟接收器处的ISI的可能性。即，时钟T型配线电路206的架构可以用物理特性来实施以维持同步定时。物理特性可以包含阻抗匹配、匹配迹线长度(例如，从时钟T型配线电路206到寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)中的每一个的长度)、选择迹线宽度以避免信号损失或反射、使用无源电阻器等，或其任何组合。在一些实例中，CLK信号的迹线可以在时钟T型配线电路206处加宽。
存储器封装210(1)被配置为接收并响应于第一子信道C/A信息，以经由相应的数据总线在存储器214(1)处接收并存储写数据和将来自该存储器的读数据提供给存储器控制器，并且存储器封装210(2)被配置为接收并响应于第二子信道C/A信息，以经由相应的数据总线在存储器214(2)处接收并存储写数据和将来自该存储器的读数据提供给存储器控制器。
寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)可以各自被配置为响应于CLK信号而将分别从C/A A总线和C/A B总线接收的第一子信道C/A信息和第二子信道C/A信息分别驱动到C/A A1至A4总线和C/A B1至B4总线。
寄存器时钟驱动器电路212(1)的第一驱动器电路240(1)和第二驱动器电路242(1)可以各自从C/A总线并行地(例如，同时)接收第一子信道C/A信息，并且时钟驱动器电路244(1)可以接收CLK信号。C/A A总线可以经由T型配线230(1)分离以将第一子信道C/A信息提供给第一驱动器电路240(1)和第二驱动器电路242(1)中的每个驱动器电路。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以将第一子信道C/A信息驱动到C/A A1至A2总线，并且第二驱动器电路242(1)可以将第一子信道C/A信息驱动到C/AA3至A4总线。
寄存器时钟驱动器电路212(2)的第一驱动器电路240(2)和第二驱动器电路242(2)可以经由232(2)从C/A B总线并行地(例如，同时)接收第二子信道C/A信息，并且时钟驱动器电路244(2)可以接收CLK信号。C/A B总线可以经由T型配线230(2)分离以将第一子信道C/A信息提供给第一驱动器电路240(2)和第二驱动器电路242(2)中的每一个驱动器电路。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以将第二子信道C/A信息驱动到C/A B1至B2总线，并且第二驱动器电路242(1)可以将第二子信道C/A信息驱动到C/A B3至B4总线。第二驱动器电路242(1)、时钟驱动器电路244(1)、第二驱动器电路242(2)和时钟驱动器电路244(2)全部都可以以与基于公共CLK信号的定时同步的方式操作。
存储器214(1)可以被分成四个子集，每个子集的存储器耦合到C/A A1至A4总线中的单独一个线以接收第一子信道C/A信息。类似地，存储器214(2)可以被分成四个子集，每个子集的存储器耦合到C/A B1至B4总线中的单独一个总线以接收第二子信道C/A信息。存储器214(1)中的一或多个存储器可以响应于第一子信道C/A信息而经由相应的数据总线从存储器控制器接收写数据或将读数据提供给存储器控制器，以及执行其它操作。类似地，存储器214(2)中的一或多个存储器可以响应于第二子信道C/A信息而经由相应的数据总线从存储器控制器接收写数据或将读数据提供给存储器控制器，以及执行其它操作。
应当理解，在不脱离本公开的范围的情况下，存储器子系统204可以被扩展以包含两个以上存储器封装、两个以上RCD电路和/或两组以上的存储器，诸如以支持附加子信道。还应当理解，寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)中的每一个可以被配置有附加驱动器电路以支持四个以上独立C/A总线。与单个RCD装置存储器子系统实施方案相比，在存储器子系统204上支持一个以上RCD电路的能力可以增加输出驱动器的数量，这可以相应地提供对存储器子系统204上的增加数量的存储器的支持。时钟T型配线电路206可以辅助维持寄存器时钟驱动器电路212(1)与寄存器时钟驱动器电路212(2)之间的同步关系，这可以提高可靠性。
图3A和3B分别是根据本公开的实施例的双栈存储器封装310和单栈存储器封装311的框图。在一些实例中，图1的存储器封装110(1)和/或存储器封装110(2)和/或图2的存储器封装210(1)和/或存储器封装210(2)可以实施双堆叠存储器封装310和/或单堆叠存储器封装311。
图3A包含双堆叠存储器封装310的侧视图301和俯视(例如，平面)图302。侧视图301从图3A中的存储器封装310的侧面305(即，俯视图302的右侧)的角度描绘存储器封装310。双堆叠存储器封装310可以包含寄存器时钟驱动器电路312和存储器314。寄存器时钟驱动器电路312可以被配置为执行如参考图1的寄存器时钟驱动器电路112(1)或寄存器时钟驱动器电路112(2)和/或图2的寄存器时钟驱动器电路212(1)或寄存器时钟驱动器电路212(2)所描述的操作。双堆叠存储器封装310可以耦合到C/A总线(例如，图1和/或2的C/AA1至A4总线中的一个总线或C/A B1至B4总线中的一个总线)以接收相应的子信道C/A信息，耦合到时钟信号线以接收时钟信号CLK(例如，图1和/或2的CLK信号)，并耦合到相应的数据总线以接收写数据和提供读数据。
存储器314可以包含管芯堆叠342(1)和管芯堆叠342(2)，每个管芯堆叠包含以瓦状或级联堆叠布置堆叠的存储器管芯360中的10个存储器管芯(例如，存储器管芯360中的每个存储器管芯从存储器管芯360中的相邻管芯水平偏移)。在一些实例中，存储器管芯360中的每个存储器管芯可以包含DRAM架构，诸如DDR4 DRAM、DDR5 DRAM、DDR6 DRAM等。管芯堆叠342(1)和管芯堆叠342(2)的存储器管芯360中的每个存储器管芯可以经由相应的引线键合350耦合到其它电路以执行存储器访问操作。应当理解，在不脱离本公开的范围的情况下，管芯堆叠342(1)和管芯堆叠342(2)可以包含多于或少于存储器管芯360中的10个存储器管芯。还应当理解，在一些实例中，管芯堆叠342(1)可以包含与管芯堆叠342(2)不同数量的存储器管芯360。还应当理解，在不脱离本公开的范围的情况下，管芯叠层342(1)和/或管芯叠层342(2)可以被布置成使用其它堆叠和连接实施方案，诸如3D硅通孔(through-silicon via)堆叠。
在一些实例中，双堆叠存储器封装310还可以包含控制平面集线器(例如，装置或芯片)(未示出)以基于来自相应C/A总线的相应子信道C/A信息在双堆叠存储器封装310的部件(诸如寄存器时钟驱动器电路312、热传感器(未示出)、功率管理集成电路(未示出)等或其任何组合)之间提供控制平面通信。控制平面通信可以用于配置双堆叠存储器封装310的部件的参数，诸如电压电平、时钟定时特性、操作模式等。
图3B包含单堆叠存储器封装311的侧视图303和俯视(例如，平面)图304。侧视图303从图3B中的存储器封装311的侧面306(即，俯视图304的右侧)的角度描绘存储器封装310。单堆叠存储器封装311可以包含寄存器时钟驱动器电路312和存储器315。寄存器时钟驱动器电路312可以被配置为执行如参考图1的寄存器时钟驱动器电路112(1)或寄存器时钟驱动器电路112(2)和/或图2的寄存器时钟驱动器电路212(1)或寄存器时钟驱动器电路212(2)所描述的操作。单堆叠存储器封装311可以耦合到C/A总线(例如，图1和/或2的C/AA1至A4总线中的一个总线或C/A B1至B4总线中的一个总线)以接收相应的子信道C/A信息，耦合到时钟信号线以接收时钟信号CLK(例如，图1和/或2的CLK信号)，并耦合到相应的数据总线以接收写数据和提供读数据。
存储器315可以包含管芯堆叠343，该管芯堆叠包含以瓦状或级联堆叠布置堆叠的存储器管芯360中的20个存储器管芯(例如，存储器管芯360中的每个存储器管芯从存储器管芯360中的相邻管芯水平偏移)。管芯堆叠343的存储器管芯360中的每个存储器管芯可以经由相应的引线键合350耦合到其它电路以执行存储器访问操作。应当理解，在不脱离本公开的范围的情况下，管芯堆叠343可以包含多于或少于存储器管芯360中的20个存储器管芯。还应当理解，在不脱离本公开的范围的情况下，管芯叠层343可以被布置成使用其它堆叠和连接实施方案，诸如3D硅通孔堆叠。
在一些实例中，双堆叠存储器封装310还可以包含控制平面集线器(例如，装置或芯片)(未示出)以基于来自相应C/A总线的相应子信道C/A信息在单堆叠存储器封装311的部件(诸如寄存器时钟驱动器电路312、热传感器(未示出)、功率管理集成电路(未示出)等或其任何组合)之间提供控制平面通信。控制平面通信可以用于配置单堆叠存储器封装311的部件的参数，诸如电压电平、时钟定时特性、操作模式等。
图4是根据本公开的实施例的包含与存储器控制器402耦合的存储器子系统404的存储器系统400的框图。存储器子系统404可以包含存储器模块，诸如DIMM(诸如已注册的DIMM，减载DIMM(LRDIMM)、微DIMM、NVDIMM或任何其它类型的DIMM)。在一些实例中，存储器子系统404可以包含除了存储器模块和/或DIMM之外的焊接存储器子系统。在一些实例中，图1的存储器子系统104和/或图2的存储器子系统204可以实施存储器子系统404。
存储器子系统404可以被配置为与存储器控制器402进行通信以基于时钟信号CLK、来自C/A/A总线的第一子信道C/A信息、来自C/A/B总线的第二子信道C/A信息和/或经由信号在相应数据总线上传输的数据来执行存储器访问操作。在一些实例中，存储器控制器402可以被配置为驱动来自C/A/A总线的第一子信道C/A信息的C/A总线驱动器462、被配置为驱动来自C/A/B总线的第二子信道C/A信息的C/A B总线驱动器464，以及被配置为通过时钟信号线驱动CLK信号的时钟驱动器466。存储器控制器402还可以包含与相应数据总线耦合以分别提供写数据和接收读数据的驱动器和接收器(未示出)。
存储器子系统404可以包含与寄存器时钟驱动电路412(1)耦合的存储器414(1)至(8)和与寄存器时钟驱动电路412(2)耦合的存储器414(9)至(16)。存储器子系统404可以包含印刷电路板，该印刷电路板被配置为安装存储器414(1)至(16)、寄存器时钟驱动电路412(1)和寄存器时钟驱动电路412(2)。
印刷电路板可以包含第一组迹线和第二组迹线，该第一组迹线用于将第一子信道命令和地址信息路由到寄存器时钟驱动电路412(1)，该第二组迹线用于第二子信道命令和地址信息路由到寄存器时钟驱动电路412(2)。另外，印刷电路板可以包含用于将时钟信号路由到时钟T型配线电路406的迹线。时钟T型配线电路406可以被配置为分离CLK信号，使得同时提供给寄存器时钟驱动电路412(1)和寄存器时钟驱动电路412(2)。时钟T型配线电路406可以具有三个支路：用于从外部总线接收CLK信号的第一支路，以及用于将CLK信号路由到寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)的两个类似支路。时钟T型配线电路406可以被布置成减小存储器子系统404的部件在时钟接收器处的ISI的可能性。即，时钟T型配线电路406的架构可以用物理特性来实施以维持同步定时。物理特性可以包含阻抗匹配、匹配迹线长度(例如，从时钟T型配线电路406到寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)中的每一个的长度)、选择迹线宽度以避免信号损失或反射、使用无源电阻器等，或其任何组合。
寄存器时钟驱动器电路412(1)可以被配置为接收来自C/A A总线的第一子信道C/A信息以及CLK信号，并且寄存器时钟驱动器电路412(2)可以被配置为接收来自C/A B总线的第二子信道C/A信息以及CLK信号。第一子信道C/A信息和第二子信道C/A信息可以对应于单个信道的C/A信息。第一子信道C/A信息和第二子信道C/A信息可以包含分别与第一子信道和第二子信道相对应的存储器访问命令和地址、芯片选择信号等。第一子信道C/A信息和/或第二子信道C/A信息还可以包含用于配置存储器子系统404和/或存储器子系统404的部件的信息。寄存器时钟驱动器电路412(1)可以响应于CLK信号而将第一子信道C/A信息并行地提供给C/A A1至A2总线中的每个总线，并且寄存器时钟驱动器电路412(2)可以响应于CLK信号而将第二子信道C/A信息并行地提供给C/A B1至B2总线中的每个总线。可以理解，图4的存储器子系统404可以包含双侧存储器子系统，其中存储器子系统404的相对侧(未示出)包含类似于存储器414(0)至(15)布置的附加存储器，并且在不脱离本公开的范围的情况下，寄存器时钟驱动电路412(1)和寄存器时钟驱动电路412(2)可以分别在附加的C/A A3至A4总线和C/A B3至B4总线上提供第一子信道C/A信息和第二子信道C/A信息。
在一些实例中，存储器414(1)至(16)全部可以是相同类型的存储器。在其它实例中，存储器414(1)至(16)可以是不同类型的存储器的混合。在一些实例中，存储器414(1)至(16)可以在图1的存储器114(1)和/或存储器114(2)、图1的存储器214(1)和/或存储器214(2)、图3A的存储器314和/或存储器管芯360中的一或多个存储器管芯、图3B的存储器315和/或存储器管芯360中的一或多个存储器管芯或其任何组合中实施。尽管图4所示的存储器子系统404具有16个存储器414(1)至(16)，但是在其它实施例中可以使用更多或更少的存储器。在一些实例中，存储器子系统404可以包含用于纠错码(ECC)存储的附加存储器(未示出)。存储器414(1)至(16)中的每个存储器可以包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，一或多个存储器装置或封装可以各自包含一或多个存储器管芯堆叠。存储器414(1)至(16)可以包含DRAM架构，诸如DDR4 DRAM、DDR5 DRAM、DDR6 DRAM等。
存储器414(1)至(4)中的每个存储器可以耦合到C/A A1总线，并且存储器414(5)至(8)中的每个存储器可以耦合到C/A A2总线，以接收第一子信道C/A信息。存储器414(9)至(12)中的每个存储器可以耦合到C/A B1总线，并且存储器414(13)至(16)中的每个存储器可以耦合到C/A B2总线，以接收第二子信道C/A信息。存储器414(1)至(16)中的每个存储器还可以耦合到相应的数据总线，以响应于第一子信道C/A信息或第二子信道C/A信息而从存储器控制器存储器控制器202接收写数据和将读数据提供给存储器控制器。
在一些实施例中，存储器414(1)至(16)可以被组织成不同的物理列和/或可以包含在存储器子系统404的一侧或两侧上。在一些实施例中，每个物理列可以有4、8、16或更多个存储器，并且在存储器子系统404中可以有一或多个物理列。例如，存储器子系统404可以包含在存储器子系统404的第一侧上的第一物理列(例如，16个存储器414(1)至(16))，以及在存储器子系统404的背面上的第二物理列(例如，在存储器子系统404的背面上的16个以上的存储器)。
在操作中，对于给定的通信信道，402的C/A A总线驱动器462和C/A B总线驱动器464可以同时分别经由C/A A总线和C/A B总线在两个独立的子信道上提供相应的第一子信道C/A信息和第二子信道C/A信息连同时钟驱动器466，以在时钟信号线上提供单个时钟信号，该时钟信号线用于将两个子信道的定时同步到存储器子系统404。在一些实例中，存储器子系统404还可以包含控制平面集线器(例如，装置或芯片)(未示出)，以基于来自C/A A总线的第一子信道C/A信息或来自C/A B总线的第二子信道C/A信息中的至少一个来提供存储器子系统404的部件(诸如寄存器时钟驱动电路412(1)、寄存器时钟驱动电路412(2)、热传感器(未示出)、功率管理集成电路(未示出)等或其任何组合)之间的控制平面通信。控制平面通信可以用于配置存储器子系统404的部件的参数，诸如电压电平、时钟定时特性、操作模式等。
存储器子系统404的印刷电路板的第一组迹线可以将第一子信道命令和地址信息路由到寄存器时钟驱动器电路412(1)，并且存储器子系统404的印刷电路板的第二组迹线可以将第二子信道命令和地址信息路由到寄存器时钟驱动器电路412(1)。另外，时钟迹线可以将时钟信号路由到第一组时钟T型配线电路406。时钟T型配线电路406可以被配置为分离CLK信号，使得经由两个电并联的类似支路(例如，物理布线的分支)同时提供给寄存器时钟驱动电路412(1)和寄存器时钟驱动电路412(2)。时钟T型配线电路406可以被布置成减小存储器子系统404的部件在时钟接收器处的ISI的可能性。即，时钟T型配线电路406的架构可以用物理特性来实施以维持同步定时。物理特性可以包含阻抗匹配、匹配迹线长度(例如，从时钟T型配线电路406到寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)中的每一个的长度)、选择迹线宽度以避免信号损失或反射、使用无源电阻器等，或其任何组合。在一些实例中，CLK信号的迹线可以在时钟T型配线电路406处加宽。
寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)可以各自被配置为响应于CLK信号而将分别从C/A A总线和C/A B总线接收的第一子信道C/A信息和第二子信道C/A信息分别驱动到C/A A1至A2总线和C/A B1至B2总线。
存储器414(1)至(4)中的每个存储器可以经由C/A A1总线接收第一子信道C/A信息，并且存储器414(5)至(8)中的每个存储器可以经由C/A A2总线接收第一子信道C/A信息。存储器414(1)至(8)中的一或多个存储器可以响应于第一子信道C/A信息而执行存储器访问操作，以从与存储器控制器402进行通信的相应数据总线接收数据和将数据提供给相应数据总线。
存储器414(9)至(12)中的每个存储器可以经由C/A B1总线接收第一子信道C/A信息，并且存储器414(13)至(16)中的每个存储器可以经由C/A B2总线接收第二子信道C/A信息。存储器414(9)至(16)中的一或多个存储器可以响应于第二子信道C/A信息而执行存储器访问操作，以从与存储器控制器402进行通信的相应数据总线接收数据和将数据提供给相应数据总线。
应当理解，在不脱离本公开的范围的情况下，存储器子系统404可以被扩展以包含16个(或32个)以上存储器、两个以上寄存器时钟驱动器电路和/或两组以上存储器，诸如以支持附加子信道。还应当理解，寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)中的每一个可以被配置有附加驱动器电路以支持四个以上独立C/A总线。与单个RCD装置存储器子系统实施方案相比，在存储器子系统404上支持一个以上寄存器时钟驱动器电路的能力可以增加输出驱动器的数量，这可以相应地提供对存储器子系统404上的增加数量的存储器的支持。时钟T型配线电路406可以辅助维持寄存器时钟驱动器电路412(1)与寄存器时钟驱动器电路412(2)之间的同步关系，这可以提高可靠性。
图5是根据本公开的至少一个实施例的半导体装置500的框图。半导体装置500可以是半导体存储装置，诸如集成在单个半导体芯片上的DRAM装置(例如，双倍数据速率(DDR)4 DRAM、DDR5 DRAM、DDR6 DRAM等)。图5的实例性装置500可以包含存储器封装，诸如位于衬底523上的存储器管芯的堆叠，该衬底可以用作(并且可以被称为)接口。尽管示出了存储器管芯堆叠的存储器管芯中的某些部件以及衬底523上的某些部件，但是在其它实例性实施例中，存储器管芯堆叠与衬底523之间的装置500的部件的其它布置是可能的。在一些实施例中，装置500可以包含多个存储器管芯堆叠。在其它实施例中，存储器管芯堆叠可以包含单个存储器管芯。在一些实例中，图1的存储器封装110(1)和/或存储器封装110(2)、图2的存储器封装210(1)和/或存储器封装210(2)、图3A的双堆叠存储器封装310和/或管芯堆叠342(1)和管芯堆叠342(2)中的任一个或两个管芯堆叠、图3B的单堆叠存储器封装311和/或管芯堆叠343、图4的存储器寄存器时钟驱动器电路412(1)至(16)中的任一个或其任何组合可以实施半导体装置500。
为了说明简洁和清楚起见，图5中仅示出了存储器管芯堆叠中的一个存储器管芯的部件。通常，存储器管芯堆叠的不同存储器管芯可以各自具有彼此类似的部件。在一些实施例中，存储器管芯堆叠的每个存储器管芯可以在物理上彼此相同。衬底523可以充当接口，并且可以将信息(例如，数据、命令)发送到外部和从外部接收信息，而存储器管芯堆叠中的存储器管芯与衬底的部件进行通信。如本文所述，由衬底523发送的命令和其它信号可以发送到存储器管芯堆叠中的所有存储器管芯，或者可以单独寻址到存储器管芯堆叠的单独存储器管芯。
半导体装置500包含存储器阵列518。存储器阵列518可以位于存储器管芯堆叠的管芯中。存储器阵列518被示为包含多个存储体。在图5的实施例中，存储器阵列518被示为包含N+1个存储体BANK0至N，其中N是任何整数值，诸如2、4、8、16、32等。存储体BANK0值N中的每个存储体可以包含多个字线WL、多个位线BL和/BL以及布置在多个字线WL与多个位线BL和/BL的交叉点处的多个存储器单元MC。对字线WL的选择由行解码器508执行，而对位线BL和/BL的选择由列解码器510执行。行解码器508和列解码器510也可以位于存储器管芯堆叠的存储器管芯中。在图5的实施例中，行解码器508包含用于每个存储体的相应行解码器，而列解码器510包含用于每个存储体的相应列解码器。位线BL和/BL耦合到相应的感测放大器(SAMP)。来自位线BL或/BL的读数据由感测放大器SAMP放大，并通过互补本地数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读/写放大器520。相反，从读/写放大器520输出的写数据通过互补主数据线MIOT/B、传输门TG和互补本地数据线LIOT/B传输到感测放大器SAMP，并写入耦合到位线BL或/BL的存储器单元MC中。
半导体装置500可以采用多个外部端子，该多个外部端子包含与命令和地址总线耦合以接收命令和地址以及CS信号的命令和地址(C/A)端子、用于接收时钟CK和/CK的时钟端子、用于(例如，经由多信道数据总线)接收和提供数据的数据端子DQ，以及用于接收电源电势VDD、VSS、VDDQ和VSSQ的电源端子。外部端子可以位于衬底523上。
时钟端子被提供有外部时钟CK和/CK，它们被提供给输入电路514。外部时钟可为互补的。输入电路514基于CK和/CK时钟而生成内部时钟ICLK。ICLK时钟被提供给命令解码器510和内部时钟生成器512。内部时钟生成器512基于ICLK时钟而提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。内部数据时钟LCLK被提供给输入/输出电路522以对包含在输入/输出电路522中的电路的操作进行定时，例如被提供给数据接收器以对写数据的接收进行计时。
可以向C/A端子提供存储器地址。被提供给C/A端子的存储器地址经由命令/地址输入电路502传输到地址解码器504。地址解码器504接收该地址，并将解码后的行地址XADD提供给行解码器508，并且将解码后的列地址YADD提供给列解码器510。地址解码器504还可提供解码后的存储体地址BADD，其可指示存储器阵列518的存储体包含解码后的行地址XADD和列地址YADD。在一些实施例中，地址解码器504还可以指示存储器管芯堆叠的特定存储器管芯以供激活。可以向C/A终端提供命令。命令的实例包含用于控制各种操作的定时的定时命令、用于访问存储器的访问命令，诸如用于执行读操作的读命令和用于执行写操作的写命令，以及其它命令和操作。访问命令可以与一或多个行地址XADD、列地址YADD和存储体地址BADD相关联以指示待访问的存储器单元。
该命令可以作为内部命令信号经由命令/地址输入电路502提供给命令解码器506。命令解码器506包含用于对内部命令信号进行解码以生成用于执行操作的各种内部信号和命令的电路。例如，命令解码器506可以提供行命令信号以选择字线，并提供列命令信号以选择位线。
半导体装置500可以接收作为读命令的访问命令。当接收到读命令并且及时向存储体地址、行地址和列地址(以及任选的管芯地址)提供读命令时，从存储器阵列518中与行地址和列地址相对应的存储器单元读取读数据。读命令由命令解码器506接收，该命令解码器提供内部命令使得将来自存储器阵列518的读取数据提供到读/写放大器520。所读取的数据经由输入/输出电路522从数据端子DQ输出到外部。
半导体装置500可以接收作为写命令的访问命令。当接收到写命令并且及时向存储体地址、行地址和列地址(以及任选的管芯地址)提供写命令时，被提供到数据端子DQ的写数据被写入存储器阵列518中与行地址和列地址相对应的存储器单元。写命令由命令解码器506接收，该命令解码器提供内部命令使得写数据由输入/输出电路522中的数据接收器接收。还可以将写时钟提供给外部时钟端子以用于对输入/输出电路522的数据接收器接收写数据进行定时。写数据经由输入/输出电路522提供给读/写放大器520，并且由读/写放大器520提供到存储器阵列518以写入到存储器单元MC中。
向电源端子提供电源电势VDD和VSS。电源电势VDD和VSS被提供给内部电压生成器电路524。内部电压生成器电路524基于被提供给电源端子的电源电势VDD和VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器508中，内部电势VOD和VARY主要用于包含在存储器阵列518中的感测放大器SAMP中，并且内部电势VPERI用于许多外围电路块中。
也向电源端子提供电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ被提供给输入/输出电路522。在本公开的实施例中，被提供给电源端子的电源电势VDDQ和VSSQ可以是与被提供给电源端子的电源电势VDD和VSS相同的电势。在本公开的另一个实施例中，被提供给电源端子的电源电势VDDQ和VSSQ可以是与被提供给电源端子的电源电势VDD和VSS不同的电势。被提供给电源端子的电源电势VDDQ和VSSQ用于输入/输出电路522，使得由输入/输出电路522生成的电源噪声不会传播到其它电路块。
图6是根据本公开的实施例的示范性时钟T型配线电路(例如，或者时钟信号分离器电路)600的示意图。图1的时钟T型配线电路106、图2的时钟T型配线电路206、图4的时钟T型配线电路406或其任何组合可以实施时钟T型配线电路600。时钟T型配线电路600可以包含三个分支(例如，物理布线的分支)：第一支路610被配置为同时将时钟信号从存储器控制器路由到与第一相应寄存器时钟驱动器电路耦合的第二支路620和与第二相应寄存器时钟驱动器电路耦合的第三支路630。第一支路610可以包含第一Z0阻抗Zmain。第二支路620可以包含与具有第一R电阻Rbranch的电阻器串联耦合的第二Z0阻抗Zbranch。第三支路630可以包含与具有第二R电阻Rbranch的电阻器串联耦合的第三Z0阻抗Zbranch。在一些实例中，第一支路610可以比第二支路620和第三支路630更宽。在一些实例中，可以分别选择第二支路620和第三支路630的第一电阻器和第二电阻器的Rbranch电阻以使第一支路610与第二支路620和第三支路620的组合进行阻抗匹配。在一些实例中，Zmain阻抗可以等于Rbranch阻抗和Zbranch阻抗之和的一半。第一支路610、第二支路620和第三支路630的阻抗和电阻值可以由连接装置上的负载、用于构造每个支路的材料、支路宽度等或其任何组合来控制。在不脱离本公开的范围的情况下，可以实施其它相对阻抗。
图7是根据本公开的实施例的用于使用时钟T型配线对存储器子系统进行双寄存器时钟驱动器加载的方法700的流程图。方法700可以至少部分地由图1的存储器子系统104、图2的存储器子系统204、图4的存储器子系统404或其任何组合来执行。
方法700可以包含在710处经由第一迹线在存储器子系统的时钟信号分离器电路处接收时钟信号。方法700可以包含在720处将时钟信号并行地(电气)路由到第二迹线和第三迹线。时钟信号分离器电路可以包含图1的时钟T型配线电路106、图2的时钟T型配线电路206、图4的时钟T型配线电路406、图6的时钟T型配线电路600或其任何组合。时钟信号可以包含图1的CLK信号、图2的CLK信号、图4的CLK信号或其任何组合。在一些实例中，方法700还可以包含在时钟信号分离器电路的第一支路处接收时钟信号，其中第一支路耦合到第一阻抗；以及响应于经由第一支路进行接收而将时钟信号提供给时钟信号分离器电路的第二支路和第三支路，其中第二支路和第三支路中的每个支路耦合到与第一阻抗不同的相应第二阻抗。在一些实例中，第一阻抗和相应的第二阻抗可以包含图6的第一阻抗610和第二阻抗620以及第三阻抗630。
方法700可以包含在730处在存储器子系统的第一寄存器时钟驱动器处接收来自第二迹线的时钟信号和来自第一命令和地址总线的第一子信道命令和地址信息。方法700可以包含在740处在存储器子系统的第二寄存器时钟驱动器处接收来自第二迹线的时钟信号和来自第二命令和地址总线的第二子信道命令和地址信息。第一寄存器时钟驱动器和/或第二寄存器时钟驱动器可以包含图1的寄存器时钟驱动器电路112(1)和/或寄存器时钟驱动器电路112(2)、图1的寄存器时钟驱动器电路112(1)和/或寄存器时钟驱动器电路112(2)，图3A和3B的寄存器时钟驱动器电路312、图4的寄存器时钟驱动器电路412(1)和/或寄存器时钟驱动器电路412(2)，或其任何组合。第一命令和地址总线和第二命令和地址总线可以包含图1的C/AA和/或C/A B总线、图2的C/A A和/或C/A B总线、图3A和3B的C/A总线、图4的C/A A和/或C/A B总线，或其任何组合。
方法700可以包含在750处响应于时钟信号，经由第一寄存器时钟驱动器将第一命令和地址信息提供给第一内部命令和地址总线，并且经由第二寄存器时钟驱动器将第二命令和地址信息提供给第二内部命令和地址总线。第一内部命令和地址总线可以包含图1的C/A A1至A4总线、图2的C/A A1至A4总线、图3A和3B的C/A总线、图4的C/A A1至A2(和A3至A4－未示出)中的任一个总线，或其任何组合。第二内部命令和地址总线可以包含图1的C/AB1至B4总线、图2的C/A B1至B4总线、图3A和3B的C/A总线、图4的C/A B1至B2(和B3至B4－未示出)中的任一个总线，或其任何组合。在一些实例中，将第一子信道命令和地址信息提供给第一内部命令和地址总线与将子信道命令和地址信息提供给第二内部命令和地址总线是同时进行的。
在一些实例中，方法700还可以包含响应于提供给第一内部命令和地址总线的第一子信道命令和地址信息而在存储器子系统的第一组存储器中的一个存储器处执行第一存储器访问操作，以及响应于提供给第二内部命令和地址总线的第二子信道命令和地址信息而在存储器子系统的第二组存储器中的一个存储器处执行第二存储器访问操作。第一组存储器和/或第二组存储器可以包含图1的存储器114(1)和/或存储器114(2)、图1的存储器114(1)和/或存储器114(2)、图3A的存储器314、图3B的存储器315、图4的存储器414(1)至(16)或其任何组合。在一些实例中，第一多条内部命令和地址总线和/或第二多条内部命令和地址总线包含两条以上总线。第一组存储器和第二组存储器包含DRAM(例如DDR4、DDR5、DDR6等)。
当然，应当理解，根据本系统、装置和方法，本文描述的实例、实施例或过程中的任一者可以与一或多个其它实例、实施例和/或过程组合，或者分开和/或在分开的装置或装置部分之间执行。
某些实施例的以上描述本质上仅是示范性的，而决不意图限制本公开或其应用或用途的范围。在本系统和方法的实施例的以下详细描述中，参考附图，该附图形成该详细描述的一部分并且以示出可以实践所描述的系统和方法的特定实施例的方式示出。充分详细地描述这些实施例以使得本领域技术人员能够实践当前公开的系统和方法，并且应当理解，可以利用其它实施例，并且可以在不脱离本公开的精神和范围的情况下作出结构和逻辑改变。此外，为了清楚起见，当对某些特征的详细描述对于本领域技术人员而言显而易见时将不对其进行讨论，以免模糊对本公开的实施例的描述。因此，下面的详细描述不应被认为是限制性的，且本公开的范围仅由所附权利要求界定。
最后，上述讨论仅意图说明本系统，而不应被解释为将所附权利要求限制为任何特定实施例或实施例组。因此，尽管已经参考示范性实施例具体描述了本系统，但是应当理解，本领域一般技术人员可以设计出许多修改及替代实施例，而不脱离如在随后的权利要求中阐述的本公开的更广泛和预期的精神及范围。因此，说明书和附图将以说明性方式看待，而不意图限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
时钟信号分离器电路，所述时钟信号分离器电路被配置为经由第一迹线接收时钟信号并且将所述时钟信号路由到第二迹线和与所述第二迹线并联连接的第三迹线；
第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置为接收来自所述第二迹线的所述时钟信号以及来自第一命令和地址总线的第一子信道命令和地址信息，其中所述第一寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第一子信道命令和地址信息提供给第一内部命令和地址总线；以及
第一存储器，所述第一存储器被配置为响应于经由所述第一内部命令和地址总线接收的所述第一子信道命令和地址信息而执行存储器访问操作；以及
第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置为接收来自所述第三迹线的所述时钟信号以及来自第二命令和地址总线的第二子信道命令和地址信息，其中所述第二寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第二子信道命令和地址信息提供给第二内部命令和地址总线；以及
第二存储器，所述第二存储器被配置为响应于经由所述第二内部命令和地址总线接收的所述第二子信道命令和地址信息而执行存储器访问操作。
2.根据权利要求1所述的设备，其中所述时钟信号分离器电路包含与所述第一迹线耦合的第一支路、与所述第二迹线耦合的第二支路以及与所述第一迹线耦合的第三支路，其中所述第一支路的阻抗不同于所述第二支路和所述第三支路的阻抗。
3.根据权利要求2所述的设备，其中所述第一支路的所述阻抗小于所述第二支路和所述第三支路的所述阻抗。
4.根据权利要求2所述的设备，其中所述第一支路的所述阻抗是所述第二支路和所述第三支路的所述阻抗的一半。
5.根据权利要求2所述的设备，其中所述第一支路的宽度不同于所述第二支路和所述第三支路的宽度。
6.根据权利要求1所述的设备，其还包括印刷电路板，所述印刷电路板包含所述时钟信号分离器电路、所述第一迹线和所述第二迹线，其中所述印刷电路板被配置为安装所述第一寄存器时钟驱动器、所述第一存储器、所述第二寄存器时钟驱动器和所述第二存储器。
7.根据权利要求6所述的设备，其中所述印刷电路板包含第一组迹线和第二组迹线，所述第一组迹线被配置为将所述第一命令和地址总线耦合到所述第一寄存器时钟驱动器，所述第二组迹线被配置为将所述第二命令和地址总线耦合到所述第二寄存器时钟驱动器。
8.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器是第一半导体装置，并且所述第二寄存器时钟驱动器是第二半导体装置。
9.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器和所述第一存储器包含在第一半导体封装中，并且所述第二寄存器时钟驱动器和所述第二存储器包含在第二半导体封装中。
10.根据权利要求9所述的设备，其中所述第一半导体封装包含第一多个堆叠存储器管芯，所述第一多个堆叠存储器管芯包含所述第一存储器，每个第一堆叠存储器管芯被配置为从所述第一寄存器时钟驱动器接收所述第一命令和地址信息，并且所述第二半导体封装包含第二多个堆叠存储器管芯，所述第二多个堆叠存储器管芯包含所述第二存储器，每个第二堆叠存储器管芯被配置为从所述第二寄存器时钟驱动器接收所述第二命令和地址信息。
11.一种存储器子系统，其包括：
印刷电路板，所述印刷电路板包含第一组迹线和第二组迹线，所述第一组迹线被配置为路由第一命令和地址总线，所述第二组迹线被配置为路由第二命令和地址总线，其中所述印刷电路板还包括时钟信号分离器电路，所述时钟信号分离器电路被配置为经由第一迹线接收时钟信号并将所述时钟信号同时路由到第二迹线和第三迹线；
第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置为经由所述第一组迹线接收来自所述第二迹线的所述时钟信号以及来自所述第一命令和地址总线的第一子信道命令和地址信息，其中所述第一寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第一子信道命令和地址信息提供给与第一组存储器耦合的第一内部命令和地址总线；以及
第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置为经由所述第二组迹线接收来自所述第三迹线的所述时钟信号以及来自所述第二命令和地址总线的第二子信道命令和地址信息，其中所述第二寄存器时钟驱动器被配置为响应于所述时钟信号而将所述第二子信道命令和地址信息提供给与第二组存储器耦合的第二内部命令和地址总线。
12.根据权利要求11所述的存储器子系统，其还包括：
所述第一组存储器，所述第一组存储器安装到所述印刷电路板并且被配置为响应于经由所述第一内部命令和地址总线接收的所述第一子信道命令和地址信息而执行存储器访问操作；以及
所述第二组存储器，所述第二组存储器安装到所述印刷电路板并且被配置为响应于经由所述第二内部命令和地址总线接收的所述第二子信道命令和地址信息而执行存储器访问操作。
13.根据权利要求11所述的存储器子系统，其中所述时钟信号分离器电路包含与所述第一迹线耦合的第一支路、与所述第二迹线耦合的第二支路以及与所述第一迹线耦合的第三支路，其中所述第一支路的阻抗不同于所述第二支路和所述第三支路的阻抗。
14.根据权利要求13所述的存储器子系统，其中所述第一支路的所述阻抗小于所述第二支路和所述第三支路的所述阻抗。
15.根据权利要求13所述的存储器子系统，其中所述第一支路的宽度不同于所述第二支路和所述第三支路的宽度。
16.根据权利要求11所述的存储器子系统，其中所述第一寄存器时钟驱动器包含在第一半导体装置中，并且所述第二寄存器时钟驱动器包含在第二半导体装置中。
17.一种方法，其包括：
在存储器子系统的时钟信号分离器电路处经由第一迹线接收时钟信号；
将所述时钟信号并行路由到第二迹线和第三迹线；
在所述存储器子系统的第一寄存器时钟驱动器处接收来自所述第二迹线的所述时钟信号和来自第一命令和地址总线的第一子信道命令和地址信息；
在所述存储器子系统的第二寄存器时钟驱动器处接收来自所述第二迹线的所述时钟信号和来自第二命令和地址总线的第二子信道命令和地址信息；以及
响应于所述时钟信号，经由所述第一寄存器时钟驱动器将所述第一命令和地址信息提供给第一内部命令和地址总线，并且经由所述第二寄存器时钟驱动器将所述第二命令和地址信息提供给第二内部命令和地址总线。
18.根据权利要求17所述的方法，其中将所述第一子信道命令和地址信息提供给所述第一内部命令和地址总线与将所述子信道命令和地址信息提供给所述第二内部命令和地址总线是同时进行的。
19.根据权利要求17所述的方法，其还包括：
在所述时钟信号分离器电路的第一支路处接收所述时钟信号，其中所述第一支路包含第一阻抗；以及
响应于经由所述第一支路进行接收而将所述时钟信号提供给所述时钟信号分离器电路的第二支路和第三支路，其中所述第二支路和所述第三支路中的每一个包含与所述第一阻抗不同的相应第二阻抗。
20.根据权利要求17所述的方法，其还包括：
响应于提供给所述第一内部命令和地址总线的所述第一子信道命令和地址信息，在所述存储器子系统的第一组存储器中的一个存储器处执行第一存储器访问操作；以及
响应于提供给所述第二内部命令和地址总线的所述第二子信道命令和地址信息，在所述存储器子系统的第二组存储器中的一个存储器处执行第二存储器访问操作。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11468931B2 (en) 2020-07-02 2022-10-11 Micron Technology, Inc. Memory subsystem register clock driver clock teeing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6466074B2 (en) * 2001-03-30 2002-10-15 Intel Corporation Low skew minimized clock splitter
US7492199B2 (en) * 2006-07-28 2009-02-17 International Business Machines Corporation Fully synchronous DLL with architected update window
US7915929B2 (en) * 2007-01-17 2011-03-29 International Business Machines Corporation High-speed leaf clock frequency-divider/splitter
CN109478177A (zh) * 2016-08-26 2019-03-15 英特尔公司 双数据率命令总线
CN110827874A (zh) * 2018-08-08 2020-02-21 美光科技公司 用于读取及写入存储器操作的时钟信号驱动器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140244889A1 (en) * 2013-02-27 2014-08-28 Wilocity Ltd. Pci-e reference clock passive splitter and method thereof
US11468931B2 (en) 2020-07-02 2022-10-11 Micron Technology, Inc. Memory subsystem register clock driver clock teeing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6466074B2 (en) * 2001-03-30 2002-10-15 Intel Corporation Low skew minimized clock splitter
US7492199B2 (en) * 2006-07-28 2009-02-17 International Business Machines Corporation Fully synchronous DLL with architected update window
US7915929B2 (en) * 2007-01-17 2011-03-29 International Business Machines Corporation High-speed leaf clock frequency-divider/splitter
CN109478177A (zh) * 2016-08-26 2019-03-15 英特尔公司 双数据率命令总线
CN110827874A (zh) * 2018-08-08 2020-02-21 美光科技公司 用于读取及写入存储器操作的时钟信号驱动器

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