CN110827874A - 用于读取及写入存储器操作的时钟信号驱动器 - Google Patents

用于读取及写入存储器操作的时钟信号驱动器 Download PDF

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Abstract

本发明涉及用于读取及写入存储器操作的时钟信号驱动器。描述用于存储器阵列读取及写入操作的驱动器。在一个方面中，存储器装置可包含输入/输出I/O电路，其有利于所述存储器装置的读取及写入操作。一个驱动器可产生用于命令电路的时钟信号以帮助所述写入操作的执行。另一驱动器可产生用于所述I/O电路的时钟信号以帮助所述读取操作的执行。

Description

用于读取及写入存储器操作的时钟信号驱动器
技术领域
本发明大体上涉及存储器装置及系统，且更特定来说，涉及用于读取及写入存储器操作的时钟信号驱动器。
背景技术
存储器装置广泛用于存储与各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似物)相关的信息。信息是通过对存储器单元的不同状态进行编程而被存储。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)及其它存储器装置。存储器装置可为易失性或非易失性的。改进存储器装置大体上可包含增加存储器单元密度、提高读取/写入速度或以其它方式减小操作延时、提高可靠性、增加数据保留、降低电力消耗或降低制造成本等。
发明内容
本发明的一方面涉及一种存储器装置，其包括：输入/输出(I/O)电路；命令输入电路；第一驱动器，其经配置以产生提供到所述命令输入电路的第一组时钟信号；及第二驱动器，其经配置以产生提供到所述I/O电路的第二组时钟信号。
在本发明的另一方面中，一种系统包括：存储器阵列；输入/输出(I/O)电路，其与将数据写入到所述存储器阵列中相关联；命令输入电路，其与从所述存储器阵列读取数据相关联；第一驱动器，其经配置以提供用于所述命令输入电路的时钟信号；第二驱动器，其经配置以提供用于所述I/O电路的时钟信号；及电路，其经配置以确定数据不是从所述存储器阵列读取，且经配置以基于数据不是从所述存储器阵列读取的所述确定而调整所述第二驱动器的操作以不再提供所述时钟信号。
在本发明的又另一方面中，一种方法包括：确定将执行与存储器相关的读取操作；基于将执行读取操作的所述确定而从第一驱动器提供用于与所述存储器相关的写入操作的第一相移时钟信号及从第二驱动器提供用于与所述存储器相关的读取操作的第二相移时钟信号；确定将不执行读取操作；基于将不执行读取操作的所述确定而停用所述第二驱动器，停用所述第二驱动器包含不切换所述第二相移时钟信号以不再提供所述第二相移时钟信号；及在不再提供所述第二相移时钟信号时从所述第一驱动器提供用于写入操作的所述第一相移时钟信号。
附图说明
图1是示意性地说明根据本技术的实施例的存储器装置的简化框图。
图2是说明根据本技术的实施例的用于存储器装置的内部时钟产生器电路的简化示意图。
图3是根据本技术的实施例的内部时钟产生器电路的时序图的实例。
图4是说明根据本技术的实施例的用于操作内部时钟产生器电路的方法的框图的实例。
具体实施方式
本发明中描述的部分材料包含用于使用单独时钟驱动器提供相移时钟信号以用于存储器装置中的读取及写入操作的装置及技术。举例来说，许多存储器装置(例如双倍数据速率(DDR)DRAM装置)包含在存储器装置中分别用于读取数据及存储数据的读取及写入(或写入及命令)操作的电路。可采用许多不同时钟信号允许存储器装置提供从存储器的高性能读取及高性能写入到存储器。
通常，使用单个驱动器来提供待用于写入及读取操作的四个相移时钟信号。举例来说，驱动器可驱动以下时钟信号：第一时钟信号(例如，在参考点处即0度相移的时钟信号)、相对于第一时钟信号90度相移的第二时钟信号、相对于第一时钟信号180度相移的第三时钟信号及相对于第一时钟信号270度相移的第四时钟信号。第一及第三时钟信号(即，0及180度相移时钟信号)用于写入(以及命令)操作。相比而言，全部四个时钟信号(即，0、90、180及270度相移时钟信号)都用于读取操作。
如本文揭示，单独时钟驱动器可经实施以产生用于写入及读取操作的单独相移时钟信号群组。举例来说，第一驱动器可用于产生或驱动0及180度相移时钟信号。也就是说，第一驱动器可提供两个相移时钟信号以结合写入操作使用，因为这两个相移时钟信号是仅有的用于写入操作的相移时钟信号。然而，第二驱动器可用于产生或驱动全部四个0、90、180及270度相移时钟信号以结合读取操作使用。
通过使两个单独驱动器提供用于写入及读取操作的相移时钟信号，可降低电力消耗。举例来说，如果不执行读取操作，那么可向第二驱动器提供输入信号使得四个相移时钟信号不切换。因此，只有提供两个相移时钟信号的第一驱动器可在操作，而非使单个驱动器驱动四个相移时钟信号，其中仅用于写入操作的两个相移时钟信号被存储器装置使用(如在先前方法中)。
更详细地，图1是示意性地说明根据本技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器单元阵列150以及与存储器单元阵列150介接的多种存储器相关电路。存储器单元阵列150可包含多个库(例如，图1的实例中的库0到7)，且每一库可包含多个字线(WL)、多个位线(BL)及布置在所述字线与所述位线的相交点处的多个存储器单元。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。
存储器装置100可采用多个外部端子，其包含命令及地址端子，其耦合到命令总线及地址总线以接收命令信号及地址信号C/A。时钟信号可被提供到CLK输入电路120。电力供应端子VDD1、VDD2、VSS、VDDQ、VSSQ可用于将电力供应提供到包含电压产生器170及输入/输出(I/O)电路160的存储器装置100的各种组件。数据端子DQ、数据相关端子DM、DQST及DQSB也可被提供到I/O电路160。
可从外部(例如，从其它电路，例如存储器控制器)向命令及地址端子供应地址信号及库地址信号。供应到地址端子的地址信号及库地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将部分经解码行地址信号(XADD)供应到行解码器140且将部分经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收库地址信号BADD(未描绘)且将库地址信号供应到行解码器140及列解码器145两者。
提供到命令/地址输入电路105的命令及地址端子可从存储器控制器被供应命令信号、地址信号及片选信号。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，其可包含读取命令及写入命令)。选择信号可用于选择存储器装置100以响应提供到命令及地址端子的命令及地址。当有源片选信号被提供到存储器装置100时，命令及地址可被解码且存储器操作可被执行。命令信号可经由命令/地址输入电路105被作为内部命令信号提供到命令解码器115。命令解码器115可包含用于对内部命令信号进行解码以产生用于执行存储器操作的各种内部信号及命令的电路，例如，用于选择字线的行命令信号及用于选择位线的列命令信号。内部命令信号还可包含输出及输入激活命令，例如时控命令。
当发出读取命令且及时向行地址及列地址供应所述读取命令时，读取数据可从通过这些行地址及列地址指定的存储器阵列150中的存储器单元读取。读取命令可由命令解码器115接收，命令解码器115可将内部命令提供到I/O电路160，使得读取数据可经由读取/写入放大器及输入/输出电路160从包含DQ及DM的数据端子输出。读取数据可在由可在存储器装置100中(例如，在模式寄存器(在图1中未展示)中)编程的读取延时信息RL定义的时间提供。读取延时信息RL可依据CK时钟信号的时钟循环定义。举例来说，读取延时信息RL可为当相关联的读取数据被提供时存储器装置100接收到读取命令之后的CK信号的多个时钟循环。
当发出写入命令且及时向行地址及列地址供应所述命令时，写入数据可根据时钟信号供应到数据端子DQ及DM。写入命令可由命令解码器115接收，命令解码器115可将内部命令提供到I/O电路160，使得写入数据可由I/O电路160中的数据接收器接收，且经由I/O电路160及读取/写入放大器供应到存储器阵列150。写入数据可被写入通过行地址及列地址指定的存储器单元中。写入数据可在通过写入延时WL信息定义的时间被提供到数据端子。写入延时WL信息可在存储器装置100中(例如，在模式寄存器(在图1中未展示)中)编程。写入延时信息WL可依据CK时钟信号的时钟循环定义。举例来说，写入延时信息WL可为当相关联的写入数据被接收时存储器装置100接收到写入命令之后的CK信号的多个时钟循环。
电力供应端子可被供应有电力供应电势VDD及VSS。这些电力供应电势VDD及VSS可被供应到内部电压产生器电路170。内部电压产生器电路170可基于电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI及类似电势。内部电势VPP可用于行解码器140中，内部电势VOD及VARY可用于包含于存储器阵列150中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
电力供应端子还可被供应有电力供应电势VDDQ。电力供应电势VDDQ可与电力供应电势VSSQ一起被供应到输入/输出电路160。在本技术的实施例中，电力供应电势VDDQ可为与电力供应电势VDD相同的电势。在本技术的另一实施例中，电力供应电势VDDQ可为与电力供应电势VDD不同的电势。然而，可对输入/输出电路160使用专用电力供应电势VDDQ，使得由输入/输出电路160产生的电力供应噪声不会传播到其它电路块。
时钟端子及数据时钟端子可被供应有外部时钟信号及互补外部时钟信号。外部时钟信号CK可被供应到时钟输入电路120。CK时钟信号可包含不同组互补信号。互补时钟信号可具有相反时钟电平且同时在相反时钟电平之间转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变成高时钟电平时，互补时钟信号从高时钟电平转变成低时钟电平，且当时钟信号从高时钟电平转变成低时钟电平时，互补时钟信号从低时钟电平转变成高时钟电平。
包含于时钟输入电路120中的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的CKE信号(在图1中未展示)启用时，输入缓冲器可接收CK时钟信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLKT及ICLKB。内部时钟信号ICLKT及ICKLB可被供应到内部时钟产生器130。内部时钟电路130可基于从命令/地址输入电路105接收到的内部时钟信号ICLKT、ICLKB及时钟启用信号CKE提供各种相位及频率受控内部时钟信号。
各种相位及频率受控内部时钟信号可由实施串行器/解串器(SERDES)175的收发器或命令/地址输入电路105用于存储器单元阵列150的高速读取及写入。SERDES 175可为额外I/O电路，其经配置以接收高速串行化数据且将所述数据解串(例如，使其并行化)且将所述数据提供到存储器单元阵列150。另外，可从存储器单元阵列150提供数据。为了提供数据，使用如本文所描述的一组相移时钟信号。
当数据被写入到存储器单元阵列150时，位线及字线经配置以允许基于数据的逻辑电平对电容器充电或放电。写入操作包含接收数据信号及数据选通信号DQST及DQSB，及接着将接收到的数据信号与数据选通信号解串。此包含使命令/地址输入电路105使用彼此相移180度的两个时钟，例如，0度相移的第一时钟(即，与其它时钟信号比较以确定相移的参考时钟信号)及相对于第一时钟信号180度相移的第二时钟信号。在图1中，此被描绘为提供0度及180度相移时钟信号且由内部时钟产生器130产生且被提供到命令/地址输入电路105的时钟信号180。
相比而言，为了读取存储于存储器单元阵列150中的数据，电容器的电荷经“感测”以确定指示经存储数据的逻辑电平。读取操作包含对SERDES 175使用分别相移90度的四个时钟，例如，0度相移的第一时钟(即，参考时钟信号)、与第一时钟信号相移90度的第二时钟信号、与第一时钟信号相移180度(且与第二时钟信号相移90度)的第三时钟信号及与第一时钟信号相移270度(且与第三时钟信号相移90度)的第四时钟信号。因为在读取操作中未提供DQST及DQSB，所以需要比写入操作更多的相移时钟信号。
图2是说明用于存储器装置的内部时钟产生器电路的简化示意图。在图2中，内部时钟电路产生器130包含时钟缓冲器205、计数器210、驱动器215及220以及实施单独驱动器以提供将用于命令操作的相移时钟信号的互连及逻辑门。也就是说，单独驱动器215及220分别可用于提供用于读取及命令操作的时钟信号。命令操作可包含执行写入操作。在本文，读取操作包含在SERDES 175中串行化数据。且，命令操作(例如)包含命令信号传送操作、命令信号的时序调整操作及命令信号的锁存控制操作。尽管图1经描绘使得仅命令/地址输入电路105接收两个相移时钟信号WCCLK0及WCCLK180，但接着的电路110、115、140及145可接收两个相移时钟信号。通过使单独驱动器215及220产生由读取及命令(包含执行写入操作的命令)操作使用的时钟信号，可降低电力消耗。举例来说，当不执行读取操作时，可防止四个时钟信号225a到d的切换以降低电力消耗。然而，由驱动器215提供的两个时钟信号220a及220b可仍经提供以启用命令操作。因此，仅可允许两个时钟信号220a及220b切换。如果使用了单个驱动器，那么单个驱动器将必须提供所有四个相移时钟信号，即使时钟信号中的两者未由写入命令操作使用。
举例来说，在图2中，驱动器215可提供呈0度相移的第一时钟信号220a及呈180度相移的第二时钟信号220b。也就是说，第二时钟信号220b可具有与第一时钟信号220a相同或类似但相移180度的工作循环(例如，在逻辑电平“1”下50％的周期)。此导致时钟信号220a与220b彼此相反。也就是说，当时钟信号220a是高时，那么时钟信号220b是低，且反之亦然。时钟信号220a及220b被描绘为图1中的时钟信号180。如图1中描绘，时钟信号180被提供到存储器相关电路(包含命令/地址输入电路105)以执行包含写入操作的命令。
在图2中，驱动器220提供全都处于相同或类似的工作循环(例如，也在50％)但全都处于不同相位的四个不同时钟信号225a、225b、225c及225d。举例来说，第一时钟信号225a可为0度相移，且第二时钟信号225b可相对于第一时钟信号225a成90度相移。如图3中稍后描绘及论述，此导致第二时钟信号225b在与第一时钟信号225a不同的时间切换逻辑电平(例如，从“0”逻辑电平升到“1”逻辑电平)。第三时钟信号225c可与第一时钟信号225a成180度相移，且第四时钟信号225c可与第一时钟信号225a成270度相移。如图3中描绘，全部这些时钟信号225a到d归因于相移在不同时间升及降到不同逻辑电平。时钟信号225a到b被描绘为图1中的时钟信号185。如图1中描绘，时钟信号185被提供到用于与存储器单元阵列150介接的其它存储器相关电路(例如SERDES 175)(而非命令/地址输入电路105)。如本文论述，SERDES 175接收四个不同时钟信号225a到d(或时钟信号185)以执行存储器单元阵列150的读取操作。
图2中的计数器210可为接收时钟信号CLKT 230a及CLKB 230b的异步计数器(例如纹波计数器)，时钟信号CLKT 230a及CLKB 230b可为具有相同工作循环但彼此相反的时钟信号。在其它实施方案中，计数器210的功能性可经由其它电路实施，但纹波计数器可允许电路尺寸减小。时钟缓冲器205接收CLKT 230a及CLKB 230b且将所述时钟信号提供到计数器210。如图2中描绘，反相器还可被放置于时钟缓冲器205与计数器210之间的互连之间。
计数器210可用作时钟分频器以提供输出时钟信号，所述输出时钟信号是输入时钟信号的一部分。举例来说，在图2中，计数器210可为以输入时钟信号CLKT 230a及CLKB230b的一半频率提供输出时钟信号的半分频器。在图2中，此导致分别从CLKT 230a及CLKB230b产生纹波输出T 255及纹波输出B 260。此也描绘于图3中，其中纹波输出T 255及纹波输出B 260分别处于T 235及B 240的一半频率。还如图2中描绘，T 245及B 250被提供到驱动器220。在图2中，T 245及B 250也被提供到驱动器220。T 245及B 250是与经由其它逻辑门提供到计数器210的T 235及B 240类似的信号。
根据本发明的一个方面，驱动器215及220可包含多个行驱动器。也就是说，图2中的驱动器215及220可表示用于提供各种时钟相移信号的驱动器“库”。
图2中的命令读取265是一信号，当解除断言(例如，在低逻辑电平“0”下)时，所述信号导致驱动器220防止全部时钟信号225a到d的切换。因此，在将执行读取操作时，命令读取265可经断言以导致时钟信号225a到d的切换。在不执行读取操作时，命令读取265可经解除断言以防止时钟信号225a到d的切换。因此，在无需读取操作时可容易地停用驱动器220，且因此，不需要产生或驱动时钟信号225a到d。相比而言，在驱动器220以前面提及的方式被取消激活以停止时钟信号225a到d的切换时，仍可允许用于命令操作(包含写入操作)的驱动器215切换。
图3是内部时钟产生器电路的时序图的实例。在图3中，提供0度相移信号(由驱动器220驱动)的时钟信号225a是基于T 235(或T 245)及纹波输出T 255。举例来说，在时间305处，T 235升到高逻辑电平，且纹波输出T 255在时间305前不久升到高逻辑电平。因为两个信号都是高，所以时钟信号225a通过驱动器220驱动到高逻辑电平。也就是说，驱动器220为0度相移信号的时钟信号225提供高逻辑电平。
提供180度相移信号(通过驱动器220)的时钟信号225c是基于T 235(或T 245)及纹波输出B 260。举例来说，在图3中，在时间315处，当T 235处于高逻辑电平且纹波输出B处于高逻辑电平时，那么提供180度相移信号的时钟信号225c被断言。
相比而言，提供90度相移信号的时钟信号225b及提供270度相移信号的时钟信号225d分别是基于B 240(或B 250)(而非T 235(或T 245))以及时钟信号225a及225c。举例来说，在B 240(或B 250)及提供0度相移时钟信号的时钟信号225a两者都被断言时，提供90度相移时钟信号的时钟信号225b被断言到高逻辑电平。在图3中，此在时间310处描绘，此时时钟信号225b被断言到高逻辑电平。
对于提供270度相移时钟信号的时钟信号225d，当时钟信号225c及B 240(或B250)两者都被断言时，那么时钟信号225被断言到高逻辑电平。此在图3中的时间320处描绘。
驱动器215提供分别类似于由驱动器220提供的时钟信号225a及225c的时钟信号220a及220b。也就是说，时钟信号220a是基于T 235及纹波输出T 255，且时钟信号220b是基于T 235及纹波输出B 260。
图4是说明用于操作内部时钟产生器电路的方法的框图的实例。在图4中，可确定将执行读取操作(405)。举例来说，存储器控制器可接收指示是否应读取数据、是否应写入数据或是否将执行另一命令的操作。可从第一驱动器提供相移时钟信号以用于命令操作及从第二驱动器提供相移时钟信号以用于读取操作(410)。举例来说，在图2中，驱动器215可将分别相移0度及180度的时钟信号220a及220b提供到图1中的命令/地址输入电路105以用于写入(或其它类型的命令)操作。另外，驱动器220可将相移0度、90度、180度及270度的时钟信号225a到d提供到图1中的SERDES 175。然后，可确定将不执行读取操作(415)。此导致停用第二驱动器(420)。举例来说，在图2中，命令读取265可经控制使得驱动器220不再切换其输出(即，时钟225a到d)。因此，从第一驱动器提供相移时钟信号(425)。举例来说，在图2中，在驱动器220不再驱动输出225a到d时，驱动器215仍提供或驱动、切换时钟信号220a及220b的信号。
应注意，上文描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两者或两者以上的实施例。另外，上文描述的电路描述可能的实施方案，且电路可经重新布置或以其它方式修改，且其它实施方案是可能的。
本文描述的信息及信号可使用多种不同技艺及技术中的任何者表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有多种位宽度。
本文论述的装置(包含存储器装置)可经形成在半导体衬底或裸片上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。
本文描述的功能可实施于由处理器、固件或其任何组合执行的硬件、软件中。其它实例及实施方案在本发明及所附权利要求书的范围内。实施功能的特征也可物理地定位在各个位置处，包含经分布使得功能的部分在不同物理位置处实施。
如本文(包含权利要求书中的内容)使用，项目列表(例如，由例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文使用，短语“基于”不应被解释为对一组封闭条件的引用。举例来说，被描述为“基于条件A”的示范性步骤可为基于条件A及条件B两者而不脱离本发明的范围。换句话来说，如本文使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。
从前文应了解本文已出于说明目的描述本发明的特定实施例，但可在不脱离本发明的范围的情况下进行各种修改。实情是，在前文描述中，论述众多特定细节以提供对本技术的实施例的透彻及可行描述。然而，相关领域的技术人员应认识到，可无需所述特定细节的一或多者来实践本发明。在其它例子中，未展示或未详细描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免模糊本技术的其它方面。一般来说，应理解，除了本文揭示的那些特定实施例外的各种其它装置、系统及方法可在本技术的范围内。

Claims (20)

1.一种存储器装置，其包括：
输入/输出I/O电路；
命令输入电路；
第一驱动器，其经配置以产生提供到所述命令输入电路的第一组时钟信号；及
第二驱动器，其经配置以产生提供到所述I/O电路的第二组时钟信号。
2.根据权利要求1所述的存储器装置，其中由所述第一驱动器产生的所述第一组时钟信号包含第一时钟信号及第二时钟信号，所述第二时钟信号相对于所述第一时钟信号相移。
3.根据权利要求2所述的存储器装置，其中由所述第二驱动器产生的所述第二组时钟信号包含第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号，所述第二组时钟信号的所述第一时钟信号及所述第三时钟信号具有第一相位差，所述第一组时钟信号的所述第一时钟信号及所述第二时钟信号也具有所述相位差。
4.根据权利要求1所述的存储器装置，其进一步包括：
控制器电路，其经配置以确定将不执行读取操作，且经配置以基于将不执行所述读取操作的所述确定停用所述第二驱动器。
5.根据权利要求4所述的存储器装置，其中所述第一驱动器在所述第二驱动器被停用时驱动所述第一组时钟信号。
6.根据权利要求1所述的存储器装置，其中所述I/O电路包含串行器-解串器SERDES。
7.根据权利要求1所述的存储器装置，其中所述第二组时钟信号包含比所述第一组时钟信号更多的时钟信号。
8.一种系统，其包括：
存储器阵列；
输入/输出I/O电路，其与将数据写入到所述存储器阵列中相关联；
命令输入电路，其与从所述存储器阵列读取数据相关联；
第一驱动器，其经配置以提供用于所述命令输入电路的时钟信号；
第二驱动器，其经配置以提供用于所述I/O电路的时钟信号；及
电路，其经配置以确定数据不是从所述存储器阵列读取，且经配置以基于数据不是从所述存储器阵列读取的所述确定而调整所述第二驱动器的操作以不再提供所述时钟信号。
9.根据权利要求8所述的系统，其中所述第二驱动器提供比所述第一驱动器更多的时钟信号。
10.根据权利要求8所述的系统，其中所述I/O电路包含收发器。
11.根据权利要求10所述的系统，其中所述收发器包含串行器-解串器SERDES。
12.根据权利要求8所述的系统，其中由所述第一驱动器产生的时钟信号包含第一时钟信号及第二时钟信号，所述第二时钟信号相对于所述第一时钟信号相移。
13.根据权利要求12所述的系统，其中由所述第二驱动器产生的所述时钟信号包含第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号，由所述第二驱动器提供的所述时钟信号的所述第一时钟信号及所述第三时钟信号具有第一相位差，由所述第一驱动器提供的所述第一时钟信号及所述第二时钟信号也具有所述相位差。
14.根据权利要求13所述的系统，其中由所述第二驱动器提供的所述第三时钟信号及所述第四时钟信号也具有所述相位差。
15.根据权利要求8所述的系统，其进一步包括：
分频器，其经配置以接收第一外部时钟信号及与所述第一外部时钟信号互补的第二外部时钟信号，且经配置以产生第一分频时钟信号及产生第二分频时钟信号，所述第一分频时钟信号是所述第一外部时钟信号的频率的一部分，第二分频时钟信号是所述第二外部时钟信号的所述频率的所述部分，且所述第一驱动器及所述第二驱动器两者都基于所述第一分频时钟信号及所述第二分频时钟信号提供所述时钟信号。
16.一种方法，其包括：
确定将执行与存储器相关的读取操作；
基于将执行读取操作的所述确定而从第一驱动器提供用于与所述存储器相关的写入操作的第一相移时钟信号及从第二驱动器提供用于与所述存储器相关的读取操作的第二相移时钟信号；
确定将不执行读取操作；
基于将不执行读取操作的所述确定而停用所述第二驱动器，停用所述第二驱动器包含不切换所述第二相移时钟信号以不再提供所述第二相移时钟信号；及
在不再提供所述第二相移时钟信号时从所述第一驱动器提供用于写入操作的所述第一相移时钟信号。
17.根据权利要求16所述的方法，其中所述第二相移时钟信号被提供到与所述存储器相关的输入/输出I/O电路。
18.根据权利要求17所述的方法，其中所述I/O电路包含串行器-解串器SERDES。
19.根据权利要求16所述的方法，其中由所述第一驱动器提供的所述第一相移时钟信号包含第一时钟信号及第二时钟信号，所述第二时钟信号相对于所述第一时钟信号相移。
20.根据权利要求19所述的方法，其中由所述第二驱动器提供的所述第二相移时钟信号包含第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号，所述第二相移时钟信号的所述第一时钟信号及所述第三时钟信号具有第一相位差，所述第一相移时钟信号的所述第一时钟信号及所述第二时钟信号也具有所述相位差。
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