CN103177757A - 用于高性能存储器装置的时钟及控制信号产生 - Google Patents

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Abstract

本发明描述用于在存储器装置中产生时钟及控制信号以实现读取及写入操作的良好性能的技术。在一种设计中，存储器装置内的时钟及控制信号产生器包括第一及第二时钟产生器、第一及第二控制信号产生器以及复位电路。所述第一时钟产生器产生用于读取及写入操作的第一时钟信号。所述第二时钟产生器产生用于写入操作的第二时钟信号。所述复位电路产生用于所述第一及第二时钟产生器的至少一个复位信号。所述复位信号可具有基于由于虚拟单元引起的负载而确定的时序。所述第一控制信号产生器基于所述第一时钟信号而产生用于读取及写入操作的控制信号。所述第二控制信号产生器基于所述第二时钟信号而产生用于写入操作的控制信号。

Description

用于高性能存储器装置的时钟及控制信号产生
分案声明
本案是发明名称为“用于高性能存储器装置的时钟及控制信号产生”，申请日为2008年5月31日，申请号为200880017450.4的专利申请的分案申请。
技术领域
本发明大体上涉及电子学，且更具体地说，涉及用于在存储器装置中产生时钟及控制信号的技术。
背景技术
存储器装置通常用于许多电子装置中，例如计算机、无线通信装置、个人数字助理(PDA)等。存储器装置通常包括许多行及列的存储器单元。每一存储器单元可存储数据值，其通常为二进制“0”或“1”。为了读取给定行及给定列中的存储器单元，激活所述行的字线，且存储器单元依据存储于存储器单元中的数据值而使所述列的位线充电或放电。读出放大器接着检测位线上的电压且基于所检测的电压而提供逻辑值。为了写入到给定行及给定列中的存储器单元，激活所述行的字线。数据输入驱动器接着依据待写入到存储器单元的数据值而将所述列的位线驱动为低或高。当前存储于存储器单元中的数据值由位线上的值盖写。
对于读取操作，读出放大器应尽早接通且接通持续最小量的时间以便实现高操作速度及低功率消耗。可在已使位线充分充电或放电之后激活读出放大器，使得能可靠地检测存储于存储器单元中的数据值。此充电/放电时间取决于存储器单元中的晶体管的特性及寄生效应，所述两者可由于集成电路(IC)工艺、电源电压及温度的变化而广泛地变化。对于写入操作，数据输入驱动器应接通持续与将数据值写入到存储器单元中所需要的一样长的时间。写入到存储器单元所需要的时间量取决于晶体管特性及寄生效应。
因此，在此项技术中需要用以产生用于读取及写入操作的时钟及控制信号以使得可在存在IC工艺、电压及温度(PVT)变化的情况下实现高操作速度的技术。
发明内容
本文描述用于在存储器装置中产生时钟及控制信号以实现读取及写入操作的良好性能的技术。在一种设计中，存储器装置包括存储器阵列、时钟及控制信号产生器及其它电路块。所述存储器阵列包括用于存储数据的存储器单元及用以模仿存储器单元的某些特性(例如，负载)的虚拟单元。所述时钟及控制信号产生器产生用于将数据写入到存储器单元以及从存储器单元读取数据的时钟及控制信号。
在一种设计中，时钟及控制信号产生器包括第一及第二时钟产生器、第一及第二控制信号产生器以及复位电路。第一时钟产生器产生用于读取及写入操作的第一时钟信号。第二时钟产生器产生用于写入操作的第二时钟信号且可针对读取操作而被停用。可产生具有相等延迟的第一及第二时钟信号以实现对存储器装置的高速读取及写入。复位电路产生用于第一及第二时钟产生器的至少一个复位信号。复位信号可具有基于一列虚拟单元的位线及/或一行虚拟单元的字线上的负载而确定的时序。复位信号还可具有用于读取及写入操作的不同延迟以实现用于读取与写入操作两者的良好时序容限。
第一控制信号产生器基于第一时钟信号而产生用于读取及写入操作的字线控制时钟(RCLK)信号及地址锁存器启用(ALE)信号以及用于读取操作的读出放大器启用(SEN)信号。第二控制信号产生器基于第二时钟信号而产生用于写入操作的数据输入驱动器时钟(WCLK)信号及数据锁存器启用(DLE)信号。可分别基于第一及第二时钟信号而产生具有相等延迟的RCLK及WCLK信号。(例如)在不使用单触发电路的情况下，可产生具有相等延迟及可能相等脉冲宽度的ALE及DLE信号。可基于第一时钟信号及用于第一时钟产生器的复位信号而产生ALE信号。可基于第二时钟信号及用于第二时钟产生器的复位信号而产生DLE信号。
下文进一步详细描述本发明的各种方面及特征。
附图说明
图1展示存储器装置的框图。
图2展示图1中的存储器装置内的存储器阵列、时钟及控制信号产生器及输入/输出(I/O)电路的示意图。
图3展示具有两个时钟产生器及两个控制信号产生器的时钟及控制信号产生器的示意图。
图4展示图3中的一个时钟产生器的时序图。
图5展示用于读取及写入操作的各种控制信号。
图6展示具有一个时钟产生器及两个控制信号产生器的另一时钟及控制信号产生器的示意图。
图7展示具有可配置的驱动强度的驱动器的示意图。
图8展示可编程延迟电路的示意图。
图9展示用于产生时钟及控制信号的过程。
图10展示无线通信装置的框图。
具体实施方式
本文描述具有良好读取及写入性能的存储器装置。所述存储器装置可用于随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、视频RAM(VRAM)、同步图形RAM(SGRAM)、只读存储器(ROM)、快闪存储器等。存储器装置可为独立装置或可嵌入在其它装置(例如，处理器)内。
图1展示具有良好读取及写入性能的存储器装置100的设计的框图。存储器装置100包括地址锁存器110、地址解码器及字线驱动器120、存储器阵列150、时钟及控制信号产生器160及I/O电路170。
存储器阵列150包括M行及N列存储器单元152且进一步包括一行及一列虚拟单元154。一般来说，M及N可各自为任何值。存储器单元为可存储数据值且可用各种电路设计来实施的电路。虚拟单元为可存储已知值且/或以特定方式连接以实现所要负载效应的电路。虚拟单元可用与存储器单元相同或类似的电路设计来实施。经由M个字线WL1到WLM选择所述M行存储器单元。所述行虚拟单元耦合到虚拟字线DWL。所述N列存储器单元耦合到N个差分位线BL1及BL1b到BLN及BLNb。所述列虚拟单元耦合到自定时位线STBL。
地址锁存器110接收待被存取的存储器单元或存储器单元块的地址且锁存所述地址。地址解码器120接收所锁存的地址且可基于所接收的地址而产生行地址。地址解码器120可接着对行地址执行预解码且提供经预解码的信号，所述信号指示用以激活或断言的特定字线。字线驱动器120接收经预解码的信号且驱动由经预解码的信号指示的特定字线，使得可存取所要行的存储器单元。
I/O电路170包括用于从存储器单元读取数据以及将数据写入到存储器单元的各种电路。举例来说，I/O电路170包括用于每一差分位线的读出放大器及数据输出缓冲器以用于从耦合到所述位线的存储器单元读取数据。I/O电路170进一步包括用于每一差分位线的数据锁存器及数据输入驱动器以用于将数据写入到耦合到所述位线的存储器单元。
时钟及控制信号产生器160接收外部时钟信号CLK且还耦合到自定时位线STBL及虚拟字线DWL。产生器160产生用以控制存储器装置100的操作的时钟及控制信号，例如用于读取及写入操作的时钟及控制信号。如下文所描述，时钟及控制信号具有由所述列及行虚拟单元确定的时序。产生器160可产生以下时钟及控制信号：
●RCLK-用于读取及写入操作的字线控制的内部时钟，
●ALE-用于读取及写入操作的地址锁存器启用信号，
●SEN-仅用于读取操作的读出放大器启用信号，
●Precharge-用于读取及写入操作的位线预充电信号，
●DLE-仅用于写入操作的数据锁存器启用信号，及
●WCLK-仅用于写入操作的数据输入驱动器时钟。
下文进一步详细描述图1中的时钟及控制信号及一些电路块。
图2展示图1中的存储器阵列150及I/O电路170的设计的示意图。为了清楚起见，在图2中仅展示存储器阵列150中的一个存储器单元152及一个虚拟单元154。此外，在图2中仅展示虚拟字线DWL，但未展示耦合到此字线的虚拟单元。同样为了清楚起见，在图2中仅展示用于一个位线的读取/写入电路。
在图2中所示的设计中，存储器单元152包括一对交叉耦合的反相器210a及210b以及一对通过晶体管212a及212b。如此项技术中已知的，每一反相器210可由P沟道场效应晶体管(P-FET)及N沟道场效应晶体管(N-FET)形成。反相器210a使其输入耦合到节点A且其输出耦合到节点B。反相器210b使其输入耦合到节点B且其输出耦合到节点A。每一通过晶体管212用N-FET来实施。N-FET212a使其漏极耦合到节点A，其栅极耦合到字线WLm，且其源极耦合到位线BLx，其中m∈{1,...,M}且x∈{1,...,N}。N-FET212b使其漏极耦合到节点B，其栅极耦合到字线WLm，且其源极耦合到互补位线BLxb。
反相器210a及210b经由正反馈存储数据值。如果存储器单元152存储逻辑高(“1”)，则节点A处于逻辑高且节点B处于逻辑低。如果存储器单元152存储逻辑低(“0”)，则节点A处于逻辑低且节点B处于逻辑高。对于存储器读取，线BLx及BLxb最初由预充电电路230预充电到逻辑高，接着字线WLm被断言为逻辑高，且N-FET212a及212b被接通。如果存储器单元152存储逻辑高，则位线BLx经由N-FET212a由反相器210b充电，且互补位线BLxb经由N-FET212b由反相器210a放电。如果存储器单元152存储逻辑低，则相反情况成立。读出放大器226检测线BLx与BLxb之间的电压差以确定存储于存储器单元152中的数据值。
对于存储器写入，线BLx及BLxb最初由预充电电路230预充电到逻辑高，接着字线WLm被断言为逻辑高，且N-FET212a及212b被接通。为了将逻辑高(“1”)写入到存储器单元152，位线BLx被驱动到高且经由N-FET212a迫使节点A为逻辑高，且互补位线BLxb被驱动为低且经由N-FET212b迫使节点B为逻辑低。当将逻辑低写入到存储器单元152时，以上相反情况成立。
在图2中所示的设计中，虚拟单元154包括反相器214a及214b以及N-FET216a及216b，其如上文针对存储器单元152中的反相器210a及210b以及N-FET212a及212b描述而耦合，但具有以下差异。N-FET216a使其栅极耦合到电路接地且其源极耦合到自定时位线STBL。N-FET216b使其漏极耦合到电源电压Vdd。在此设计中，N-FET216a始终被断开，节点A'处于逻辑低，且节点B'处于逻辑高。
存储器阵列150中的虚拟单元154可用与常规存储器单元152相同的结构及尺寸来实施。所述列虚拟单元154的自定时位线STBL可接着具有与N个位线BL1到BLN中的每一者相同的负载。所述行虚拟单元154的虚拟字线DWL还可具有与M个字线WL1到WLM中的每一者相同的负载。用于读取及写入操作的时钟及控制信号可用自定时位线STBL及虚拟字线DWL产生且可接着跟踪存储器单元152的时序。
在图2中所示的设计中，对于每一位线，I/O电路170包括数据锁存器220、数据输入驱动器222a及222b、读取/写入多路复用器(Mux)224、读出放大器226及输出数据(Dout)缓冲器228。多路复用器224将线BLx及BLxb耦合到驱动器222a及222b以用于写入操作且耦合到读出放大器226以用于读取操作。对于写入操作，锁存器220基于DLE信号而接收并锁存输入数据值Dinx。当由WCLK信号启用时，数据输入驱动器222a及222b分别接收所锁存的数据值并驱动线BLx及BLxb。对于读取操作，读出放大器226放大线BLx与BLxb之间的电压差，在由SEN信号启用时检测经放大的电压的逻辑值(例如，逻辑低或高)，并提供所检测的逻辑值。缓冲器228缓冲读出放大器226的输出且提供输出数据值Doutx。预充电电路230产生在每一读取及写入操作之前将线BLx及BLxb预充电到逻辑高的信号。
产生器160使用虚拟单元154以产生用于读取及写入操作的时钟及控制信号。在图2中所示的设计中，产生器160产生用于每一读取及写入操作的内部时钟(DCLK)信号上的窗口/脉冲。DCLK信号上的窗口的宽度由虚拟单元154确定且还可经由可编程装置加以调整以实现读取与写入操作两者的良好时序容限。如下文所描述，产生具有由DCLK信号确定的时序的各种时钟及控制信号。
图2还展示时钟及控制信号产生器160a，其为图1中的时钟及控制信号产生器160的一种设计。在此设计中，产生器160a包括时钟产生器250及260、控制信号产生器252及262、复位电路270以及由NAND门254构成的通电复位电路。时钟产生器250操作以用于读取与写入操作两者且产生RCLKb信号。时钟产生器260操作以仅用于写入操作且产生WCLKb信号。控制信号产生器252接收RCLKb信号且产生用以启用M个字线WL1到WLM的RCLK信号、用于地址锁存器110的ALE信号、用于读出放大器226的SEN信号及用于预充电电路230的预充电信号。控制信号产生器262接收WCLKb信号且产生用于数据输入驱动器222a及222b的WCLK时钟及用于数据输入锁存器220的DLE信号。可如下文所描述而实施时钟产生器250及260以及控制信号产生器252及262。
NAND门254分别从时钟产生器250及260接收RCLKb及WCLKb信号，且将DCLK信号提供到复位电路270及虚拟字线DWL。DCLK信号观测到与正常字线上的负载类似的负载。在复位电路270内，反相驱动器272接收DCLK信号且驱动自定时位线STBL。驱动器272具有可经设定以产生DCLK信号上的所要窗口宽度的可配置驱动强度。检测器/可编程延迟电路274检测自定时位线上的STBL信号且分别产生用于时钟产生器250及260的Reset_R及Reset_W信号。电路274还可为Reset_R及Reset_W信号提供可编程延迟，其可用以获得DCLK信号上的较长窗口。
图3展示图2中的时钟产生器250及260以及控制信号产生器252及262的设计的示意图。时钟产生器250接收CLK信号、芯片选择(CS)信号及Reset_R信号且产生用于读取与写入操作两者的RCLKb信号。CS信号在存储器装置100被启用时处于逻辑高，否则处于逻辑低。时钟产生器260接收CLK信号、CS信号、写入启用(WE)信号及Reset_W信号且产生用于写入操作的WCLKb信号。
在时钟产生器250内，缓冲器312a接收CLK信号且提供经延迟的CLK信号。缓冲器312a可用串联耦合的两个或两个以上反相器来实施。反相器316接收CS信号且提供CSb信号。NOR门314a在两个输入处接收经延迟的CLK信号及CSb信号且在存储器装置100被启用时提供CLK信号的经反相及延迟版本。以堆叠配置方式耦合N-FET320a及322a以及P-FET324a。N-FET320a使其源极耦合到电路接地，其栅极耦合到NOR门314a的输出，且其漏极耦合到N-FET322a的源极。N-FET322a使其栅极接收CLK信号，且其漏极耦合到P-FET324a的漏极并提供RCLKb信号。P-FET324a使其栅极从复位电路270接收Reset_R信号且其源极耦合到电源。反相器326a及328a串联耦合，其中反相器326a的输入接收RCLKb信号，反相器328a的输入耦合到反相器326a的输出，且反相器328a的输出耦合到反相器326a的输入。
在控制信号产生器252内，反相器330接收RCLKb信号且提供RCLK信号。NAND门332在两个输入处接收RCLKb信号及Reset_R信号且提供ALE信号。SEN产生器334接收RCLK信号且产生用于读出放大器226的SEN信号。预充电产生器336还接收RCLK信号且产生用于预充电电路230的预充电信号。
在时钟产生器260内，NAND门318接收CS信号及WE信号且提供WEb信号，所述WEb信号针对写入操作而处于逻辑低，否则处于逻辑高。反相器319接收WEb信号且提供WEd信号。缓冲器312b、NOR门314b、N-FET320b及322b、P-FET324b以及反相器326b及328b分别以与在时钟产生器250内的缓冲器312a、NOR门314a、N-FET320a及322a、P-FET324a以及反相器326a及328a相同的方式耦合，但具有以下差异。NOR门314b从缓冲器312b接收经延迟的CLK信号且从NAND门318接收WEb信号。P-FET324b在其栅极处接收Reset_W信号且在其漏极处提供WCLKb信号。
在控制信号产生器262内，反相器340接收WCLKb信号且提供WCLK信号。NAND门342在两个输入处接收WCLKb信号及Reset_W信号且提供DLE信号。
在检测器/可编程延迟电路274内，反相器372接收STBL信号且提供经反相的STBL信号。延迟单元374接收反相器372的输出且提供复位信号。反相器376接收复位信号且为时钟产生器250提供Reset_R信号。NAND门378从NAND门318接收复位信号及WEb信号且为时钟产生器260提供Reset_W信号。
图4展示说明图3中的时钟产生器250的操作的时序图。CS信号处于逻辑高以启用存储器装置100，Reset_R信号最初处于逻辑高，且WCLKb信号处于逻辑高。在时间T1之前，CLK信号处于逻辑低，N-FET320a被接通，且N-FET322a被断开。CLK信号在时间T1处从逻辑低转变到逻辑高。在时间T2处，N-FET322a接着被接通且将RCLKb信号拉到逻辑低，其接着致使DCLK信号在时间T3处转变到逻辑高。CLK信号上的上升沿因此产生DCLK信号上的上升沿。N-FET320a在时间T1之后由CLK信号上的逻辑高断开持续短暂延迟，且反相器326a及328a充当维持RCLKb信号的逻辑低的保持器电路。
在读取或写入操作之前将自定时位线STBL最初预充电到逻辑高。由于因虚拟字线DWL引起的负载而比其它控制信号缓慢上升的DCLK信号上的上升沿激活用虚拟单元154实施的自定时延迟跟踪机制。反相驱动器272在接收到DCLK信号上的上升沿后将自定时位线STBL朝向逻辑低驱动。下拉自定时位线STBL的速度/速率由此位线上的负载以及驱动器272的驱动强度来确定，所述负载及驱动强度可如下文所述进行变化以实现所要的读取及写入时序容限。自定时位线具有由于所述列虚拟单元154引起的负载且模仿由于一列存储器单元152引起的常规位线BLx上的负载。电路274检测何时自定时位线越过低于时间T4处的第一阈值电压VT1且在时间T5处产生Reset_R信号上的下降沿。如下文所描述，电路274可进一步使Reset_R信号上的下降沿延迟达可编程量。在时间T6处，P-FET324a由Reset_R信号上的逻辑低接通且将RCLKb信号拉到逻辑高，其接着致使DCLK信号在时间T7处转变到逻辑低。Reset_R信号上的下降沿因此产生DCLK信号上的下降沿。
反相驱动器272在接收到DCLK信号上的下降沿后将自定时位线STBL朝向逻辑高驱动。反相驱动器272使用相对弱的下拉晶体管以缓慢速率下拉自定时位线，所述下拉晶体管模仿存储器单元152中的最坏条件的晶体管。反相驱动器272用相对强的上拉晶体管以较快速率上拉自定时位线。电路274检测何时自定时位线越过高于时间T8处的第二阈值电压VT2且在时间T9处产生Reset_R信号上的上升沿。可通过控制反相驱动器272的驱动强度且/或通过选择电路274中的适当延迟量而使DCLK信号的脉冲宽度改变以实现读取与写入操作两者的良好时序容限。
返回参看图3，在由WE信号启用时，时钟产生器260以与时钟产生器250类似的方式操作。当WE信号处于逻辑高以用于写入操作时，WEb信号处于逻辑低，NOR门314b的输出取决于来自缓冲器312b的经延迟的CLK信号，且时钟产生器260为操作的。WEb信号上的逻辑低还引起WEd信号上的逻辑高，其允许NAND门378将复位信号的经反相版本提供为Reset_W信号。相反，当WE信号处于逻辑低以用于读取操作时，WEb信号处于逻辑高，NOR门314b的输出维持于逻辑低，N-FET320b被断开，且时钟产生器260被停用。WEb信号上的逻辑高还引起WEd信号上的逻辑低，其引起NAND门378的输出保持于逻辑高。在写入操作中，NAND门378充当用于来自延迟单元374的复位信号的反相器。在读取操作中，Reset_W信号保持于逻辑高，WCLKb信号还保持于逻辑高，且DLE信号保持于逻辑低。
NAND门254基于RCLKb及WCLKb信号而产生DCLK信号。当时钟产生器260被启用时，DCLK信号上的上升沿由RCLKb及WCLKb信号上的较早下降沿确定，且DCLK信号上的下降沿由RCLKb及WCLKb信号上的较后上升沿确定。时钟产生器250及260可经匹配以使得WCLKb信号紧密匹配RCLKb信号。当时钟产生器260被停用时，WCLKb信号处于逻辑高，且DCLK信号由RCLKb信号单独确定。
通电复位是存储器设计中的重要问题。在被通电之后，时钟产生器250及260应复位到非活动/停用模式。NAND门254确保RCLKb及WCLKb信号均复位到逻辑高且保持于逻辑高，直到CLK信号上的下一沿到达为止。如果RCLKb或WCLKb信号在逻辑低处唤醒，则DCLK信号将处于逻辑高，反相驱动器272将把STBL信号拉到逻辑低，且Reset_R及Reset_W信号将转变到逻辑低且将RCLKb及WCLKb信号两者复位到逻辑高。NAND门254因此确保在通电之后或在地址越界时，RCLKb及WCLKb信号自动复位到逻辑高。此自动复位可避免内部时钟在通电时保持于活动模式且引起泄漏电流或存储器功能故障的情形。
图5展示说明产生用于读取及写入操作的各种时钟及控制信号的时序图。为了简明起见，时钟产生器250及260被假定为匹配的，RCLKb及WCLKb信号为匹配的，且Reset_R及Reset_W信号也为匹配的。如上文针对图4所描述产生RCLKb、DCLK、STBL及Reset_R信号。
NAND门332基于RCLKb及Reset_R信号而产生ALE信号。ALE信号具有由RCLKb信号上的低脉冲以及Reset_R信号上的低脉冲确定的脉冲宽度。ALE信号由图1中的地址锁存器110使用以锁存地址。
反相器330产生RCLK信号，其为RCLKb信号的经延迟及反相版本。RCLK信号可用以针对选定行的存储器单元断言字线WLm。字线WLm的活动持续时间可由RCLK信号上的窗口来确定(例如，被设定为等于RCLK信号上的窗口)。举例来说，字线WLm可由RCLK信号上的上升沿断言且由RCLK信号上的下降沿解除断言。如图2中所示，字线WLm接通存储器单元152中的N-FET212a及212b。对于读取操作，字线WLm的活动持续时间确定存储器单元152可使线BLx及BLxb放电的时间量。对于写入操作，字线WLm的活动持续时间确定允许将数据写入到存储器单元152的时间量。如下文所描述，针对读取及写入操作可断言字线WLm持续不同持续时间。
对于读取操作，SEN产生器334基于RCLK信号上的下降沿而产生SEN信号上的脉冲。此脉冲可用以启用图2中的读出放大器226以检测线BLx与BLxb之间的电压差。
对于写入操作，启用时钟产生器260，且以与RCLKb信号相同的方式产生WCLKb信号。反相器340产生WCLK信号，其为WCLKb信号的经延迟及反相版本。WCLK信号用以启用图2中的数据输入驱动器222a及222b。NAND门342基于WCLKb及Reset_W信号而产生DLE信号。ALE信号具有由WCLKb信号上的低脉冲以及Reset_W信号上的低脉冲确定的脉冲宽度。DLE信号具有与ALE信号类似的时序且由图2中的数据锁存器220使用以锁存输入数据。
图2中的预充电电路230产生在每一读取及写入操作之前将线BLx及BLxb预充电到逻辑高的预充电信号。在线BLx及BLxb在存储器读取期间由选定存储器单元驱动或在存储器写入期间由数据输入缓冲器222a及222b驱动时，预充电信号被停用。预充电信号可基于RCLK信号而产生且可具有由RCLK信号上的那些沿确定的上升及下降沿。
图2及图3中所示的具有两个时钟产生器的设计可提供各种优势。首先，所述设计具有从外部CLK信号到内部RCLK及WCLK信号的小延迟且可用于以快速时钟速度以及狭窄设置及保持时间窗口操作的高性能存储器装置。从CLK信号到RCLK信号的延迟为两个门-一个门用于N-FET320a及322a以及P-FET324a且另一个门用于反相器330。从CLK信号到WCLK信号的延迟也为两个门-一个门用于N-FET320b及322b以及P-FET324b且另一个门用于反相器340。RCLK及WCLK信号的小延迟支持快速读取及写入操作。其次，可在读取操作期间停用时钟产生器260以减少功率消耗。WCLK及ALE信号仅用于写入操作，且可在写入操作期间启用时钟产生器260以产生这些信号。
图6展示时钟及控制信号产生器160b的示意图，所述时钟及控制信号产生器160b为图1中的时钟及控制信号产生器160的另一设计。产生器160b包括如图3中所示而耦合的时钟产生器250及控制信号产生器252。产生器160b进一步包括用于写入操作的控制信号产生器630。控制信号产生器630包括NAND门638及642以及反相器640。NAND门638在两个输入处接收RCLK信号及WE信号且提供WCLKc信号，其仅针对写入操作而被启用。反相器640接收WCLKc信号且提供WCLK信号。NAND门642在两个输入处接收WCLKc信号及Reset_R信号且提供DLE信号。反相器654接收RCLKb信号且为驱动器272提供DCLK信号。反相器654替代图2及图3中的NAND门254。
在图6中所示的设计中，仅在写入操作期间基于RCLK信号而产生WCLKc信号。WCLKc信号接着用于以与图3中所示相同的方式产生WCLK及DLE信号。与图3中所示的设计相比，图6中的WCLK信号通过NAND门638及反相器640而观测到两个额外门延迟，且DLE信号也通过NAND门638及642而观测到两个额外门延迟。在图2及图3中所示的设计中通过使用两个时钟产生器且通过在CLK信号之前在NAND门318处而不是在CLK信号之后在NAND门638处施加WE信号来避免WCLK及DLE信号的所述两个额外门延迟。
图7展示图2、图3及图6中的反相驱动器272的设计的示意图。在反相驱动器272内，反相器710接收DCLK信号且驱动自定时位线STBL。对反相器710的下拉由N-FET712a到712l提供。每一N-FET712使其漏极耦合到反相器710的下拉节点Y且其源极耦合到电路接地。反相器714接收互补读取(READb)信号且驱动N-FET712l的栅极。N-FET712a到712k的栅极分别接收K个加速器控制信号C1到CK，其中K可为任何整数值，例如，K=16。
可接通每一N-FET712以为反相器710提供更多下拉，其接着将增加反相器710的驱动强度且因此缩短DCLK信号上的窗口。针对每一读取操作而接通N-FET712l。针对每一读取操作还可接通N-FET712a到712k当中的足够数目的N-FET，如由加速器设定所确定，以获得所要的读取时序容限。可针对每一写入操作而断开N-FET712l，其接着将引起反相器710的较小驱动强度及DCLK信号上的较宽脉冲。N-FET712l可经设计以为写入操作提供适合量的额外时间(例如，200微微秒)以实现所要的写入时序容限。
图8展示图2、图3及图6中的电路274的设计的示意图。在此设计中，电路274包括接收自定时位线上的模拟STBL信号且提供对应数字信号的反相器372。反相器372检测何时STBL信号越过低于VT1阈值且在其输出处提供下降沿，如图4中所示。反相器372还检测何时STBL信号超过VT2阈值且在其输出处提供上升沿，同样如图4中所示。
将反相器372的输出提供到由串联耦合的反相器812a到812p以及反相器814a到814q形成的可编程延迟单元374。反相器812a接收反相器372的输出，且反相器812p及814q将其输出提供到多路复用器816。多路复用器816将反相器812p或814q的输出提供到多路复用器818。多路复用器818将反相器372或多路复用器816的输出提供作为复位信号。
在图8中所示的设计中，可针对复位信号选择三个不同延迟。通过经由多路复用器818将反相器372的输出提供作为复位信号而获得最短延迟。通过经由反相器812a到812p以及多路复用器816及818将反相器372的输出提供作为复位信号而获得中等延迟。通过经由反相器812a到812p、反相器814a到814q以及多路复用器816及818将反相器372的输出提供作为复位信号而获得最长延迟。当选择反相驱动器272中的最小数目的N-FET712不提供DCLK信号上的足够长窗口时，可编程延迟可用以扩展DCLK信号上的窗口。
本文所描述的技术可用以防止由于PVT引起的时序变化。所述技术可用以在PVT变化的情况下获得所要读取及写入时序容限且可用于各种存储器配置以便实现良好性能及高良率。可用自定时跟踪方案(其可跟踪存储器单元延迟)及可编程加速器及/或延迟(其可提供所要量的时序容限)来获得所要时序容限。
在图2、图3及图6中所示的设计中，基于其它控制信号用少数门来方便地产生ALE及DLE信号。为了确保适当的读取及写入操作，地址锁存器110及数据锁存器220应保持关闭直到完成整个读取或写入循环为止。因此，应扩展ALE及DLE信号的脉冲宽度以覆盖字线WLm的脉冲宽度。单触发电路可用以扩展ALE及DLE信号的脉冲宽度。单触发电路为输入信号的每一上升沿产生固定持续时间的脉冲，其中固定脉冲持续时间由单触发电路内的延迟电路确定。用于ALE及DLE信号的单触发电路可能需要延迟电路中的大量反相器以便获得对于所有存储器配置及PVT变化来说足够长的脉冲宽度。通过图2、图3及图6中所示的设计，来自自定时位线的Reset_R及Reset_W信号有效地用以扩展ALE及DLE信号的脉冲宽度以覆盖整个写入或读取操作(包括字线WLm的脉冲宽度)。对于所有存储器配置及PVT条件来说，这确保地址锁存器110及数据锁存器220将不被打开直到完成整个读取或写入循环为止。与使用单触发电路的设计相比，图2、图3及图6中的设计可因此使用较少门及较小IC裸片面积而产生ALE及DLE信号。
图9展示用于在存储器装置中产生时钟及控制信号的过程900的设计。第一时钟信号可用第一时钟产生器产生且用于读取及写入操作(框912)。第二时钟信号可用第二时钟产生器产生且用于写入操作(框914)。每一时钟信号可具有基于外部时钟信号(例如，CLK信号)而产生的前沿及基于复位信号(例如，Reset_R或Reset_W信号)而产生的后沿。每一时钟信号的逻辑电平可在前沿与后沿之间的时间期间由保持器电路维持。可产生具有相等延迟的第一及第二时钟信号。第二时钟信号可针对读取操作而被停用，例如通过停用第二时钟产生器来实现。在通电时还可用通电复位电路(例如，NAND门254)将第一及第二时钟信号复位到已知逻辑电平。
可用复位电路为第一及第二时钟产生器产生至少一个复位信号(框916)。存储器装置可具有包含存储器单元及虚拟单元的存储器阵列。复位信号可具有基于一列虚拟单元的位线上的负载及/或一行虚拟单元的字线上的负载而确定的时序。复位信号可具有用于读取操作的第一延迟及用于写入操作的第二延迟。可用具有可配置驱动强度的驱动器及/或具有可编程延迟的延迟单元获得用于读取及写入操作的不同延迟。
可由第一控制信号产生器基于第一时钟信号而产生用于读取及写入操作的字线控制时钟(RCLK)信号及ALE信号以及用于读取操作的SEN信号(框918)。可由第二控制信号产生器基于第二时钟信号而产生用于写入操作的数据输入驱动器时钟(WCLK)信号及DLE信号(框920)。可分别基于第一及第二时钟信号而产生具有相等延迟的RCLK及WCLK信号。(例如)在不使用单触发电路的情况下，可产生具有相等延迟及可能相等脉冲宽度的ALE及DLE信号。可基于第一时钟信号及用于第一时钟产生器的复位信号而产生ALE信号。可基于第二时钟信号及用于第二时钟产生器的复位信号而产生DLE信号。
本文所描述的存储器装置可用于各种应用，例如无线通信、计算、网络连接、个人电子器件等。存储器装置可实施为独立装置或嵌入在处理器、数字信号处理器(DSP)、精简指令集计算机(RISC)处理器、高级RISC机器(ARM)处理器、图形处理器、图形处理单元(GPU)、控制器、微处理器等内。下文描述用于无线通信装置的存储器装置的示范性用途。
图10展示无线通信系统中的无线装置1000的框图。无线装置1000可为蜂窝式电话、终端、手持机、PDA、无线调制解调器等。无线通信系统可为码分多址(CDMA)系统、全球移动通信系统(GSM)系统或某种其它系统。
无线装置1000能够提供经由接收路径及发射路径的双向通信。在接收路径上，由基站发射的信号由天线1012接收且提供到接收器(RCVR)1014。接收器1014调节并数字化所接收的信号且将样本提供到数字区段1020以供进一步处理。在发射路径上，发射器(TMTR)1016从数字区段1020接收待发射的数据，处理并调节所述数据，且产生经调制信号，所述经调制信号经由天线1012发射到基站。
数字区段1020包括各种处理、接口及存储器单元，例如调制解调器处理器1022、视频处理器1024、控制器/处理器1026、显示处理器1028、ARM/DSP1032、图形处理器1034、内部存储器1036及外部总线接口(EBI)1038。调制解调器处理器1022执行针对数据发射及接收的处理，例如编码、调制、解调制及解码。视频处理器1024针对例如便携式摄像机、视频重放及视频会议等视频应用而对视频内容(例如，静止图像、移动视频及移动文本)执行处理。控制器/处理器1026可指引数字区段1020内的各种单元的操作。显示处理器1028执行处理以促进在显示单元1030上显示视频、图形及文本。ARM/DSP1032可针对无线装置1000执行各种类型的处理。图形处理器1034(例如)对图形、视频游戏等执行图形处理。内部存储器1036为数字区段1020内的各种单元存储数据及/或指令。EBI1038促进在数字区段1020(例如，内部存储器1036)与主存储器1040之间传送数据。
处理器1022到1034中的每一者可包括嵌入式存储器，其可如上文所描述来实施。内部存储器1036及主存储器1040也可如上文所描述来实施。数字区段1020可用一个或一个以上专用集成电路(ASIC)及/或某种其它类型的IC来实施。
本文所描述的技术及存储器装置可以各种硬件单元来实施，例如存储器IC、ASIC、DSP、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、控制器、处理器及其它电子装置。硬件单元可以各种IC工艺技术来制造，例如CMOS、N-MOS、P-MOS、双极CMOS(Bi-CMOS)、双极等。CMOS技术可在同一IC裸片上制造N-FET与P-FET两者，而N-MOS技术仅可制造N-FET且P-MOS技术仅可制造P-FET。硬件单元可用任何装置尺寸技术(例如，130纳米(nm)、90nm、65nm、30nm等)来制造。
实施本文中所描述的技术的设备可为独立单元或可为装置的部分。所述装置可为(i)独立IC，(ii)可包括用于存储数据及/或指令的存储器IC的一个或一个以上IC的集合，(iii)例如移动台调制解调器(MSM)等ASIC，(iv)可嵌入在其它装置内的模块，(v)蜂窝式电话、无线装置、手持机或移动单元，(vi)等等。
提供本发明的先前描述以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且可在不脱离本发明的精神或范围的情况下将本文所定义的一般原理应用于其它变型。因此，本发明不希望限于本文所描述的实例及设计，而是应符合与本文所揭示的原理及新颖特征一致的最广范围。

Claims (6)

1.一种集成电路，其包含：
第一时钟产生器，其经配置以产生用于存储器读取及存储器写入操作的第一时钟信号；
第二时钟产生器，其经配置以产生用于存储器写入操作而不用于存储器读取操作的第二时钟信号；
复位电路，其经配置以产生用于所述第一及第二时钟产生器的至少一个复位信号；以及
包含存储器单元及虚拟单元的存储器阵列，且其中所述复位电路产生所述至少一个复位信号，所述复位信号具有基于所述存储器阵列中的一列虚拟单元的位线上的负载而确定的时序。
2.根据权利要求1所述的集成电路，其中所述复位电路产生所述至少一个复位信号，所述复位信号具有进一步基于所述存储器阵列中的一行虚拟单元的字线上的负载而确定的时序。
3.一种集成电路，其包含：
第一时钟产生器，其经配置以产生用于存储器读取及存储器写入操作的第一时钟信号；
第二时钟产生器，其经配置以产生用于存储器写入操作而不用于存储器读取操作的第二时钟信号；
复位电路，其经配置以产生用于所述第一及第二时钟产生器的至少一个复位信号；
其中当执行存储器读取操作时，所述第二时钟产生器被停用；
其中所述复位电路包含驱动器，所述驱动器具有可配置的驱动强度以获得所述至少一个复位信号的用于读取及写入操作的不同延迟。
4.一种集成电路，其包含：
第一时钟产生器，其经配置以产生用于存储器读取及存储器写入操作的第一时钟信号；
第二时钟产生器，其经配置以产生用于存储器写入操作而不用于存储器读取操作的第二时钟信号；
复位电路，其经配置以产生用于所述第一及第二时钟产生器的至少一个复位信号；
其中当执行存储器读取操作时，所述第二时钟产生器被停用；
其中所述复位电路包含延迟单元，所述延迟单元经配置以为所述至少一个复位信号提供可编程延迟。
5.一种集成电路，其包含：
第一时钟产生器，其经配置以产生用于存储器读取及存储器写入操作的第一时钟信号；
第二时钟产生器，其经配置以产生用于存储器写入操作而不用于存储器读取操作的第二时钟信号；
复位电路，其经配置以产生用于所述第一及第二时钟产生器的至少一个复位信号；以及
通电复位电路，其经配置以接收所述第一及第二时钟信号且产生用于所述复位电路的第三时钟信号，在通电时所述通电复位电路将所述第一及第二时钟信号复位到已知逻辑电平。
6.一种方法，其包含：
产生用于存储器读取及存储器写入操作的第一时钟信号；
产生用于存储器写入操作的第二时钟信号，所述第一及第二时钟信号具有相等延迟；以及
产生具有基于多个虚拟单元而确定的时序的至少一个复位信号。
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