TWI553463B - 記憶體裝置及其控制方法 - Google Patents

Description

記憶體裝置及其控制方法

本發明係有關於一種記憶體裝置，特別是有關於一種靜態隨機存取記憶體裝置，其能藉由對在一條字元線上的記憶胞連續執行多次讀出/寫入操作，以減少執行預充電的次數，藉以降低功率消耗。

一般而言，靜態隨機存取記憶體裝置的控制電路依據單一時脈信號來控制解碼器，以選擇對應的記憶胞。每當時脈信號發生正緣觸發時，控制電路則鎖定一次位址以選擇對應的字元線與位元線(即選擇對應的記憶胞)。此時，記憶體裝置先對對應的位元線執行一次預充電操作，再對記憶胞執行一個位元的讀取/寫入操作。因此可得知，每當時脈信號發生正緣觸發時，記憶體裝置則執行一次預充電操作。然而，預充電操作會導致在字元線與位元線上發生突波電流。參閱第1圖，每當時脈信號CLK發生正緣觸發時，伴隨發生的突波電流會將電源電流I_VDD瞬間被下拉，進而增加了記憶體裝置運作時的功率消耗。

本發明之一實施例提供一種記憶體裝置，包括記憶體陣列、複數字元線、複數位元線、第一解碼器、第二解碼器、以及控制電路。記憶體陣列包括配置成複數記憶胞列與複 數記憶胞行的複數記憶胞。每一字元線耦接一記憶胞列上的記憶胞。每一位元線耦接一記憶胞行上的記憶胞。第一解碼器接收位址信號以及第一控制信號，且根據位址信號以及第一控制信號來選擇一字元線。第二解碼器接收位址信號以及第二控制信號。控制電路接收第一時脈信號以及第二時脈信號。控制電路根據第一時脈信號來產生第一控制信號，且根據第二時脈信號來產生第二控制信號。在第一解碼器根據位址信號以及第一控制信號來選擇該字元線的期間，第二解碼器根據位址信號以及第二控制信號來選擇至少兩位元線，且記憶體裝置對此至少兩位元線各自執行一讀取/寫入操作。

本發明之一實施例提供一種控制方法，用於一記憶體裝置。此記憶體裝置包括記憶體陣列、耦接記憶體陣列的複數字元線、以及耦接記憶體陣列的複數位元線。此控制方法包括以下步驟：接收第一時脈信號以及第二時脈信號；根據第一時脈信號來產生第一控制信號；根據第二時脈信號來產生第二控制信號；根據位址信號以及第一控制信號的致能狀態來選擇該些字元線之一者；在根據位址信號以及第一控制信號來選擇該些字元線之一者的期間，根據位址信號以及第二控制信號的致能狀態來選擇該些位元線中至少兩者；以及對被選擇的位元線各自執行一讀取/寫入操作。

1‧‧‧記憶體裝置

10‧‧‧記憶體陣列

11‧‧‧列解碼器

12‧‧‧行解碼器

13‧‧‧控制電路

142‧‧‧寫入-讀取電路

15‧‧‧預充電電路

100‧‧‧記憶胞

ADD‧‧‧位址信號

BL0...BLY‧‧‧位元線

CCLK、RCLK‧‧‧時脈信號

CEB、WEB‧‧‧致能信號

DIN、DOUT‧‧‧資料

S13R、S13C、S14‧‧‧控制信號

S40...S46‧‧‧方法步驟

WL0...WLX‧‧‧字元線

第1圖表示習知記憶體裝置的時脈信號與電源電流的示意圖。

第2圖表示根據本發明一實施例的記憶體裝置。

第3圖表示根據本發明一實施例，記憶體裝置的時脈信號與電源電流。

第4圖表示根據本發明一實施例，用於記憶體裝置的控制方法。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第2圖係表示根據本發明一實施例的記憶體裝置。參閱第1圖，記憶體裝置1包括記憶體陣列10、列解碼器11、行解碼器12、控制電路13、讀取-寫入電路14、以及預充電電路15。在一實施例中，記憶體裝置1為一靜態隨機存取記憶體。記憶體陣列10包括配置成複數列以及複數行的多個記憶胞100。列解碼器11透過字元線WL1-WLX連接記憶體陣列10，且每一字元線連接配置在同一列的記憶胞100。行解碼器12透過位元線BL1-BLY連接記憶體陣列10，且每一位元線連接配置在同一行的記憶胞100。根據字元線WL1-WLX、位元線BL1-BLY、以及記憶胞100的配置可得知，每一記憶胞100對應一組字元線與位元線。

控制電路13接收兩個不同的時脈信號RCLK與CCLK。控制電路13根據時脈信號RCLK來產生控制信號S13R給列解碼器11，且根據時脈信號CCLK來產生控制信號S13C給行解碼器12。參閱第3圖，時脈信號RCLK的頻率不同於時脈信 號CCLK的頻率。詳細來說，時脈信號RCLK包括多個脈波PLSR而時脈信號CCLK包括多個脈波PLSC，在時脈信號RCLK的每一個脈波PLSR的持續期間，發生了多個時脈信號CCLK的脈波PLSC。舉例來說，在時脈信號RCLK的每一個脈波PLSR的持續期間，發生了(N+1)個脈波PLSC，其中，N≧1。控制電路13還接收致能信號WEB與CEB，以分別用於記憶體裝置1的寫入致能以及晶片致能。控制電路13另外產生控制信號S14至讀取-寫入電路14，以控制讀取-寫入電路14執行讀取或寫入操作。以下將參考第2與3圖來說明記憶體裝置1的操作。

每當時脈信號RCLK發生正緣觸發時，控制電路13產生處於致能狀態的控制信號S13R來致能列解碼器11，使其根據接收到的位址信號ADD來鎖定一位址且根據鎖定的位址來選擇一條字元線例如字元線WL1。每當時脈信號CCLK發生正緣觸發時，控制電路13產生處於致能狀態的控制信號S13C來致能行解碼器12，使其根據接收到的位址信號ADD來鎖定一位址且根據鎖定的位址來選擇一條位元線。參閱第3圖，在時脈信號RCLK的連續兩次正緣觸發之間的期間，時脈信號CCLK多次發生正緣觸發。因此可得知，在一條字元線被選擇的期間，多條(至少兩條)位元線被選擇，且讀取-寫入電路14根據來自控制電路13的控制信號S14對被選擇的位元線各自執行讀取/寫入操作，以自對應的記憶胞讀取資料DOUT或將資料DIN寫入至對應的記憶胞。在一實施例中，資料DOUT與資料DIN為串列資料。當讀取-寫入電路14執行讀取/寫入操作時，是以框頁(frame-page)模式、封包模式、或者序列模式來將資料DOUT讀 出或寫入資料DIN。在此情況下，記憶體裝置1可作為緩衝器裝置。

根據上述，控制電路13是根據不同的時脈信號來控制列解碼器11與行解碼器12，使得對同一記憶胞列上的至少兩個記憶胞進行讀取/寫入時，列解碼器11不須執行兩次對於同一條字元線的位址鎖定。詳細來說，當一字元線被選擇時，可對耦接該字元線的一記憶胞列上的至少兩個記憶胞進行讀取/寫入，直到對於記憶胞列的讀取/寫入完成。接著，可選擇另一字元線以進行後續的讀取/寫入操作。換句話說，一記憶胞列上的記憶胞讀取或寫入完成後，才進行下一記憶胞列的讀取/寫入。因此，對於一記憶胞列的讀取/寫入，列解碼器11僅需鎖定一次位址。

此外，由於上述實施例所揭露的字元線與位元線選擇以及資料讀取/寫入模式，在列解碼器11鎖定一位址以選擇一對應字元線的期間中，在對多個位元線執行讀取/寫入操作之前，預充電電路15僅需對位元線BL1-BLY執行一次預充電操作。參閱第3圖，在列解碼器11選擇一字元線的期間時，僅伴隨著一次的預充電操作，使得伴隨發生的突波電流僅會將電源電流I_VDD瞬間被下拉一次。如此一來可減少記憶體裝置1運作時的功率消耗。

在上述實施例中，在一字元線被選擇的期間(即在時脈信號RCLK的一脈波PLSR的持續期間)，讀取-寫入電路14可對被選擇的位元線全部執行讀取操作、可對被選擇的位元線全部執行寫入操作、或者可被選擇的位元線的一部分執行讀取 操作而另一部分執行寫入操作。

第4圖係表示根據本發明實施例，用於記憶體裝置的控制方法流程圖。此控制方法將參閱第2-4圖來說明。首先，接收不同的兩個時脈信號RCLK與CCLK(步驟S40)。根據時脈信號RCLK來產生控制信號S13R(步驟S41)。在一實施例中，當時脈信號RCLK發生一正緣觸發時，控制信號S13R被致能。根據時脈信號CCLK來產生控制信號S13C(步驟S42)。在一實施例中，當時脈信號CCLK發生一正緣觸發時，控制信號S13C被致能。根據位址信號ADD以及控制信號S13R的致能狀態來鎖定一位址以選擇一字元線(步驟S43)。在選擇該字元線(步驟S43)的期間，對位元線BL1-BLY執行一次預充電操作(步驟S44)。在選擇該字元線(步驟S43)的期間，於預充電操作執行完成後，根據該位址信號ADD以及控制信號S13C的致能狀態來鎖定一位址以選擇至少兩條位元線(步驟S45)，並對被選擇的位元線各自執行讀取/寫入操作(步驟S46)。當步驟S46的讀取/寫入完成後，方法回到步驟S43，以選擇另一條字元線。

根據上述，用於字元線選擇的時脈信號RCLK不同於用於位元線選擇的時脈信號CCLK，使得對同一記憶胞列上的至少兩個記憶胞進行讀取/寫入時，不須執行兩次對於同一條字元線的位址鎖定。此外，在選擇一字元線的期間時，即使是對多個位元線執行讀取/寫入操作，僅伴隨著一次的預充電操作，使得伴隨發生的突波電流僅會將電源電流I_VDD瞬間被下拉一次。如此一來可減少記憶體裝置1運作時的功率消耗。

本發明雖以較佳實施例揭露如上，然其並非用以 限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧記憶體裝置

10‧‧‧記憶體陣列

11、12‧‧‧解碼器

13‧‧‧控制電路

14‧‧‧寫入-讀取電路

15‧‧‧預充電電路

100‧‧‧記憶胞

ADD‧‧‧位址信號

BL0...BLY‧‧‧位元線

CCLK、RCLK‧‧‧時脈信號

CEB、WEB‧‧‧致能信號

DIN、DOUT‧‧‧資料

S13R、S13C、S14‧‧‧控制信號

WL0...WLX‧‧‧字元線

Claims (14)

1. 一種記憶體裝置，包括：一記憶體陣列，包括配置成複數記憶胞列與複數記憶胞行的複數記憶胞；複數字元線，每一該字元線耦接該等記憶胞列中一者上的該等記憶胞；複數位元線，每一該位元線耦接該等記憶胞行中一者上的該等記憶胞；一第一解碼器，接收一位址信號以及一第一控制信號，且根據該位址信號以及該第一控制信號來選擇該等字元線之一者；一第二解碼器，接收該位址信號以及一第二控制信號；以及一控制電路，接收一第一時脈信號以及一第二時脈信號，根據該第一時脈信號來產生該第一控制信號，且根據該第二時脈信號來產生該第二控制信號；其中，在該第一解碼器根據該位址信號以及該第一控制信號來選擇該等字元線之一者的期間，該第二解碼器根據該位址信號以及該第二控制信號來選擇該等位元線中至少兩位元線，且該記憶體裝置對該等至少兩位元線各自執行一讀取/寫入操作。
2. 如申請專利範圍第1項所述之記憶體裝置，其中，該第一時脈信號包括複數第一脈波，該第二時脈信號包括複數第二脈波，且每一該第一脈波的持續期間中發生至少兩個該第 二脈波。
3. 如申請專利範圍第1項所述之記憶體裝置，其中，每當該第一時脈信號發生一正緣觸發時，該控制電路產生該第一控制信號，以致能該第一解碼器根據該位址信號來選擇該等字元線之一者；其中，每當該第二時脈信號發生該正緣觸發時，該控制電路產生該第二控制信號，以致能該第二解碼器根據該位址信號來選擇該等位元線之一者；以及其中，在該第一時脈信號的連續兩次該正緣觸發之間的期間中，該第二時脈信號多次發生該正緣觸發。
4. 如申請專利範圍第1項所述之記憶體裝置，其中，在該第一解碼器根據該位址信號以及該第一控制信號來選擇該等字元線之一者的期間，該記憶體裝置對該等位元線僅執行一次預充電操作。
5. 如申請專利範圍第1項所述之記憶體裝置，其中，在該第一解碼器根據該位址信號以及該第一控制信號來選擇該等字元線之一者的期間，該記憶體裝置對該等位元中至少兩者各自執行一讀取/寫入操作，以讀出或寫入一串列資料。
6. 如申請專利範圍第5項所述之記憶體裝置，其中，該記憶體裝置以一框頁(frame-page)模式、一封包模式、或者一序列模式來讀出或寫入該串列資料。
7. 如申請專利範圍第1項所述之記憶體裝置，其中，該記憶體裝置為一靜態隨機存取記憶體。
8. 如申請專利範圍第1項所述之記憶體裝置，其中，該記憶體 裝置為一緩衝器裝置。
9. 一種控制方法，用於一記憶體裝置，該記憶體裝置包括一記憶體陣列、耦接該記憶體陣列的複數字元線、以及耦接該記憶體陣列的複數位元線，該控制方法包括：由該記憶體裝置的一控制電路接收來自該控制電路外部的一第一時脈信號以及一第二時脈信號；根據該第一時脈信號來產生一第一控制信號；根據該第二時脈信號來產生一第二控制信號；根據一位址信號以及該第一控制信號的一致能狀態來選擇該等字元線之一者；在根據該位址信號以及該第一控制信號來選擇該等字元線之一者的期間，根據該位址信號以及該第二控制信號的該致能狀態來選擇該等位元線中至少兩者；以及對被選擇的該等位元線各自執行一讀取/寫入操作。
10. 如申請專利範圍第9項所述之控制方法，其中，該第一時脈信號包括複數第一脈波，該第二時脈信號包括複數第二脈波，且每一該第一脈波的持續期間中發生至少兩個該第二脈波。
11. 如申請專利範圍第9項所述之控制方法，其中，每當該第一時脈信號發生一正緣觸發時，致能該第一控制信號；其中，每當該第二時脈信號發生該正緣觸發時，制能產生該第二控制信號；以及其中，在該第一時脈信號的連續兩次該正緣觸發之間的期間中，該第二時脈信號多次發生該正緣觸發。
12. 如申請專利範圍第9項所述之控制方法，更包括：在該第一解碼器根據該位址信號以及該第一控制信號來選擇該等字元線之一者的期間，對該等位元線僅執行一次預充電操作。
13. 如申請專利範圍第9項所述之控制方法，其中，對被選擇的該等位元線各自執行該讀取/寫入操作的步驟包括：讀出或寫入一串列資料。
14. 如申請專利範圍第13項所述之控制方法，其中，該串列資料以一框頁(frame-page)方式、一封包方式、或者一序列方式來被讀出或寫入。