JP2011023084A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高周波数動作化や高速化が可能な半導体記憶装置を提供する。
【解決手段】複数のメモリセルを有するＳＲＡＭコア４７と、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタ４１ａと、アドレスカウンタ４１ａから出力されたアドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するカウンタアドレス検知回路４２ａと、カウンタアドレス検知回路４２ａから出力される検知信号に応じて、メモリセルに接続されたビット線に対してプリチャージ動作を行うイコライズ制御回路４６ａとを備える。
【選択図】図２

Description

本発明は、複数種類のメモリを１チップに集積した半導体記憶装置に関し、例えばクロック同期動作を有する半導体記憶装置に関するものである。
複数種類のメモリを１チップに集積した半導体記憶装置の一例として、ＯｎｅＮＡＮＤ（登録商標）がある（例えば、特許文献１参照）。このＯｎｅＮＡＮＤは、主記憶部としてのＮＡＮＤ型フラッシュメモリおよびバッファ部としてのＳＲＡＭなどを、１チップに集積したものである。さらに、ＯｎｅＮＡＮＤには、例えばＮＡＮＤ型フラッシュメモリとＳＲＡＭとの間のデータ転送を制御するために、ステートマシンを搭載したコントローラが用意されている。
ＯｎｅＮＡＮＤにおいては、ＳＲＡＭの読み出し動作や書き込み動作中の選択ワード線の切り替え時に、ビット線をＶＤＤ電源の電圧レベルにプリチャージ及びイコライズする必要がある。このプリチャージ及びイコライズの起動制御は、外部から供給されるクロックＣＬＫに同期して生成されるクロックＣＰを受けて変化するカウンタアドレスで起動している。このため、プリチャージ及びイコライズが開始されるまでの時間が、動作周波数やアクセスタイムを悪化させている。
すなわち、ＳＲＡＭの読み出し動作や書き込み動作中の選択ワード線の切り替え時に、ビット線をプリチャージ及びイコライズする必要があるＯｎｅＮＡＮＤ等の半導体記憶装置においては、ロウアドレスが切り替わってからプリチャージ及びイコライズが起動されるまでに掛かる時間が、動作周波数、アクセスタイム、及び内部データ転送を悪化させる要因となっている。
特開２００６−２８６１７９号公報
本発明は、高周波数動作化や高速化が可能な半導体記憶装置を提供する。
本発明の第１の実施態様の半導体記憶装置は、複数のメモリセルを有するメモリアレイと、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するアドレス検知回路と、前記アドレス検知回路から出力される前記検知信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路とを具備することを特徴とする。
本発明の第２の実施態様の半導体記憶装置は、複数のメモリセルを有するメモリアレイと、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するアドレス検知回路と、前記アドレス検知回路から前記検知信号が出力されている期間に、前記クロックに同期した起動信号を出力するクロック同期回路と、前記クロック同期回路から出力される前記起動信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路とを具備することを特徴とする。
本発明の第３の実施態様の半導体記憶装置は、複数のメモリセルを有するメモリアレイと、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスが出力される契機となるクロックより前のクロックに応じて、検知信号を出力するアドレス検知回路と、前記アドレス検知回路から出力される前記検知信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路とを具備することを特徴とする。
本発明の第４の実施態様の半導体記憶装置は、複数のメモリセルを有するメモリアレイと、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスが出力される契機となるクロックより前のクロックに応じて、検知信号を出力するアドレス検知回路と、前記アドレス検知回路から前記検知信号が出力されている期間に、前記クロックに同期した起動信号を出力するクロック同期回路と、前記クロック同期回路から出力される前記起動信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路とを具備することを特徴とする。
本発明によれば、高周波数動作化や高速化が可能な半導体記憶装置を提供することが可能である。
本発明の実施形態の半導体記憶装置の構成を示すブロック図である。 実施形態におけるアクセスコントローラ内のプリチャージ及びイコライズ起動制御回路とその周辺回路の構成を示すブロック図である。 実施形態におけるＳＲＡＭ内のＳＲＡＭセルアレイ及びロウデコーダの構成を示す回路図である。 実施形態におけるロウデコーダ内のワード線選択回路の構成を示す回路図である。 実施形態におけるロウデコーダ内のワード線コントロール回路の構成を示す回路図である。 実施形態におけるＳＲＡＭセルアレイに対する外部同期動作時のプリチャージ動作のタイミングチャートである。 実施形態におけるＳＲＡＭセルアレイに対する内部動作時のプリチャージ動作を示すタイミングチャートである。 比較例としてのＳＲＡＭセルアレイに対する外部同期動作時のプリチャージ動作を示すタイミングチャートである。
以下、図面を参照して本発明の実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置としてＯｎｅＮＡＮＤを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［１］実施形態に係る半導体記憶装置の構成
図１は、本発明の実施形態の半導体記憶装置の構成を示すブロック図である。
図示するように、この半導体記憶装置は、主記憶部（ＮＡＮＤ部）としてのＮＡＮＤ型フラッシュメモリ１と、バッファ部（ＲＡＭ部）としてのＳＲＡＭ２と、ＮＡＮＤ型フラッシュメモリ１およびＳＲＡＭ２を制御する制御部（Controller部）としてのコントローラ３と、を１つのチップに集積したものである。
［１−１］ＮＡＮＤ型フラッシュメモリ１の構成
ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ（NAND Array)１１、センスアンプ（Ｓ／Ａ）１２、ページバッファ（NAND Page Buffer）１３、ロウデコーダ（Row Dec.）１４、電圧供給回路（Voltage Supply）１５、シーケンサ（NAND Sequencer）１６、及びオシレータ（ＯＳＣ）１７，１８を備える。
メモリセルアレイ１１は、ＮＡＮＤ型フラッシュメモリ１のセルアレイであり、ビット線とワード線との交差位置にマトリクス状に配置された複数のメモリセル（図示しない）を備えている。複数のメモリセルの各々は、例えば、半導体基板上にトンネル絶縁膜を介して順に積層された、浮遊ゲート電極、ゲート間絶縁膜、および制御ゲート電極を備える、積層ゲート構造を有するＭＯＳ型トランジスタによって構成される。
また、複数のメモリセルの各々は、例えば、浮遊ゲート電極に注入された電子の多寡による閾値電圧の変化に応じて、１ビットのデータを保持することが可能である。なお、閾値電圧の制御を細分化し、各々のメモリセルに２ビット以上のデータを保持する構成としてもよい。また、メモリセルは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であってもよい。
センスアンプ１２は、メモリセルアレイ１１の１ページ分のメモリセルのデータを読み出すものである。ここで、ページとはＮＡＮＤ型フラッシュメモリ１において一括してデータが書き込まれ、または読み出される単位を指す。例えば、同一のワード線に接続された複数のメモリセルが１ページを構成する。
ページバッファ１３は、シーケンサ１６の制御にしたがって、１ページ分の読み出しデータまたは書き込みデータを一時的に格納するものであり、例えば２ＫＢ＋６４Ｂの記憶容量を有している。
ロウデコーダ１４は、メモリセルアレイ１１のワード線を選択するためのデコーダである。
電圧供給回路１５は、シーケンサ１６の制御にしたがって、メモリセルアレイ１１の読み出し、書き込み、および消去に必要な電圧（Internal Voltage）を生成し、ロウデコーダ１４に供給するものである。
シーケンサ１６は、アドレス／コマンド発生回路（NAND Add/Command Gen.）３１で発行されたＮＡＮＤ型フラッシュメモリ１へのコマンド（Program/Load）を受けて、ＮＡＮＤ型フラッシュメモリ１に対する書き込み（Program）、読み出し（Load）、または消去などの制御を行うものである。
オシレータ１７は、シーケンサ１６の内部制御回路のための内部クロックＡＣＬＫを発生するものである。オシレータ１８は、ステートマシン（OneNAND State Machine）３２の内部制御回路のための内部クロックＡＣＬＫを発生するものである。
［１−２］ＳＲＡＭ２の構成
ＳＲＡＭ２は、複数（この例の場合、３つ）のＳＲＡＭセルアレイ（Ａｒｒａｙ）２１ａ〜２１ｃ、複数のロウデコーダ（Row Dec.）２２ａ〜２２ｃ、複数のセンスアンプ（Ｓ／Ａ）２３ａ〜２３ｃ、ＥＣＣバッファ２４、ＥＣＣエンジン２５、ＤＱバッファ２６、アクセスコントローラ２７、バーストバッファ（Burst Read/Write buffer）２８ａ，２８ｂ、およびユーザインターフェイス（Ｉ／Ｆ）２９を備える。
ＳＲＡＭセルアレイ２１ａ〜２１ｃは、それぞれ、ＮＡＮＤ型フラッシュメモリ１へプログラムする書き込みデータ、または、ＮＡＮＤ型フラッシュメモリ１からロードした読み出しデータを格納する。これらＳＲＡＭセルアレイ２１ａ〜２１ｃは、図示せぬ外部ホスト装置とやり取りするためのバッファメモリとして使用される。ＳＲＡＭセルアレイ２１ａ〜２１ｃは、それぞれ、ワード線とビット線対との交差位置にマトリクス状に配置された複数のメモリセル（ＳＲＡＭセル）を備える。
ロウデコーダ２２ａ〜２２ｃは、それぞれ、ＳＲＡＭセルアレイ２１ａ〜２１ｃのワード線を選択するためのデコーダである。
センスアンプ２３ａ〜２３ｃは、それぞれ、ＳＲＡＭセルのデータを読み出すためのものである。また、このセンスアンプ２３ａ〜２３ｃは、書き込みのための負荷としても機能する。
本実施形態の場合、例えば、ＳＲＡＭセルアレイ２１ａは、バンク０の１バンク（１ＫＢ）で構成されたＢｏｏｔＲＡＭとして機能するバッファメモリである。ＳＲＡＭセルアレイ２１ｂは、バンク０，１の２バンク（２ＫＢ）で構成されたＤａｔａＲＡＭ０として機能するバッファメモリであり、ＳＲＡＭセルアレイ２１ｃは、バンク０，１の２バンク（２ＫＢ）で構成されたＤａｔａＲＡＭ１として機能するバッファメモリである。なお、ＤａｔａＲＡＭは、２つ（ＤａｔａＲＡＭ０，１）に限らず、さらに増設することも可能である。
ＥＣＣバッファ２４は、ＳＲＡＭ２とページバッファ１３との間に位置し、ＥＣＣ処理（データロード時は誤り訂正／データプログラム時はパリティ発生）のために、一時的にデータを格納する。
ＥＣＣエンジン２５は、ＥＣＣバッファ２４に入力されたデータ（Ｄａｔａ）の誤りを訂正するものであり、さらに訂正したデータ（Correct）を再びＥＣＣバッファ２４に出力する。
ＤＱバッファ２６は、ＳＲＡＭセルアレイ２１ａ〜２１ｃからのデータ読み出し（Ｒｅａｄ）、ＳＲＡＭセルアレイ２１ａ〜２１ｃへのデータ書き込み（Ｗｒｉｔｅ）を行うために、データを一時的に格納する。
アクセスコントローラ２７は、ユーザインターフェイス２９から入力されたアドレス（ＡＤＤ＜１５：０＞）および制御信号（/ＣＥ，/ＡＶＤ，ＣＬＫ，/ＷＥ，/ＯＥ）などを受け、内部の各回路に対して必要な制御を行うものである。
例えば、このアクセスコントローラ２７は、クロックに同期して動作するクロック同期バーストリード機能およびクロック同期バーストライト機能を実行するための制御回路を備える。この制御回路は、クロック同期バーストリード時、およびクロック同期バーストライト時にバーストバッファ（Burst buffer0）２８ａ，（Burst buffer1）２８ｂを制御する。
バーストバッファ２８ａ，２８ｂは、それぞれ、データ読み出しまたはデータ書き込みのために、データを一時的に保存するバッファである。
ユーザインターフェイス２９は、ＮＯＲ型フラッシュメモリと同様のインターフェイス規格をサポートしており、外部ホスト装置からのアドレスおよび制御信号の入力、並びに、外部ホスト装置との間でのデータの入出力などを行う。
［１−３］コントローラ３の構成
コントローラ３は、アドレス／コマンド発生回路３１、ステートマシン３２、レジスタ３３、ＣＵＩ（Command User Interface）３４、およびアドレス／タイミング発生回路（SRAM Add/Timing）３５を備える。
アドレス／コマンド発生回路３１は、内部シーケンス動作時に、必要に応じてＮＡＮＤコア（ＮＡＮＤ部）に対する、アドレスおよびコマンドなどの制御信号を生成するものである。
ステートマシン３２は、アドレス／コマンド発生回路３１よりコマンドが発行されたこと、または、ＣＵＩ３４からの内部コマンド信号を受けて、コマンドの種類に応じた内部シーケンス動作を制御する。
レジスタ３３は、ファンクションの動作状態を設定するためのものであって、外部アドレス空間の一部を割り当てることにより、ユーザインターフェイス２９を介して、外部ホスト装置によるアドレスまたはコマンドなどの制御信号の読み出しまたは書き込みが行われる。
ＣＵＩ３４は、レジスタ３３の所定の外部アドレス空間にアドレスまたはコマンドなどの制御信号が書き込まれることで、ファンクション実行コマンドが与えられたことを認識し、内部コマンド信号を発行する。
アドレス／タイミング発生回路３５は、内部シーケンス動作時に、必要に応じてＳＲＡＭ２を制御するための、アドレスおよびタイミングなどの制御信号を生成するものである。
本実施形態においては、ページバッファ１３とＥＣＣバッファ２４との間が６４ｂｉｔのＮＡＮＤデータバスによって接続されている。また、ＥＣＣバッファ２４とＤＱバッファ２６との間が６４ｂｉｔのＥＣＣデータバスによって接続されている。ＤＱバッファ２６とセンスアンプ２３ａ〜２３ｃとの間が６４ｂｉｔのＳＲＡＭデータバスによって接続されている。ＤＱバッファ２６と、バーストバッファ２８ａ，２８ｂおよびレジスタ３３との間が６４ｂｉｔ（４×１６・Ｉ／Ｏ）のＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスによって接続されている。さらに、バーストバッファ２８ａ，２８ｂとユーザインターフェイス２９との間がそれぞれ１６ｂｉｔのＤａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ（ＤＩＮ／ＤＯＵＴ）バスによって接続されている。
［１−４］ビット線プリチャージ及びイコライズ起動制御回路の構成
ＳＲＡＭ２内のアクセスコントローラ２７は、ユーザインターフェイス２９から入力されたアドレス（ＡＤＤ＜１５：０＞）および制御信号（ＣＬＫ，/ＣＥ，/ＡＶＤ，/ＷＥ，/ＯＥ）などを受け、ＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１）２１ａ〜２１ｃに対して必要な制御を行う。アドレスＡＤＤは、ワード線を選択するためのロウアドレス、及びビット線を選択するためのカラムアドレスを含む。
アクセスコントローラ２７は、ビット線プリチャージ及びイコライズ起動制御回路を備えている。このプリチャージ及びイコライズ起動制御回路は、ＳＲＡＭセルアレイ２１ａ〜２１ｃ内のメモリセルに接続されたワード線の選択の切り替えを行う時に、メモリセルに接続されたビット線をプリチャージ及びイコライズするプリチャージ動作を制御する。このプリチャージ及びイコライズ（プリチャージ動作）では、ビット線対ＢＬ，/ＢＬの電位がＶＤＤ電源によりＶＤＤ電圧にチャージされると共に、ビット線対ＢＬ，/ＢＬの電位が等しい電位に設定される。
図２は、アクセスコントローラ２７内のプリチャージ及びイコライズ起動制御回路と、その周辺回路の構成を示すブロック図である。
プリチャージ及びイコライズ起動制御回路は、アドレスカウンタ（ＥＸ）４１ａ、アドレスカウンタ（ＩＮ）４１ｂ、カウンタアドレス検知回路（ＥＸ）４２ａ、カウンタアドレス検知回路（ＩＮ）４２ｂ、内部クロック同期回路（ＥＸ）４３ａ、内部クロック同期回路（ＩＮ）４３ｂ、アドレス遷移検知回路（ＥＸ）４４ａ、アドレス遷移検知回路（ＩＮ）４４ｂ、バッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、バッファ（１）４５ｃ、イコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃを有する。ＳＲＡＭコア４７及びユーザインターフェイス２９は、ＳＲＡＭ２に含まれている。
以下に、図２に示したビット線プリチャージ及びイコライズ起動制御回路の動作について説明する。
外部ホスト装置から入力されるクロック（外部クロック）に同期して行われる読み出し動作あるいは書き込み動作（外部同期動作）と、内部で発生するクロック（内部クロック）に同期して行われる読み出し動作あるいは書き込み動作（内部動作）に分けて記述する。
外部同期動作は、ＢｏｏｔＲＡＭあるいはＤａｔａＲＡＭ０，１とユーザインターフェイス２９との間でデータのやり取りが行われる動作である。内部動作は、ＢｏｏｔＲＡＭあるいはＤａｔａＲＡＭ０，１とメモリセルアレイ１１との間でデータのやり取りが行われる動作である。
図２において、（ＥＸ）は外部同期動作で使用される回路であることを示し、（ＩＮ）は内部動作で使用される回路であることを示す。また、（Ｂ）はＢｏｏｔＲＡＭに対応する回路であることを示し、（０）、（１）はＤａｔａＲＡＭ０、ＤａｔａＲＡＭ１にそれぞれ対応する回路であることを示す。
まず、プリチャージ及びイコライズ起動制御回路における外部同期動作を述べる。
アドレスＡＤＤ＜０：１５＞およびアドレスバリッド信号/ＡＶＤが、ユーザインターフェイス２９に入力される。すると、ユーザインターフェイス２９は、信号ＡＴＤ＿ＡＤＤ＜０：１５＞をアドレス遷移検知回路（ＥＸ）４４ａに出力する。アドレス遷移検知回路（ＥＸ）４４ａは、アドレスＡＤＤの切り替わりを検知して、信号ＡＴＤ＿ＥＸをバッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃに出力する。
ここで、バッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃには、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥＢ、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥ０、及び信号ＣＭＤ＿ＲＡＭＷＲＩＴＥ１がそれぞれ入力されている。これら信号ＣＭＤ＿ＲＡＭＷＲＩＴＥＢ、ＣＭＤ＿ＲＡＭＷＲＩＴＥ０、ＣＭＤ＿ＲＡＭＷＲＩＴＥ１は、コントローラ部３内のレジスタ３３から出力される信号であり、ＮＡＮＤ型フラッシュメモリ１とＳＲＡＭ２との間で行われる内部動作であることを指定する信号である。ここでは、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥＢ、ＣＭＤ＿ＲＡＭＷＲＩＴＥ０、ＣＭＤ＿ＲＡＭＷＲＩＴＥ１は、内部動作でないこと、すなわち外部同期動作であることを指定する。
バッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃは、信号ＡＴＤ＿ＥＸを一時的に記憶してアドレス遷移検知信号ＲＡＭＴＤＢｎ、ＲＡＭＴＤ０ｎ、ＲＡＭＴＤ１ｎを、イコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃにそれぞれ出力する。
イコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃにはデコード信号が入力されており、このデコード信号によりイコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃのうち、１つの回路が選択される。
イコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃのうち、選択された回路は、アドレス遷移検知信号ＲＡＭＴＤＢｎ、または信号ＲＡＭＴＤ０ｎ、信号ＲＡＭＴＤ１ｎに応じて、メモリセルに接続されたビット線をプリチャージ及びイコライズするイコライズ信号ＥＱＬＢ、または信号ＥＱＬ０、信号ＥＱＬ１をＳＲＡＭコア４７にそれぞれ出力する。
そして、ＳＲＡＭコア４７は、信号ＥＱＬＢ、または信号ＥＱＬ０、信号ＥＱＬ１に応じて、ＢｏｏｔＲＡＭ、またはＤａｔａＲＡＭ０、ＤａｔａＲＡＭ１内のビット線をそれぞれプリチャージ及びイコライズする。
また、ユーザインターフェイス２９から出力された信号ＡＴＤ＿ＡＤＤ＜０：１５＞は、アドレスカウンタ（ＥＸ）４１ａに入力される。アドレスカウンタ（ＥＸ）４１ａには、この信号ＡＴＤ＿ＡＤＤ＜０：１５＞が入力されると共に、内部クロックＣＰおよびアドレスバリッド信号/ＡＶＤが入力されている。アドレスカウンタ（ＥＸ）４１ａは、アドレスＡＴＤ＿ＡＤＤ＜０：１５＞をカウンタアドレスとして記憶すると共に、アドレスＡＥＸＴ＜０：１１＞をＳＲＡＭコア４７に出力する。
その後、所定のレイテンシが経過すると、アドレスカウンタ（ＥＸ）４１ａがイネーブルとなる。すると、アドレスカウンタ（ＥＸ）４１ａは、カウンタアドレスのカウントを開始する。すなわち、記憶していたカウンタアドレスを内部クロックＣＰに同期してインクリメントし、インクリメントしたアドレスＡＥＸＴ＜０：１１＞をカウンタアドレス検知回路（ＥＸ）４２ａに順次出力する。これと同時に、アドレスＡＥＸＴ＜０：１１＞をＳＲＡＭコア４７に出力する。
カウンタアドレス検知回路（ＥＸ）４２ａは、アドレスカウンタ（ＥＸ）４１ａから出力されるアドレスＡＥＸＴ＜０：１１＞において、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知して、すなわちワード線の選択が切り替わるアドレスの１つ前のアドレスを検知して、信号ＡＥＸＴ＿ＲＯＷＴＲＩＧとして所定パルスを内部クロック同期回路（ＥＸ）４３ａに出力する。
内部クロック同期回路（ＥＸ）４３ａは、信号ＡＥＸＴ＿ＲＯＷＴＲＩＧの所定パルスが入力されている期間に、内部クロックＣＰに同期した信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸをアドレス遷移検知回路（ＥＸ）４４ａに出力する。
アドレス遷移検知回路（ＥＸ）４４ａは、信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸに応じて信号ＡＴＤ＿ＥＸをバッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃに出力する。
バッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃの動作を含む以降の動作は前述と同様である。
次に、プリチャージ及びイコライズ起動制御回路における内部動作を述べる。
内部動作では、アドレスカウンタ（ＥＸ）４１ａ、カウンタアドレス検知回路（ＥＸ）４２ａ、内部クロック同期回路（ＥＸ）４３ａ、およびアドレス遷移検知回路（ＥＸ）４４ａに換えて、アドレスカウンタ（ＩＮ）４１ｂ、カウンタアドレス検知回路（ＩＮ）４２ｂ、内部クロック同期回路（ＩＮ）４３ｂ、およびアドレス遷移検知回路（ＩＮ）４４ｂがそれぞれ用いられる。その動作は前述した外部同期動作とほぼ同様であり、以下のようになる。
内部動作を起動する信号により、アドレスカウンタ（ＩＮ）４１ｂがイネーブルとなる。すると、アドレスカウンタ（ＩＮ）４１ｂは、カウンタアドレスのカウントを開始する。すなわち、記憶していたカウンタアドレスを内部クロックＡＣＬＫ＿ＣＰに同期してインクリメントし、インクリメントしたアドレスＡＩＮＴ＜０：１１＞をカウンタアドレス検知回路（ＩＮ）４２ｂに順次出力する。これと同時に、アドレスＡＩＮＴ＜０：１１＞をＳＲＡＭコア４７に出力する。
カウンタアドレス検知回路（ＩＮ）４２ｂは、アドレスカウンタ（ＩＮ）４１ｂから出力されるアドレスＡＩＮＴ＜０：１１＞において、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知して、すなわちワード線の選択が切り替わるアドレスの１つ前のアドレスを検知して、信号ＡＩＮＴ＿ＲＯＷＴＲＩＧとして所定パルスを内部クロック同期回路（ＩＮ）４３ｂに出力する。
内部クロック同期回路（ＩＮ）４３ｂは、信号ＡＩＮＴ＿ＲＯＷＴＲＩＧの所定パルスが入力されている期間に、内部クロックＣＰに同期した信号Ｆ＿ＣＮＴＡＤＤ＿ＩＮをアドレス遷移検知回路（ＩＮ）４４ｂに出力する。
アドレス遷移検知回路（ＩＮ）４４ｂは、信号Ｆ＿ＣＮＴＡＤＤ＿ＩＮに応じて信号ＡＴＤ＿ＩＮをバッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃに出力する。
バッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃには、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥＢ、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥ０、及び信号ＣＭＤ＿ＲＡＭＷＲＩＴＥ１がそれぞれ入力されている。ここで、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥＢ、ＣＭＤ＿ＲＡＭＷＲＩＴＥ０、ＣＭＤ＿ＲＡＭＷＲＩＴＥ１は、内部動作であることを指定する。
バッファ（Ｂ）４５ａ、バッファ（０）４５ｂ、及びバッファ（１）４５ｃは、信号ＡＴＤ＿ＩＮを一時的に記憶してアドレス遷移検知信号ＲＡＭＴＤＢｎ、ＲＡＭＴＤ０ｎ、ＲＡＭＴＤ１ｎを、イコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃにそれぞれ出力する。
イコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃにはデコード信号が入力されており、このデコード信号によりイコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃのうち、１つの回路が選択される。
イコライズ制御回路（Ｂ）４６ａ、イコライズ制御回路（０）４６ｂ、及びイコライズ制御回路（１）４６ｃのうち、選択された回路は、アドレス遷移検知信号ＲＡＭＴＤＢｎ、または信号ＲＡＭＴＤ０ｎ、信号ＲＡＭＴＤ１ｎに応じて、メモリセルに接続されたビット線をプリチャージ及びイコライズするイコライズ信号ＥＱＬＢ、または信号ＥＱＬ０、信号ＥＱＬ１をＳＲＡＭコア４７にそれぞれ出力する。
そして、ＳＲＡＭコア４７は、信号ＥＱＬＢ、または信号ＥＱＬ０、信号ＥＱＬ１に応じて、ＢｏｏｔＲＡＭ、またはＤａｔａＲＡＭ０、ＤａｔａＲＡＭ１内のビット線をそれぞれプリチャージ及びイコライズする。
［１−４−１］ＳＲＡＭコア４７の構成
図２に示したＳＲＡＭコア４７、すなわち図１に示したＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃおよびロウデコーダ２２ａ，２２ｂ，２２ｃの構成について説明する。
図３は、ＳＲＡＭ２内のＳＲＡＭセルアレイ及びロウデコーダの構成を示す回路図である。なお、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃの構成は同一であり、ロウデコーダ２２ａ，２２ｂ，２２ｃの構成も同一であるため、ＳＲＡＭセルアレイ２１ａとロウデコーダ２２ａの構成を説明し、その他の説明は省略する。
図３に示すように、ＳＲＡＭセルアレイ２１ａは、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞とビット線対ＢＬ，/ＢＬとの交差位置にマトリクス状に配置された複数のＳＲＡＭセル２１２を備える。
ＳＲＡＭセル２１２の各々は、並列、かつ逆向きに接続された２個のＣ-ＭＯＳインバータを有する。各ＳＲＡＭセル２１２は、ゲートがワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞にそれぞれ接続されたトランスファトランジスタ（Ｎ-ＭＯＳトランジスタ）２１１を個々に介して、ビット線対ＢＬ，/ＢＬに接続されている。
また、ＳＲＡＭセルアレイ２１ａには、イコライズ線/ＥＱＬとビット線対ＢＬ，/ＢＬとの交差位置に、それぞれ、ビット線プリチャージ用トランジスタ２１３、およびイコライズ用トランジスタ２１４が設けられている。
ビット線プリチャージ用トランジスタ２１３は、Ｐ-ＭＯＳトランジスタからなり、ビット線対ＢＬ，/ＢＬの電位をＶＤＤ電源によりプリチャージする。イコライズ用トランジスタ２１４は、Ｐ-ＭＯＳトランジスタからなり、ビット線対ＢＬ，/ＢＬの電位をイコライズする、すなわち等しい電位にする。
ロウデコーダ２２ａは、ワード線（ＷＬ）選択回路２２１およびワード線（ＷＬ）コントロール回路２２２を有する。ＷＬ選択回路２２１は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞ごとに配置され、アドレス＜ｎ：０＞に基づいてワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞を選択する。ＷＬコントロール回路２２２は、ＷＬ選択回路２２１およびイコライズ線/ＥＱＬを制御する。
ＷＬ選択回路２２１およびＷＬコントロール回路２２２は、プリチャージ及びイコライズ起動制御回路を含むアクセスコントローラ２７の制御により、ビット線ＢＬ，/ＢＬをプリチャージ及びイコライズする際に、ビット線ＢＬ，/ＢＬの電位をＶＤＤ電源によりプリチャージすると同時に、対応するワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞の電位を一時的に“０”レベルに制御する。
図４は、ロウデコーダ２２ａ内のＷＬ選択回路２２１の構成を示す回路図である。
ＷＬ選択回路は、ＮＡＮＤ素子２２１１およびインバータ２２１２を含む。ＮＡＮＤ素子２２１１の入力端には、アドレス＜ｎ：０＞および信号ＷＬＥＤが入力される。ＮＡＮＤ素子２２１１では、アドレス＜ｎ：０＞に基づいてワード線ＷＬが選択される。そして、ＮＡＮＤ素子２２１１の出力は、インバータ２２１２を介して選択されたワード線に出力される。
図５は、ロウデコーダ２２ａ内のＷＬコントロール回路２２２の構成を示す回路図である。
ＷＬコントロール回路２２２は、インバータ２２２１，２２２２，２２２３、遅延回路２２２４、およびＮＡＮＤ素子２２２５，２２２６を含む。インバータ２２２１には、イコライズ信号ＥＱＬが入力され、信号ＥＱＬの反転信号であるイコライズ信号/ＥＱＬが出力される。
また、イコライズ信号ＥＱＬは、ＮＡＮＤ素子２２２５の第１入力端に入力されると共に、遅延回路２２２４およびインバータ２２２２を介してＮＡＮＤ素子２２２５の第２入力端に入力される。ＮＡＮＤ素子２２２５の出力は、ＮＡＮＤ素子２２２６の第１入力端に入力され、その第２入力端にはワード線を起動する信号ＷＬＥが入力される。そして、ＮＡＮＤ素子２２２６の出力は、インバータ２２２３を介して信号ＷＬＥＤとして出力される。
［２］実施形態に係る半導体記憶装置の動作
［２−１］半導体記憶装置の基本的動作
ここでは、メモリセルアレイ１１に書き込まれたデータを読み出す通常のリード動作について説明する。
通常のリード動作においては、まず、ユーザが外部ホスト装置からユーザインターフェイス２９を通じて、ロードするデータのＮＡＮＤアドレスおよびＳＲＡＭアドレスをレジスタ３３に設定する。
また、ユーザが外部ホスト装置からユーザインターフェイス２９を通じて、ロードコマンドをレジスタ３３に設定する。レジスタ３３にコマンドが書かれると、ＣＵＩ３４がファンクション実行コマンドであることを認識し、内部コマンド信号を生成する。この場合は、ロードコマンドが成立する。
このロードコマンドの成立を受けて、ステートマシン３２が起動する。ステートマシン３２は、必要な回路の初期化を行った後、アドレス／コマンド発生回路３１にＮＡＮＤ部１に対するセンスコマンドを発行するように要求する。
すると、アドレス／コマンド発生回路３１は、レジスタ３３に設定されたＮＡＮＤアドレスのデータをセンスさせるために、シーケンサ１６へセンスコマンドを発行する。
このセンスコマンドを受けて、シーケンサ１６が起動する。シーケンサ１６は、必要な回路の初期化を行った後、指定されたＮＡＮＤアドレスのセンス動作を行うために、電圧供給回路１５、ロウデコーダ１４、センスアンプ１２、ページバッファ１３を制御する。そして、メモリセルアレイ１１よりロードしたセンスデータ（セルデータ）をページバッファ１３に保存する。
また、シーケンサ１６は、センスデータのページバッファ１３への保存にともない、メモリセルアレイ１１に対するセンス動作が終了したことを、ステートマシン３３へ通知する。
この通知を受けたステートマシン３２は、アドレス／コマンド発生回路３１にリードコマンド（クロック）を発行するように要求する。
アドレス／コマンド発生回路３１からのリードコマンドはシーケンサ１６に送られ、そのリードコマンドを受けたシーケンサ１６は、ページバッファ１３をリード可能な状態にセットする。
こうして、ステートマシン３２の要求により、アドレス／コマンド発生回路３１からのリードコマンドをシーケンサ１６へ発行することによって、ＮＡＮＤデータバスにページバッファ１３内のデータを読み出し、そのデータをＥＣＣバッファ２４へ転送させる。
この後、アドレス／タイミング発生回路３５を介して、ステートマシン３２からＥＣＣ訂正開始制御信号が発行されることにより、ＥＣＣエンジン２５は、ＥＣＣバッファ２４からのデータの誤りを訂正し、その誤り訂正した後のデータをＥＣＣバッファ２４に出力する。
そして、ＥＣＣバッファ２４内の誤り訂正後のデータをＥＣＣデータバスに読み出し、ＤＱバッファ２６へと転送する。
ＤＱバッファ２６は、例えば、格納したデータをＳＲＡＭデータバスからセンスアンプ２３ｂを経て、対応するＳＲＡＭセルアレイ２１ｂに送る。ＳＲＡＭセルアレイ２１ｂでは、ＳＲＡＭアドレスにしたがってデータ書き込みが行われる。
ユーザが、外部ホスト装置からユーザインターフェイス２９を通じて、データを読み出すための制御信号を入力することにより、アクセスコントローラ２７は、そのデータをＳＲＡＭセルアレイ２１ｂ内よりＤＱバッファ２６に読み出す。そして、ＤＱバッファ２６に読み出されたデータは、例えばＲＡＭ／Ｒｅｇｉｓｔｅｒデータバス、バーストバッファ２８ａ、およびユーザインターフェイス２９を介して、外部ホスト装置に出力される。以上により、通常のリード動作は終了する。
［２−２］半導体記憶装置のＳＲＡＭ２における読み出し動作／書き込み動作
本実施形態の半導体記憶装置における、ＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１）２１ａ〜２１ｃに対する読み出し動作及び書き込み動作について説明する。ＳＲＡＭセルアレイに対する読み出し動作及び書き込み動作では、ＳＲＡＭセルアレイ内のメモリセルに接続されたビット線対ＢＬ，/ＢＬをプリチャージ及びイコライズするプリチャージ動作が行われる。ここでは、ビット線をプリチャージ及びイコライズするプリチャージ動作について詳述する。
以下に、外部クロックに同期して行われる外部同期動作と、内部クロックに同期して行われる内部動作に分けて記述する。外部同期動作は、ＢｏｏｔＲＡＭあるいはＤａｔａＲＡＭ０，１とユーザインターフェイス２９との間でデータのやり取りが行われる動作である。内部動作は、ＢｏｏｔＲＡＭあるいはＤａｔａＲＡＭ０，１とメモリセルアレイ１１との間でデータのやり取りが行われる動作である。
［２−２−１］外部同期動作
図６は、ＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、またはＤａｔａＲＡＭ０、ＤａｔａＲＡＭ１）に対する外部同期動作時のプリチャージ動作のタイミングチャートである。
まず、各信号について説明する。外部クロックＣＬＫは外部から入力されるクロックである。内部クロックＣＰは、外部クロックに同期して内部で生成されるクロックである。アドレスＡＥＸＴ＜０：１１＞は、外部同期動作時にアドレスカウンタ（ＥＸ）４１ａによりインクリメントされて出力されるアドレスである。アドレス“００Ｄ(１６進数)”からアドレス“０１１”までへの変化がアドレスの遷移を示し、この中で、アドレス“００Ｆ”からアドレス“０１０”への変化がロウアドレスの切り替わり、すなわちワード線の選択の切り替わりを示す。
信号ＡＥＸＴ＿ＲＯＷＴＲＩＧは、アドレスカウンタ（ＥＸ）４１ａによりアドレスがインクリメントされて出力されたとき、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知して、カウンタアドレス検知回路（ＥＸ）４２ａから出力される信号である。
信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸは、信号ＡＥＸＴ＿ＲＯＷＴＲＩＧが出力されている期間に（ここでは、“Ｈ”のときに）、内部クロックＣＰに同期して内部クロック同期回路（ＥＸ）４３ａから出力される信号である。
信号ＲＡＭＴＤＢｎ，ＲＡＭＴＤ０ｎ，ＲＡＭＴＤ１ｎは、信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸのパルスに応じて出力される信号である。
イコライズ信号ＥＱＬＢ，ＥＱＬ０，ＥＱＬ１は、ＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１）内のメモリセルに接続されたビット線対ＢＬ，/ＢＬのプリチャージ及びイコライズ（プリチャージ動作）を実行するための信号である。イコライズ信号/ＥＱＬＢ，/ＥＱＬ０，/ＥＱＬ１はその反転信号である。
信号ＷＬＥＤは、選択されたワード線の電位を制御する信号である。信号ＷＬ＜ｎ＞，ＷＬ＜ｎ＋１＞は、ワード線ＷＬ＜ｎ＞，ＷＬ＜ｎ＋１＞にそれぞれ供給される信号である。信号ＢＬ，/ＢＬは、ビット線ＢＬ，/ＢＬにそれぞれ供給される信号である。信号ＩＮＴは、内部動作または外部同期動作のいずれを行うかを示し、内部動作を行うときに“Ｈ”となる。
以下に、図６を参照して、外部同期動作を説明する。
同期動作では、内部クロックＣＰの立ち上がりエッジに同期して、アドレスカウンタ（ＥＸ）４１ａによりアドレスがインクリメントされ、インクリメントされたアドレスが順次出力される。
これらアドレスの切り替わりにおいて、ロウアドレスが切り替わるアドレスの１つ前のアドレス、すなわちワード線の選択が切り替わる１つ前のアドレスが検知されたとき、信号ＡＥＸＴ＿ＲＯＷＴＲＩＧが“Ｌ”から“Ｈ”に立ち上がる。ここでは、信号ＡＥＸＴ＿ＲＯＷＴＲＩＧは、アドレス“００Ｅ”からアドレス“００Ｆ”への変化が検知されたとき、“Ｌ”から“Ｈ”になり、アドレス“００Ｆ”からアドレス“０１０”への変化が検知されたとき、“Ｈ”から“Ｌ”になる。
信号ＡＥＸＴ＿ＲＯＷＴＲＩＧが“Ｈ”の期間に、内部クロックＣＰが“Ｌ”から“Ｈ”に立ち上がると、その立ち上がりエッジに同期して信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸが所定期間“Ｈ”となる。すなわち、信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸとして“Ｈ”パルスが出力される。さらに、信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸの“Ｈ”パルスに応じて、信号ＲＡＭＴＤＢｎ，ＲＡＭＴＤ０ｎ，ＲＡＭＴＤ１ｎが所定期間“Ｌ”となる。すなわち、“Ｌ”パルスが出力される。
次に、信号ＲＡＭＴＤＢｎ，ＲＡＭＴＤ０ｎ，ＲＡＭＴＤ１ｎの立ち下がりエッジに応じて、イコライズ信号ＥＱＬＢ，ＥＱＬ０，ＥＱＬ１が所定期間“Ｈ”となり、イコライズ信号/ＥＱＬＢ，/ＥＱＬ０，/ＥＱＬ１は、所定期間“Ｌ”となる。
これにより、ビット線対ＢＬ，/ＢＬのプリチャージ及びイコライズ（プリチャージ動作）が開始され、所定時間経過後に終了する。このとき、選択されていたワード線ＷＬ＜ｎ＞が非選択となり、ワード線ＷＬ＜ｎ＞の電位が“Ｌ”となる。続いて、ワード線ＷＬ＜ｎ＋１＞が選択され、ワード線ＷＬ＜ｎ＋１＞の電位が“Ｈ”となる。そして、センスアンプによる動作が開始される。
外部同期動作では、クロックに同期して動作する読み出し動作及び書き込み動作において、ロウアドレスが切り替わるアドレスの１つ前のアドレスが出力されたことを検知して、ビット線をプリチャージ及びイコライズするプリチャージ動作を起動する。また、ロウアドレスが切り替わるアドレスが出力される契機となるクロックの１つ前のクロックに応じて、プリチャージ及びイコライズするプリチャージ動作を起動してもよい。
これにより、ワード線の選択の切り替わり時に行うプリチャージ動作を１クロック分早めることができ、読み出し動作及び書き込み動作を高周波数動作化および高速化することができる。なおここでは、プリチャージ動作を１クロック分早める例を示したが、０．５あるいは１．５クロック分早めることも可能である。
また、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知した検知信号が出力されている期間に、内部クロックに同期してプリチャージ及びイコライズするプリチャージ動作を起動する。これにより、１クロック前のデータの破壊を防止でき、さらにワード線の誤選択も防止できる。
［２−２−２］内部動作
図７は、ＳＲＡＭセルアレイに対する内部動作時のプリチャージ動作を示すタイミングチャートである。
ここでは、半導体記憶装置内で生成された内部クロックＡＣＬＫに同期したロード及びプログラムについて説明する。ロードは、ＮＡＮＤ型フラッシュメモリ１からＳＲＡＭ２にデータを読み出す動作である。プログラムは、ＳＲＡＭ２からＮＡＮＤ型フラッシュメモリ１にデータを書き込む動作である。
図６に示した、外部クロックＣＬＫ、内部クロックＣＰ、アドレスＡＥＸＴ、信号ＡＥＸＴ＿ＲＯＷＴＲＩＧ、および信号Ｆ＿ＣＮＴＡＤＤ＿ＥＸが、図７に示すように、それぞれ内部クロックＡＣＬＫ、内部クロックＡＣＬＫ＿ＣＰ、アドレスＡＩＮＴ、信号ＡＩＮＴ＿ＲＯＷＴＲＩＧ、および信号Ｆ＿ＣＮＴＡＤＤ＿ＩＮに換わる。さらに、内部動作であることを指定する信号ＩＮＴが、“Ｈ”となる。その他の動作は、前述した外部同期動作と同様であるため、説明は省略する。
内部動作においても、外部同期動作と同様に、ロウアドレスが切り替わるアドレスの１つ前のアドレスが出力されたことを検知して、ビット線をプリチャージ及びイコライズするプリチャージ動作を起動する。また、ロウアドレスが切り替わるアドレスが出力される契機となるクロックの１つ前のクロックに応じて、プリチャージ及びイコライズするプリチャージ動作を起動してもよい。
これにより、ワード線の選択の切り替わり時に行うプリチャージ動作を１クロック分早めることができ、読み出し動作及び書き込み動作を高周波数動作化および高速化することができる。これによって、半導体記憶装置の内部におけるデータ転送を高速化できる。なおここでは、プリチャージ動作を１クロック分早める例を示したが、０．５あるいは１．５クロック分早めることも可能である。
また、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知した検知信号が出力されている期間に、内部クロックに同期してプリチャージ及びイコライズするプリチャージ動作を起動する。これにより、１クロック前のデータの破壊を防止でき、さらにワード線の誤選択も防止できる。
［３］実施形態の効果
本実施形態の効果をわかりやすく説明するために、図８に比較例としてのプリチャージ動作のタイミングチャートを示す。
図示するように、この比較例では、アドレス“００Ｆ”からアドレス“０１０”への変化を検知して、すなわちロウアドレスが切り替わるアドレスを検知して、信号ＣＮＴ＿ＡＤＤ及び信号ＲＡＭＴＤを経て、イコライズ信号ＥＱＬを起動している。つまり、ワード線の選択の切り替わりを検知し、この検知信号を用いてビット線をプリチャージ及びイコライズするプリチャージ動作を起動している。
これに対して、前述したように本実施形態では、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知して、ビット線をプリチャージ及びイコライズするプリチャージ動作を起動する。
これにより、比較例に比べて、プリチャージ動作を起動するまでの時間を早めることができる。この結果、ワード線の選択の切り替わり時に生じていたタイムラグを低減でき、読み出し動作及び書き込み動作を高周波数動作化および高速化することができる。
また、本実施形態では、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知した検知信号が出力されている期間に、内部クロックに同期してプリチャージ及びイコライズするプリチャージ動作を起動する。これにより、１クロック前のデータを破壊することなく、またワード線の誤選択を防止しつつ、ビット線のプリチャージ動作を早く起動することができる。この場合、プリチャージ動作を起動するまでの時間を、比較例に比べて１／２クロック程度早めることができる。この結果、半導体記憶装置において最適な高速化が設定可能である。
以上説明したように本実施形態によれば、カウンタアドレス検知回路を追加することにより、内部クロックでカウントアップするカウンタアドレスの検知が可能になる。図６及び図７に示したタイミングチャートは、アドレス“００Ｅ(１６進数)”からアドレス“００Ｆ”への切り替わりを、カウンタアドレス検知回路により検知させた場合であり、これによりビット線に対して行うプリチャージ及びイコライズの起動を１／２クロック程度早めることができる。
さらに、内部クロック同期回路を追加することにより、内部クロックに同期させてプリチャージ及びイコライズを行うことで、１クロック前のリードデータまたはライトデータを保証することができる。また、アドレス確定後に、プリチャージ及びイコライズを開始することにより、ワード線の誤選択を防止することができる。
以上により、ビット線をプリチャージ及びイコライズする起動を早めることにより、選択ワード線の切り替わり時に悪化していた動作周波数やアクセスタイムを改善すること、すなわち動作周波数を高めることやアクセスタイムを高速化することが可能である。
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。さらに、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
１…ＮＡＮＤ型フラッシュメモリ、２…ＳＲＡＭ、３…コントローラ、１１…メモリセルアレイ、１２…センスアンプ、１３…ページバッファ、１４…ロウデコーダ、１５…電圧供給回路、１６…シーケンサ、１７，１８…オシレータ、２１ａ〜２１ｃ…ＳＲＡＭセルアレイ、２２ａ〜２２ｃ…ロウデコーダ、２３ａ〜２３ｃ…センスアンプ、２４…ＥＣＣバッファ、２５…ＥＣＣエンジン、２６…ＤＱバッファ、２７…アクセスコントローラ、２８ａ，２８ｂ…バーストバッファ、２９…ユーザインターフェイス、３１…アドレス／コマンド発生回路、３２…ステートマシン、３３…レジスタ、３４…ＣＵＩ（Command User Interface）、３５…アドレス／タイミング発生回路、４１ａ…アドレスカウンタ（ＥＸ）、４１ｂ…アドレスカウンタ（ＩＮ）、４２ａ…カウンタアドレス検知回路（ＥＸ）、４２ｂ…カウンタアドレス検知回路（ＩＮ）、４３ａ…内部クロック同期回路（ＥＸ）、４３ｂ…内部クロック同期回路（ＩＮ）、４４ａ…アドレス遷移検知回路（ＥＸ）、４４ｂ…アドレス遷移検知回路（ＩＮ）、４５ａ…バッファ（Ｂ）、４５ｂ…バッファ（０）、４５ｃ…バッファ（１）、４６ａ…イコライズ制御回路（Ｂ）、４６ｂ…イコライズ制御回路（０）、４６ｃ…イコライズ制御回路（１）。

Claims (8)

  1. 複数のメモリセルを有するメモリアレイと、
    ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、
    前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するアドレス検知回路と、
    前記アドレス検知回路から出力される前記検知信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路と、
    を具備することを特徴とする半導体記憶装置。
  2. 複数のメモリセルを有するメモリアレイと、
    ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、
    前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するアドレス検知回路と、
    前記アドレス検知回路から前記検知信号が出力されている期間に、前記クロックに同期した起動信号を出力するクロック同期回路と、
    前記クロック同期回路から出力される前記起動信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路と、
    を具備することを特徴とする半導体記憶装置。
  3. 前記アドレス検知回路は、ロウアドレスが切り替わるアドレスの１つ前のアドレスを検知し、検知信号を出力することを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 複数のメモリセルを有するメモリアレイと、
    ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、
    前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスが出力される契機となるクロックより前のクロックに応じて、検知信号を出力するアドレス検知回路と、
    前記アドレス検知回路から出力される前記検知信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路と、
    を具備することを特徴とする半導体記憶装置。
  5. 複数のメモリセルを有するメモリアレイと、
    ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタと、
    前記アドレスカウンタから出力された前記アドレスにおいて、ロウアドレスが切り替わるアドレスが出力される契機となるクロックより前のクロックに応じて、検知信号を出力するアドレス検知回路と、
    前記アドレス検知回路から前記検知信号が出力されている期間に、前記クロックに同期した起動信号を出力するクロック同期回路と、
    前記クロック同期回路から出力される前記起動信号に応じて、前記メモリセルに接続された前記ビット線に対してプリチャージ動作を行う制御回路と、
    を具備することを特徴とする半導体記憶装置。
  6. 前記アドレス検知回路は、ロウアドレスが切り替わるアドレスが出力される契機となるクロックより１つ前のクロックに応じて、検知信号を出力することを特徴とする請求項４または５に記載の半導体記憶装置。
  7. 前記プリチャージ動作は、前記メモリアレイに設けられたワード線の選択が切り替わる際、前記ビット線をプリチャージ及びイコライズする動作であることを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 前記メモリアレイはＳＲＡＭセルアレイで構成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
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