JP2010027155A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルの良否を正確に判定する。
【解決手段】正データをプログラムするための第1メモリアレイと、反転データをプログラムするための第2メモリアレイと、を備え、第1メモリアレイに含まれる判定処理対象となる第1メモリセルと、第2メモリアレイに含まれて第1メモリセルとペアとなる第2メモリセルと、を選択するカラムアドレスデコーダ22と、クロック信号を受けて、クロック信号の第1の位相に応じたタイミングで第1メモリセル及び第2メモリセルをプログラムするプレチャージ信号を生成するプレチャージ生成回路32と、クロック信号を受けて、クロック信号の第1の位相とは異なる第2の位相に応じたタイミングでイネーブル信号を生成するイネーブル生成回路34とを備え、イネーブル信号に応じて、第1メモリセル及び第2メモリセルの出力を判定する。
【選択図】図8
【解決手段】正データをプログラムするための第1メモリアレイと、反転データをプログラムするための第2メモリアレイと、を備え、第1メモリアレイに含まれる判定処理対象となる第1メモリセルと、第2メモリアレイに含まれて第1メモリセルとペアとなる第2メモリセルと、を選択するカラムアドレスデコーダ22と、クロック信号を受けて、クロック信号の第1の位相に応じたタイミングで第1メモリセル及び第2メモリセルをプログラムするプレチャージ信号を生成するプレチャージ生成回路32と、クロック信号を受けて、クロック信号の第1の位相とは異なる第2の位相に応じたタイミングでイネーブル信号を生成するイネーブル生成回路34とを備え、イネーブル信号に応じて、第1メモリセル及び第2メモリセルの出力を判定する。
【選択図】図8
Description
本発明は、メモリセルの良否を判定するための判定回路を備えた半導体記憶装置に関する。
フローティングゲートに電荷を注入することによって各セルにビット情報を記憶することが可能なメモリセルが知られている。
例えば、ドレインとソースとの間に形成されたチャネル上に、フローティングゲートが絶縁膜を介して形成され、その一部がソース領域に重なり、また、コントロールゲートが絶縁膜を介して形成され、その一部がフローティングゲートに重なるように形成されたメモリセルが知られている。
このようなメモリセルを用いた半導体記憶装置は、図11に示すように、n本のワード線WL0〜WLn−1(図中にはWLkのみ示す)とm本のビット線BL0〜BLm−1の交点にメモリセルをそれぞれマトリクス状に配置し、各行のメモリセルのコントロールゲートをワード線WL0〜WLn−1のいずれか1つに接続し、ドレインをビット線BL0〜BLm−1のいずれか1つに接続した構成を有する。また、各行のメモリセルのソースを共通ソース線SLに接続する。
このような半導体記憶装置において、メモリセルに書き込まれたデータを消去する際には、総てのビット線BL0〜BLm−1に接地電位(0V)を印加し、データを消去するメモリセルのワード線WLkに消去電圧(14.5V程度)を印加する。これにより、1
つのワード線WLkに接続されているメモリセルのデータが一括消去される。
つのワード線WLkに接続されているメモリセルのデータが一括消去される。
また、メモリセルにデータを書き込む(プログラム動作)際には、ローアドレスデータに基づいて書き込み対象となるメモリセルのワード線WLkを選択し、そのワード線WLkに選択電圧Vgp(2.0V程度)を印加し、さらに、選択されたワード線WLkに関係する共通ソース線SLにプログラム電圧Vp(12.2V程度)を印加する。このような状態において、各ビット線BL0〜BLm−1に書き込み可能電圧Vse(0.9V程度)を印加すると対応するメモリセルのフローティングゲートには電荷が注入されてデータ「0」がプログラムされ、各ビット線BL0〜BLm−1に書き込み禁止電圧Vsd(4.0V程度)を印加すると対応するメモリセルのフローティングゲートには電荷が注入されることなくデータ「1」がプログラムされる。
また、メモリセルからデータを読み出す際には、ローアドレスデータに基づいて読み込み対象となるメモリセルのワード線WLkに選択電圧vgr(4.0V程度)を印加し、さらに、総ての共通ソース線SLに接地電位(0V)を印加する。そして、読み出し対象となるメモリセルのビット線BLjを選択してセンスアンプに接続する。これにより、ワード線WLkとビット線BLjによって選択されたメモリセルに保たれているデータの読み出しが行われる。このとき、センスアンプは一定のリファレンス電流Irefと選択されたメモリセルに流れるセル電流Irとを比較し、その大小関係に応じて読み出しデータの判定を行う。すなわち、セル電流Ir>リファレンス電流Irefであればデータ「1」と判定し、セル電流Ir<リファレンス電流Irefであればデータ「0」と判定する。
このような半導体記憶装置において、読み出し動作時のセル電流Irはメモリセルの経時変化やプログラミング時のディスターブ等の様々な要因によって変動する。なお、ディスターブとは非選択状態のメモリセルの閾電圧(閾電流)が変動する現象である。このような読み出し動作時のセル電流Irの変動はデータの読み出し誤り等の原因となる。
そこで、図12に示すように、各メモリセルに正データをプログラムするための第1メモリアレイと、各メモリセルに正データの反転データをプログラムするための第2メモリアレイと、を備え、読み出し動作時にはカラムアドレスデコーダ10によって正データか書き込まれたメモリセルとそのメモリセルに対応し反転データが書き込まれたメモリセルとを同時に選択し、それらのビット線BL_Tj,BL_Bjから出力される信号Truerと信号Barrを差動アンプ12で増幅してデータを読み出す構成が考えられている(特許文献1)。
このような半導体記憶装置において、メモリセルに十分なセル電流が流れて動作するか否かを開発時や出荷前に評価するために判定回路が用いられている。例えば、判定回路は、図12に示すように、プレチャージ(PC)生成回路14、イネーブル(ENB)生成回路16及びスイッチング素子18を備える。PC生成回路14は、図13に示すように、NOT素子14a、遅延回路14b、NAND素子14c、NOT素子14dを含んで構成される。PC生成回路14は、図14に示すように、クロック信号CLKを受けて、クロック信号のパルスの立ち下がりのタイミングで立ち上がり、クロック信号のパルスの立ち下がりから遅延回路14bに設定された遅延時間TBだけ遅れて立ち下がるプレチャージパルス(PC)を生成して出力する。プレチャージパルスは、スイッチング素子18のゲートに入力される。
また、ENB生成回路16は、図15に示すように、遅延回路16a、NOT素子16b、D−フリップ・フロップ16cを含んで構成される。ENB生成回路16は、図14に示すように、プレチャージパルスの立ち下がりから遅延回路16aに設定された遅延時間TAだけ遅れて立ち上がり、プレチャージパルスの立ち上がりから遅延回路16aに設定された遅延時間だけ遅れて立ち下がるイネーブルパルス(ENABLE)を生成して出力する。イネーブルパルスは差動アンプ12に入力され、差動アンプ12はイネーブルパルスがハイレベルである期間のみビット線BL_Tj,BL_Bjから出力される信号Truerと信号Barrの差動増幅を行ってデータを出力する。
このような判定回路を用いて、カラムアドレスデコーダ10に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスnを設定し、クロック信号に同期させてプレチャージパルスをスイッチング素子18のゲートに印加して選択されたメモリセルを遅延回路14bの遅延時間TBだけ充電する。その後、プレチャージパルスの立ち下がりから遅延回路16aに設定された遅延時間TAだけ遅れて立ち上がるイネーブルパルスを差動アンプ12へ入力することによって、選択されたペアのメモリセルに接続されたビット線BL_Tj,BL_Bjから出力される信号Truerと信号Barrを差動増幅してデータとして出力する。
ここで、ビット線BL_Tjに接続されたメモリセルにデータ「1」をプログラムし、ビット線BL_Bjに接続されたメモリセルにデータ「0」をプログラムした場合、図14に示すように、ビット線BL_Tjに接続されたメモリセルからプレチャージが終了してから遅延時間TAだけセル電流を流して放電した後に差動アンプ12を動作させる。差動アンプ12の出力が所定の閾電圧よりも小さければ選択されたメモリセルのペアは不良であると判定し、そうでなければ正常であると判定する。
遅延時間TAは、動作電圧、温度、プロセスのばらつき等を考慮して、セル電流による放電が最も小さい場合でもデータの読み出しが確実にできる時間に設定する必要がある。
しかしながら、このようなメモリセルのアレイを有する半導体記憶装置の機種を展開する際に、メモリセルの容量等のセル特性が変更されると各ビット線に対する寄生容量等も変化し、総ての機種において一定の遅延時間TAを設定するだけではメモリセルの良否判定ができなくなるという問題がある。
本発明の1つの態様は、複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線との各交点に配置されたメモリセルのアレイであって、正データをプログラムするための第1メモリアレイと、前記正データの反転データをプログラムするための第2メモリアレイと、を備えるメモリセルアレイと、前記第1メモリアレイに含まれる判定処理対象となる第1メモリセルと、前記第2メモリアレイに含まれて前記第1メモリセルとペアとなる第2メモリセルと、を選択するカラムアドレスデコーダと、パルス状に周期的に変化するクロック信号を受けて、前記クロック信号の第1の位相に応じたタイミングで前記第1メモリセル及び前記第2メモリセルをプログラムするプレチャージ信号を生成するプレチャージ生成回路と、前記クロック信号を受けて、前記クロック信号の前記第1の位相とは異なる第2の位相に応じたタイミングでイネーブル信号を生成するイネーブル生成回路と、を備え、前記イネーブル信号に応じて、前記第1メモリセル及び前記第2メモリセルの出力を判定することを特徴とする半導体記憶装置である。
ここで、前記イネーブル信号を受けて、前記イネーブル信号により定まるタイミングにおいて前記第1メモリセルの出力電圧と基準電圧とを比較する第1の差動アンプと、前記イネーブル信号を受けて、前記タイミングにおいて前記第2メモリセルの出力電圧と前記基準電圧とを比較する第2の差動アンプと、を備えることが好適である。
また、前記第1の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか一方の位相であり、前記第2の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか他方の位相であることが好適である。
本発明によれば、メモリセルの良否を正確に判定することができる。
<第1の実施の形態>
本発明の実施の形態における半導体記憶装置100は、図1に示すように、ローアドレスデコーダ20、カラムアドレスデコーダ22、書込回路24、第1差動アンプ26、第2差動アンプ28、第3差動アンプ30、プレチャージ(PC)生成回路32、第1イネーブル(ENB1)生成回路34、第2イネーブル(ENB2)生成回路36及びスイッチング素子38を含んで構成される。
本発明の実施の形態における半導体記憶装置100は、図1に示すように、ローアドレスデコーダ20、カラムアドレスデコーダ22、書込回路24、第1差動アンプ26、第2差動アンプ28、第3差動アンプ30、プレチャージ(PC)生成回路32、第1イネーブル(ENB1)生成回路34、第2イネーブル(ENB2)生成回路36及びスイッチング素子38を含んで構成される。
本実施の形態におけるメモリアレイも、図12と同様に、各メモリセルに正データをプログラムするための第1メモリアレイと、各メモリセルに正データの反転データをプログラムするための第2メモリアレイと、を備える。
n本のワード線WL0〜WLn−1(図中にはWLkのみ示す)とm本のビット線BL_T0〜BL_Tm−1の交点にメモリセルをそれぞれマトリクス状に配置し、各行のメモリセルのコントロールゲートをワード線WL0〜WLn−1のいずれか1つに接続し、ドレインをビット線BL_T0〜BL_Tm−1のいずれか1つに接続することによって第1メモリアレイが構成される。ワード線WL0〜WLn−1とm本のビット線BL_B0〜BL_Bm−1の交点にメモリセルをそれぞれマトリクス状に配置し、各行のメモリセルのコントロールゲートをワード線WL0〜WLn−1のいずれか1つに接続し、ドレインをビット線BL_B0〜BL_Bm−1のいずれか1つに接続することによって第2メモリアレイが構成される。各行のメモリセルのソースは共通ソース線SLに接続される。
ビット線BL_Tjとビット線BL_Bj(jは0〜m−1)はペアとなるメモリセルが接続されており、第1メモリアレイは正データをプログラムするために設けられ、第2メモリアレイは正データの反転データをプログラムするために設けられる。
このような半導体記憶装置において、メモリセルに書き込まれたデータを消去する際には、カラムアドレスデコーダ22にカラムアドレスデータ(CAD)を入力して、総てのビット線BL_T0〜BL_Tm−1,BL_B0〜BL_Bm−1に接地電位(0V)を印加する。また、ローアドレスデコーダ20にローアドレスデータ(RAD)を入力して、データを消去するメモリセルのワード線WLkに消去電圧(14.5V程度)を印加する。これにより、1つのワード線WLkに接続されているメモリセルのデータが一括消去される。
また、メモリセルにデータを書き込む(プログラム動作)際には、ローアドレスデコーダ20にローアドレスデータ(RAD)を入力して、書き込み対象となるメモリセルのワード線WLkを選択し、そのワード線WLkに選択電圧Vgp(2.0V程度)を印加する。さらに、選択されたワード線WLkに関係する共通ソース線SLにプログラム電圧Vp(12.2V程度)を印加する。このような状態において、カラムアドレスデコーダ22にカラムアドレスデータ(CAD)を入力して各ビット線BL_T0〜BL_Tm−1,BL_B0〜BL_Bm−1からペアとなるビット線BL_Tj,BL_Bj(jは0〜m−1)を選択すると共に、書込回路24に入力されるデータに応じて選択されたメモリセルのビット線BL_Tj,BL_Bjに書き込み可能電圧Vse(0.9V程度)又は書き込み禁止電圧Vsd(4.0V程度)が印加される。書き込み可能電圧Vse(0.9V程度)を印加すると対応するメモリセルのフローティングゲートには電荷が注入されてデータ「0」がプログラムされ、各ビット線BL0〜BLm−1に書き込み禁止電圧Vsd(4.0V程度)を印加すると対応するメモリセルのフローティングゲートには電荷が注入されることなくデータ「1」がプログラムされる。
ビット線BL_Tj及びビット線BL_Bj(jは0〜m−1)にはペアとなるメモリセルが接続されているので、書込回路24に入力されたデータが「0」である場合には、ビット線BL_Tjに書き込み可能電圧Vseが印加され、ビット線BL_Bjには書き込み禁止電圧Vsdが印加される。また、書込回路24に入力されたデータが「1」である場合には、ビット線BL_Tjに書き込み禁止電圧Vsdが印加され、ビット線BL_Bjには書き込み可能電圧Vseが印加される。
また、メモリセルからデータを読み出す際には、ローアドレスデコーダ20にローアドレスデータを入力して、読み込み対象となるメモリセルのワード線WLkに選択電圧vgr(4.0V程度)を印加する。さらに、総ての共通ソース線SLに接地電位(0V)を印加する。そして、カラムアドレスデコーダ22にカラムアドレスデータを入力して、読み出し対象となるペアのメモリセルのビット線BL_Tj及びビット線BL_Bj(jは0〜m−1)を選択して第1差動アンプ26に接続する。第1差動アンプ26は、正データか書き込まれたメモリセルとそのメモリセルに対応し反転データが書き込まれたメモリセルとから出力される電圧をそれぞれ信号Truerと信号Barrとして、信号Truerと信号Barrの差分を増幅してデータとして出力する。
<良否判定処理>
以下、半導体記憶装置100におけるメモリセルの良否判定処理について説明する。良否判定処理とは、メモリセルに十分なセル電流が流れて動作するか否かを開発時や出荷前に評価する処理である。
以下、半導体記憶装置100におけるメモリセルの良否判定処理について説明する。良否判定処理とは、メモリセルに十分なセル電流が流れて動作するか否かを開発時や出荷前に評価する処理である。
半導体記憶装置100における判定回路は、図1に示すように、第1差動アンプ26、第2差動アンプ28、第3差動アンプ30、PC生成回路32、ENB1生成回路34、ENB2生成回路36及びスイッチング素子38を含んで構成される。PC生成回路32は、図13に示したように、NOT素子14a、遅延回路14b、NAND素子14c、NOT素子14dを含んで構成される。PC生成回路14は、図4に示すように、クロック信号CLKを受けて、クロック信号のパルスの立ち下がりのタイミングで立ち上がり、クロック信号のパルスの立ち下がりから遅延回路14bに設定された遅延時間TBだけ遅れて立ち下がるプレチャージパルス(PC)を生成して出力する。プレチャージパルスは、スイッチング素子38のゲートに入力される。
ENB1生成回路34は、図2に示すように、NOT素子34a、D−フリップ・フロップ34bを含んで構成される。ENB1生成回路34は、図4に示すように、プレチャージパルスの立ち下がりのタイミングで立ち上がり、プレチャージパルスの立ち下がりに応じて立ち下がるパルス(ENB1)を生成して出力する。信号ENB1は第2差動アンプ28及び第3差動アンプ30に入力され、第2差動アンプ28及び第3差動アンプ30は信号ENB1がハイレベルである期間のみそれぞれビット線BL_Tj,BL_Bjから出力される信号Truer及び信号Barrと基準電圧Vrefとの比較を行う。第2差動アンプ28は、信号Truerが基準電圧Vref以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。第3差動アンプ30は、信号Barrが基準電圧Vref以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。基準電圧Vrefは、接地電位を基準として電源電圧Vccよりも低く設定される。
ENB2生成回路36は、図3に示すように、NOR素子36a,NOT素子36b、36c,36dを含んで構成される。NOR素子36a及びNOT素子36bの直列接続は、図4に示すように、第2差動アンプ28及び第3差動アンプ30のいずれか一方の出力がハイレベルになったときに信号BL_DETをハイレベルとし、そうでない場合に信号BL_DETをローレベルとする。信号BL_DETはNOT素子36c,36dの直列接続で構成されるバッファを介して第1差動アンプ26に信号ENB2として入力される。
このような判定回路を用いて、正データと反転データとを記憶するペアとなるメモリセルの良否を判定する。カラムアドレスデコーダ22に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスnを設定し、クロック信号CLKに同期させてプレチャージパルスをスイッチング素子38のゲートに印加し、図4に示すように、時刻t0から時刻t1までの遅延時間TBだけ選択されたメモリセルを充電する。
その後、プレチャージパルスの立ち下がりに応じて立ち上がる信号ENB1を受けて、第2差動アンプ28及び第3差動アンプ30ではそれぞれビット線BL_Tj,BL_Bjから出力される信号Truer及び信号Barrと基準電圧Vrefとの比較が行われる。そして、時刻t2において第2差動アンプ28及び第3差動アンプ30のいずれか一方の出力がハイレベルになった場合、すなわち、信号Truerが基準電圧Vref以下となった場合、又は、信号Barrが基準電圧Vref以下となった場合に信号BL_DETがハイレベルとなり、それに続いて信号ENB2がハイレベルとなる。
信号ENB2が第1差動アンプ26へ入力されることによって、選択されたペアのメモリセルに接続されたビット線BL_Tj,BL_Bjから出力される信号Truerと信号Barrの差分が増幅されてデータとして出力される。
例えば、図4に示すように、ビット線BL_Tjに接続されたメモリセルからプレチャージが終了し、第2差動アンプ28及び第3差動アンプ30によりビット線BL_Tjに接続されたメモリセルの信号Truer又はビット線BL_Bjに接続されたメモリセルの信号Barrが基準電圧Vref以下となったときに第1差動アンプによりデータを読み出して良否判定を行う。
以上のように、本実施の形態の半導体記憶装置100では、良否判定の対象となるペアのメモリセルが繋がるビット線BL_Tj,BL_Bjから出力される信号Truerと信号Barrの時間的変化に基づいて良否判定を行うタイミングが自動的に設定される。したがって、半導体記憶装置100に含まれるメモリセルの容量等のセル特性が変更や回路の寄生容量等の変化によらず、総ての機種においてメモリセルの良否判定を正確に行うことができる。
<変形例>
本発明の変形例における半導体記憶装置102は、図5に示すように、ローアドレスデコーダ20、カラムアドレスデコーダ22、書込回路24、第1差動アンプ26、第2差動アンプ28、第3差動アンプ30、プレチャージ(PC)生成回路32、第1イネーブル(ENB1)生成回路34、第3イネーブル(ENB3)生成回路46、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。
本発明の変形例における半導体記憶装置102は、図5に示すように、ローアドレスデコーダ20、カラムアドレスデコーダ22、書込回路24、第1差動アンプ26、第2差動アンプ28、第3差動アンプ30、プレチャージ(PC)生成回路32、第1イネーブル(ENB1)生成回路34、第3イネーブル(ENB3)生成回路46、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。
本変形例における半導体記憶装置102は、第3イネーブル(ENB3)生成回路46並びに第1差動アンプ26及び第4差動アンプ40の動作が上記半導体記憶装置100と異なっている。以下では、他の構成要素については上記半導体記憶装置100と同様であるので説明を省略し、第3イネーブル(ENB3)生成回路46並びに第1差動アンプ26及び第4差動アンプ40について主に説明する。
<良否判定処理>
半導体記憶装置102における判定回路は、図5に示すように、第1差動アンプ26、第2差動アンプ28、第3差動アンプ30、PC生成回路32、ENB1生成回路34、ENB3生成回路46、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。第2差動アンプ28、第3差動アンプ30、PC生成回路32、ENB1生成回路34、スイッチング素子38の動作は上記半導体記憶装置100と同様であるので説明は省略する。ただし、上記説明において基準電圧Vrefが基準電圧Vref1に変更される。
半導体記憶装置102における判定回路は、図5に示すように、第1差動アンプ26、第2差動アンプ28、第3差動アンプ30、PC生成回路32、ENB1生成回路34、ENB3生成回路46、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。第2差動アンプ28、第3差動アンプ30、PC生成回路32、ENB1生成回路34、スイッチング素子38の動作は上記半導体記憶装置100と同様であるので説明は省略する。ただし、上記説明において基準電圧Vrefが基準電圧Vref1に変更される。
ENB3生成回路46は、図6に示すように、NOR素子46a,NOT素子46b、遅延回路46c及びD−フリップ・フロップ46dを含んで構成される。NOR素子46a及びNOT素子46bの直列接続は、図7に示すように、第2差動アンプ28及び第3差動アンプ30のいずれか一方の出力がハイレベルになったときに信号BL_DETをハイレベルとし、そうでない場合に信号BL_DETをローレベルとする。信号BL_DETは、遅延回路46cを介してD−フリップ・フロップ46dのクロック端子に接続される。D−フリップ・フロップ46dのデータ端子Dには電源電圧Vccが印加される。これにより、D−フリップ・フロップ46dの出力端子Qから出力される信号ENB3は、信号BL_DETの立ち上がり遅延回路46cに設定された遅延時間TCだけ遅れて立ち上がる。
ENB3生成回路46から出力された信号ENB3は、第1差動アンプ26及び第4差動アンプ40に入力される。第1差動アンプ26及び第4差動アンプ40は信号ENB3がハイレベルである期間のみそれぞれビット線BL_Tj,BL_Bjから出力される信号Truer及び信号Barrと基準電圧Vref2との比較を行う。第1差動アンプ26は、信号Truerが基準電圧Vref2以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。第4差動アンプ40は、信号Barrが基準電圧Vref2以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。基準電圧Vref2は、接地電位を基準として基準電圧Vref1よりも低く設定される。
第1差動アンプ26及び第4差動アンプ40の出力はNAND素子42とNOT素子44の直接接続に入力される。NAND素子42及びNOT素子44は、図7に示すように、第1差動アンプ26及び第4差動アンプ40の両方の出力がハイレベルになったときに出力信号Dataをハイレベルとし、そうでない場合に出力信号Dataをローレベルとする。
このような判定回路を用いて、正データと反転データとを記憶するペアとなるメモリセルの良否を判定する。カラムアドレスデコーダ22に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスnを設定し、クロック信号CLKに同期させてプレチャージパルスをスイッチング素子38のゲートに印加し、図7に示すように、時刻t0から時刻t1までの遅延時間TBだけ選択されたメモリセルを充電する。
その後、プレチャージパルスの立ち下がりに応じて立ち上がる信号ENB1を受けて、第2差動アンプ28及び第3差動アンプ30ではそれぞれビット線BL_Tj,BL_Bjから出力される信号Truer及び信号Barrと基準電圧Vref1との比較が行われる。そして、時刻t2において第2差動アンプ28及び第3差動アンプ30のいずれか一方の出力がハイレベルになった場合、すなわち、信号Truerが基準電圧Vref1以下となった場合、又は、信号Barrが基準電圧Vref1以下となった場合に信号BL_DETがハイレベルとなり、それに続いて信号ENB2がハイレベルとなる。
信号ENB2が第1差動アンプ26及び第4差動アンプ40へ入力されることによって、第1差動アンプ26及び第4差動アンプ40ではそれぞれビット線BL_Tj,BL_Bjから出力される信号Truer及び信号Barrと基準電圧Vref2との比較が行われる。そして、信号BL_DETが立ち上がった時刻t2から遅延時間TCだけ経過した時刻t3において第1差動アンプ26及び第4差動アンプ40の両方の出力がハイレベルになった場合、すなわち、信号Truerが基準電圧Vref2以下となり、かつ、信号Barrが基準電圧Vref2以下となった場合に出力信号Dataがハイレベルとなる(図7の一点鎖線B)。この場合、メモリセルのペアは良品として判定する。一方、時刻t3において第1差動アンプ26及び第4差動アンプ40のいずれか一方の出力がローレベルのままである場合、すなわち、信号Truerが基準電圧Vref2以下とならず、又は、信号Barrが基準電圧Vref2以下とならなかった場合に出力信号Dataがローレベルとなる(図7の実線)。この場合、メモリセルのペアは不良として判定する。
以上のように、本変形例の半導体記憶装置102においても、良否判定の対象となるペアのメモリセルが繋がるビット線BL_Tj,BL_Bjから出力される信号Truerと信号Barrの時間的変化に基づいて良否判定を行うタイミングが自動的に設定される。したがって、半導体記憶装置102に含まれるメモリセルの容量等のセル特性が変更や回路の寄生容量等の変化によらず、総ての機種においてメモリセルの良否判定を正確に行うことができる。
<第2の実施の形態>
本発明の第2の実施の形態における半導体記憶装置200は、図8に示すように、ローアドレスデコーダ20、カラムアドレスデコーダ22、書込回路24、第1差動アンプ26、プレチャージ(PC)生成回路32、第4イネーブル(ENB4)生成回路50、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。
本発明の第2の実施の形態における半導体記憶装置200は、図8に示すように、ローアドレスデコーダ20、カラムアドレスデコーダ22、書込回路24、第1差動アンプ26、プレチャージ(PC)生成回路32、第4イネーブル(ENB4)生成回路50、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。
本実施の形態における半導体記憶装置200は、第4イネーブル(ENB4)生成回路50の動作が上記半導体記憶装置102と異なっている。以下では、第4イネーブル(ENB4)生成回路50について主に説明する。
<良否判定処理>
半導体記憶装置200における判定回路は、図8に示すように、第1差動アンプ26、プレチャージ(PC)生成回路32、第4イネーブル(ENB4)生成回路50、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。第4イネーブル(ENB4)生成回路50以外の動作は上記半導体記憶装置102と同様であるので説明は省略する。
半導体記憶装置200における判定回路は、図8に示すように、第1差動アンプ26、プレチャージ(PC)生成回路32、第4イネーブル(ENB4)生成回路50、スイッチング素子38、第4差動アンプ40、NAND素子42及びNOT素子44を含んで構成される。第4イネーブル(ENB4)生成回路50以外の動作は上記半導体記憶装置102と同様であるので説明は省略する。
ENB4生成回路50は、図9に示すように、NOT素子50a、NAND素子50b、NOT素子50cを含んで構成される。NOT素子50aにはクロック信号CLKが入力される。NAND素子50bには、NOT素子50aの出力及びクロック信号を2分周(周期を2倍)した分周クロックが入力される。図10に示すように、NAND素子50bの出力は、NOT素子50cにより反転されて信号ENB4が生成される。ENB4生成回路50によって、分周クロックの立ち上がりでハイレベル(H)となり、クロック信号CLKの立ち下がりでローレベル(L)となる信号ENB4が生成される。
ENB4生成回路50から出力された信号ENB4は、第1差動アンプ26及び第4差動アンプ40に入力される。第1差動アンプ26及び第4差動アンプ40は信号ENB4がハイレベルである期間のみそれぞれビット線BL_Tj,BL_Bjから出力される信号Truer及び信号Barrと基準電圧Vref2との比較を行う。第1差動アンプ26は、信号Truerが基準電圧Vref2以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。第4差動アンプ40は、信号Barrが基準電圧Vref2以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。
このような判定回路を用いて、正データと反転データとを記憶するペアとなるメモリセルの良否を判定する。カラムアドレスデコーダ22に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスnを設定し、クロック信号CLKの立ち上がりに同期させてプレチャージパルスをスイッチング素子38のゲートに印加し、図10に示すように、時刻t0から時刻t1までの遅延時間TBだけ選択されたメモリセルを充電する。
その後、クロック信号CLKの立ち下がりに応じて立ち上がる信号ENB4を受けて、第1差動アンプ26及び第4差動アンプ40ではそれぞれビット線BL_Tj,BL_Bjから出力される信号Truer及び信号Barrと基準電圧Vref2との比較が行われる。そして、クロック信号CLKの立ち上がり時刻t0から立ち下がり時刻t2だけ遅延したタイミング後に第1差動アンプ26及び第4差動アンプ40の両方の出力がハイレベルになった場合、すなわち、信号Truerが基準電圧Vref2以下となり、かつ、信号Barrが基準電圧Vref2以下となった場合に出力信号Dataがハイレベルとなる(図10の一転鎖線B)。この場合、メモリセルのペアは良品として判定する。一方、時刻t2後において第1差動アンプ26及び第4差動アンプ40のいずれか一方の出力がローレベルのままである場合、すなわち、信号Truerが基準電圧Vref2以下とならず、又は、信号Barrが基準電圧Vref2以下とならなかった場合に出力信号Dataがローレベルとなる(図10の実線)。この場合、メモリセルのペアは不良として判定する。
以上のように、本実施の形態の半導体記憶装置200では、良否判定の対象となるペアのメモリセルが繋がるビット線BL_Tj,BL_Bjから出力される信号Truerと信号Barrについてクロック信号CLKの立ち上がりから立ち下がりまでの時間に基づいて良否判定を行うタイミングが自動的に設定される。したがって、クロック信号CLKの周期やデューティを設定することによって、半導体記憶装置200に含まれるメモリセルの容量等のセル特性が変更や回路の寄生容量等の変化によらず、総ての機種においてメモリセルの良否判定を正確に行うことができる。
1 ドレイン、2 ソース、3 絶縁膜、4 フローティングゲート、5 コントロールゲート、6 絶縁膜、10 カラムアドレスデコーダ、12 差動アンプ、14 プレチャージ(PC)生成回路、14a NOT素子、14b 遅延回路、14c NAND素子、14d NOT素子、16 イネーブル(ENB)生成回路、16a 遅延回路、16b NOT素子、16c D−フリップ・フロップ、18 スイッチング素子、20 ローアドレスデコーダ、22 カラムアドレスデコーダ、24 書込回路、26 第1差動アンプ、28 第2差動アンプ、30 第3差動アンプ、32 プレチャージ生成回路、34 第1イネーブル生成回路、34a NOT素子、34b D−フリップ・フロップ、36 第2イネーブル生成回路、36a NOR素子、36b,36c,36d NOT素子、38 スイッチング素子、40 第4差動アンプ、42 NAND素子、44 NOT素子、46 第3イネーブル生成回路、46a NOR素子、46b NOT素子、46c 遅延回路、46d D−フリップ・フロップ、50 第4イネーブル生成回路、50a NOT素子、100,102,200 半導体記憶装置。
Claims (3)
- 複数のビット線と、複数のワード線と、
前記複数のビット線と前記複数のワード線との各交点に配置されたメモリセルのアレイであって、正データをプログラムするための第1メモリアレイと、前記正データの反転データをプログラムするための第2メモリアレイと、を備えるメモリセルアレイと、
前記第1メモリアレイに含まれる判定処理対象となる第1メモリセルと、前記第2メモリアレイに含まれて前記第1メモリセルとペアとなる第2メモリセルと、を選択するカラムアドレスデコーダと、
パルス状に周期的に変化するクロック信号を受けて、前記クロック信号の第1の位相に応じたタイミングで前記第1メモリセル及び前記第2メモリセルをプログラムするプレチャージ信号を生成するプレチャージ生成回路と、
前記クロック信号を受けて、前記クロック信号の前記第1の位相とは異なる第2の位相に応じたタイミングでイネーブル信号を生成するイネーブル生成回路と、を備え、
前記イネーブル信号に応じて、前記第1メモリセル及び前記第2メモリセルの出力を判定することを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記イネーブル信号を受けて、前記イネーブル信号により定まるタイミングにおいて前記第1メモリセルの出力電圧と基準電圧とを比較する第1の差動アンプと、
前記イネーブル信号を受けて、前記タイミングにおいて前記第2メモリセルの出力電圧と前記基準電圧とを比較する第2の差動アンプと、
を備えることを特徴とする半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置であって、
前記第1の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか一方の位相であり、
前記第2の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか他方の位相であることを特徴とする半導体記憶装置。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11144497A (ja) * | 1997-11-13 | 1999-05-28 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2002175693A (ja) * | 2000-12-06 | 2002-06-21 | Toshiba Corp | 半導体記憶装置 |
JP2003115199A (ja) * | 2001-10-01 | 2003-04-18 | Nec Microsystems Ltd | 同期式半導体記憶装置 |
JP2004158144A (ja) * | 2002-11-07 | 2004-06-03 | Renesas Technology Corp | 半導体集積回路 |
JP2005141817A (ja) * | 2003-11-05 | 2005-06-02 | Toshiba Corp | 半導体集積回路 |
JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
JP2007102902A (ja) * | 2005-10-03 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、及びその検査方法 |
JP2008084427A (ja) * | 2006-09-27 | 2008-04-10 | Fujitsu Ltd | 半導体メモリおよび半導体メモリの試験方法 |
-
2008
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11144497A (ja) * | 1997-11-13 | 1999-05-28 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2002175693A (ja) * | 2000-12-06 | 2002-06-21 | Toshiba Corp | 半導体記憶装置 |
JP2003115199A (ja) * | 2001-10-01 | 2003-04-18 | Nec Microsystems Ltd | 同期式半導体記憶装置 |
JP2004158144A (ja) * | 2002-11-07 | 2004-06-03 | Renesas Technology Corp | 半導体集積回路 |
JP2005141817A (ja) * | 2003-11-05 | 2005-06-02 | Toshiba Corp | 半導体集積回路 |
JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
JP2007102902A (ja) * | 2005-10-03 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、及びその検査方法 |
JP2008084427A (ja) * | 2006-09-27 | 2008-04-10 | Fujitsu Ltd | 半導体メモリおよび半導体メモリの試験方法 |
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