JPH11144497A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 バンクの活性化・非活性化を外部からコント
ロールできる同期型半導体記憶装置を提供する。 【解決手段】 本発明の同期型半導体記憶装置における
アクト信号発生回路１００は、アクト命令ラッチ回路２
４、アクト命令出力回路２６及びアクト命令制御回路２
８を備える。アクト命令ラッチ回路２４は、外部から受
ける活性命令情報をラッチする。アクト命令出力回路２
６は、イネーブル信号ＡＣＴＥＮに応答して、バンクを
活性化させるアクト開始信号ＺＡＣＴを出力する。アク
ト命令制御回路２８は、テストモードにおける外部制御
信号／ＲＡＳのレベル変化に応答して、イネーブル信号
ＡＣＴＥＮのレベルを変化さる。この結果、活性命令情
報を遅延してバンクに伝達することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に外部クロック信号に応答して動作を行なう同
期型半導体記憶装置に関するものである。

【０００２】

【従来の技術】高速アクセスを目的として開発された同
期型半導体記憶装置は、データの読出もしくは書込に必
要な動作（命令）は、すべて外部から安定した周期で与
えられるクロック（外部クロック信号）に同期して行な
われる。

【０００３】ここで、従来の同期型半導体記憶装置につ
いて、図３１を用いて説明する。図３１は、従来の同期
型半導体記憶装置９０００の主要部の構成を示す概略ブ
ロック図である。図３１に示す従来の同期型半導体記憶
装置９０００は、制御信号バッファ１、内部クロック発
生回路２、アドレスバッファ３、モードセット設定回路
４、プリチャージ信号発生回路１２、アクト信号発生回
路１３および複数のバンク（図３１においてはＢ０、Ｂ
１、Ｂ２およびＢ３）を含む。

【０００４】バンクＢ０、Ｂ１、Ｂ２およびＢ３は、そ
れぞれロウ系制御回路６、ワードドライバ７、メモリセ
ルアレイ９、センスアンプおよびＩＯゲートを含む。図
３１においては、センスアンプとＩＯゲートとを１つの
ブロック８で示している。それぞれのバンクは、独立に
ワード線の活性化、データの読出、データの書込および
ワード線の非活性化を行なうことができる。

【０００５】メモリセルアレイ９は、行列状に配置され
た複数のメモリセルＭを含み、メモリセルＭのそれぞれ
は、行方向に対応して設けられたワード線ＷＬと列方向
に対応して設けられたビット線対ＢＬ、／ＢＬとの交点
に接続されている。内部クロック発生回路２は、外部ク
ロック信号ＣＬＫを取込み、内部動作を制御する内部ク
ロック信号ＣＬＫ０を出力する。

【０００６】制御信号バッファ１は、入力初段１６およ
びバッファ１７を備える。入力初段１６は、外部制御信
号（外部ロウアドレスストローブ信号／ＲＡＳ、外部コ
ラムアドレスストローブ信号／ＣＡＳ、外部ライトイネ
ーブル信号／ＷＥ、外部チップ選択信号／ＣＳ等）を受
ける。バッファ１７は、入力手段１６の出力を取込み、
内部クロック信号ＣＬＫ０に同期して対応する内部制御
信号（ＲＡＳ、ＣＡＳ、ＷＥ、ＣＳ等）を出力する。

【０００７】アドレスバッファ３は、外部から受けるア
ドレス信号Ａを取込み、内部アドレス信号を出力する。
アドレス信号Ａは、行アドレス信号Ｘと列アドレス信号
Ｙとが時分割的に多重化されて与えられる。さらに、ア
ドレスバッファ３は図示しないバンクアドレスデコーダ
を備え、アドレス信号Ａをデコードして、対応するバン
クを指定するバンクデコード信号ＢＫ（又はこれを反転
したＺＢＫ）を出力する。

【０００８】アクト信号発生回路１３は、外部から入力
されるアクトコマンドに応答して、指定されたバンクの
ロウ系制御回路６を制御するアクト開始信号ＺＡＣＴ
（図３１においては、ＺＡＣＴ（０）、ＺＡＣＴ
（１）、ＺＡＣＴ（２）、ＺＡＣＴ（３））を出力す
る。

【０００９】プリチャージ信号発生回路１２は、外部か
ら入力されるプリチャージコマンドに応答して、指定さ
れたバンクのロウ系制御回路６を制御するプリチャージ
開始信号ＺＰＲＥ（図３１においては、ＺＰＲＥ
（０）、ＺＰＲＥ（１）、ＺＰＲＥ（２）、ＺＰＲＥ
（３））を出力する。

【００１０】ロウ系制御回路６のそれぞれは、対応する
アクト開始信号ＺＡＣＴを受けると、対応するビット線
をプリチャージするためのプリチャージ信号を非活性化
状態で、またワードドライバ７を活性化するワードドラ
イバ活性化信号を活性状態で、さらにセンスアンプを活
性化するセンスアンプ活性化信号を活性状態でそれぞれ
出力する。

【００１１】この結果、メモリセルアレイ９を構成する
ビット線対ＢＬ，／ＢＬはプリチャージ状態から開放さ
れ、ワード線ＷＬがＨレベルに立上がる。そしてメモリ
セルＭに蓄積されたデータが、センスアンプで増幅され
る。

【００１２】また、ロウ系制御回路６のそれぞれは、対
応するプリチャージ開始信号ＺＰＲＥを受けると、ワー
ドドライバ活性化信号を非活性状態で、センスアンプ活
性化信号を非活性状態で、さらにビット線プリチャージ
信号を活性化状態でそれぞれ出力する。この結果、メモ
リセルアレイ９に含まれるワード線ＷＬの電位がＬレベ
ルに立下がり、センスアンプが非活性状態となり、ビッ
ト線対ＢＬおよび／ＢＬはプリチャージ電位Ｖｂｌにプ
リチャージされる。

【００１３】外部から読出コマンドが入力されると、セ
ンスアンプでラッチされているデータがＩＯゲートに伝
達され、さらに増幅されてデータ入出力端子より出力さ
れる。

【００１４】さらに外部から書込コマンドが入力される
と、データ入出力端子から入力されたデータが、ＩＯゲ
ートおよびセンスアンプを介して、該当するメモリセル
Ｍに書込まれる。

【００１５】なお、モードセット設定回路４は、外部信
号に応答して特定のモードが設定されたか否かを検出す
る回路であり、制御信号バッファ１およびアドレスバッ
ファ３から受ける信号（たとえば、モードレジスタセッ
ト命令＋Ｈレベルのアドレス信号ＡＤＤ７）に応答し
て、テストモード信号を出力する。また、外部テストモ
ードＰＡＤを直接コントロールして、テストモード信号
をセットする方法もある。

【００１６】次に、従来の同期型半導体記憶装置９００
０の動作の一例について、タイミングチャートである図
３２を用いて説明する。

【００１７】図３２は、図３１に示す従来の同期型半導
体記憶装置９０００の動作の一例を説明するためのタイ
ミングチャートである。

【００１８】図３２において（Ａ）は、外部クロック信
号ＣＬＫを、（Ｂ）は、外部制御信号／ＣＳを、（Ｃ）
は、外部制御信号／ＲＡＳを、（Ｄ）は、外部制御信号
／ＣＡＳを、（Ｅ）は、外部制御信号／ＷＥを、そして
（Ｆ）は、アドレス信号Ａをそれぞれ示している。ここ
で、チップセレクト信号／ＣＳは、複数あるチップのう
ちで動作させるチップを選択するための制御信号であ
り、以下のコマンド入力時においては、Ｌレベルの活性
状態になる。

【００１９】まず、活性命令によりワード線を活性化さ
せる動作について説明する。この場合、アクトコマンド
ＡＣＴを入力（外部制御信号／ＣＳ、／ＲＡＳをＬレベ
ルに設定し、外部制御信号／ＣＡＳおよび／ＷＥをＨレ
ベルに設定）する。

【００２０】時刻ｔ１における外部クロック信号ＣＬＫ
の立上がり時点で、これらの外部制御信号と行アドレス
信号Ｘとが取込まれる。そして、アクト信号発生回路１
３から出力されるアクト開始信号ＺＡＣＴに基づき、対
応するバンクのワード線が活性化され、メモリセルＭの
データがセンスアンプに読出される。

【００２１】次に、読出命令における動作について説明
する。この場合、読出コマンドＲＥＡＤを入力（外部制
御信号／ＣＳ、／ＣＡＳをＬレベルに設定し、外部制御
信号／ＲＡＳおよび／ＷＥをＨレベルに設定）する。

【００２２】次の外部クロック信号ＣＬＫの立上がり時
点（時刻ｔ２）で、これらの外部制御信号と列アドレス
信号Ｙとが取込まれる。この結果、センスアンプに読出
されたデータがＩ／Ｏ線を介して図示しない出力バッフ
ァに取込まれ、外部へ出力される。

【００２３】次に、プリチャージ命令によりワード線を
非活性化させる動作について説明する。この場合、プリ
チャージコマンドＰＲＥを入力（外部制御信号／ＣＳ、
／ＲＡＳ、／ＷＥをＬレベルに設定し、外部制御信号／
ＣＡＳをＨレベルに設定）する。

【００２４】時刻ｔ３における外部クロック信号ＣＬＫ
の立上がり時点で、これらの外部制御信号とバンクアド
レス信号ＢＫとが取込まれる。そして、プリチャージ信
号発生回路１２から出力されるプリチャ−ジ開始信号Ｚ
ＰＲＥに基づき、対応するワード線が非活性化される。

【００２５】さらに次の外部クロック信号ＣＬＫの立上
がり時点（時刻ｔ４）で、アクトコマンドＡＣＴを入力
すると、対応するワード線が活性化され、メモリセルＭ
のデータがセンスアンプに読出される。

【００２６】ところで、このセンスアンプの活性化時刻
ｔ１と読出時刻ｔ２との間隔は、メモリセルの性能を知
るパラメータとなる（以下、この間隔をｔＲＣＤ期間と
称す）。たとえば、非常に容量の小さなメモリセルで
は、センスアンプでのセンス時間が通常のメモリセルＭ
の場合に比べて長く必要となるため、ｔＲＣＤ期間を変
化させることでメモリセルの不良を早期に発見すること
が可能となる。

【００２７】また、ワード線が非活性化する時刻ｔ３と
再び活性化される時刻ｔ４との間隔は、ビット線のイコ
ライズタイミングの実力を知る上で重要なタイミングと
なる（以下、この間隔をｔＲＰ期間と称す）。たとえ
ば、ワード線を立下げた後十分にビット線がイコライズ
されないうちに次のワード線の活性化が開始されると、
ビット線に残留する前データにより新たにワード線を活
性化することで読出されるメモリ情報が破壊されてしま
うおそれがあるからである。通常ｔＲＣＤ期間およびｔ
ＲＰ期間は、２０ｎｓ確保することが必要とされてい
る。

【００２８】

【発明が解決しようとする課題】ところで、このように
構成される同期型半導体記憶装置の性能を試験する場合
は、テスタから外部クロック信号とコマンドとを供給す
る。たとえば、最も厳しい条件で限界性能を試験したい
場合は、図３２に示すように連続した外部クロック信号
（テスタの供給するクロック信号）のエッジでコマンド
を入力する。これにより、最短のｔＲＣＤおよびｔＲＰ
期間を実現され、この状態での動作特性を測定すること
により限界性能の試験が可能となる。

【００２９】しかしながら、従来の同期型半導体記憶装
置９０００へのコマンドの入力タイミングは、常にテス
タから供給されるクロック信号の周波数で決定される。
したがって、ｔＲＣＤおよびｔＲＰ期間は、低速なクロ
ック信号しか供給できないテスタを用いた場合、テスタ
の限界性能（２００ｎｓ程度）に依存（上限２００ｎｓ
程度）することになり、特に高速に動作するデバイスの
限界性能を測定することが困難になるという問題があっ
た。

【００３０】そこで、本発明の目的は、かかる問題を解
決するためになされたものであり、その目的は、低速な
クロック信号しか供給できないテスタを使用した場合に
あっても、外部から任意にワード線の活性化および非活
性化を制御して性能試験を行なうことができる同期型半
導体記憶装置を提供することである。

【００３１】また本発明の他の目的は、低速なクロック
信号しか供給できないテスタを使用した場合にあって
も、高速に性能試験を行なうことができる同期型半導体
記憶装置を提供することである。

【００３２】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置においては、行列状に配置される複数のメ
モリセルを含むメモリセルアレイと前記メモリセルアレ
イの行に対応して設けられる複数のワード線とを各々が
含む複数のバンクと、外部クロック信号に同期した内部
クロック信号を出力する内部クロック発生手段と、外部
から入力されるテストモード指定信号に応答して、特定
のテストモードが指定されたことを検出して、検出結果
としてテストモード信号を出力するテストモード検出手
段と、内部クロック信号に同期して入力されるワード線
を活性化する活性命令を検出して、ワード線を活性化さ
せる活性開始信号を出力する活性制御手段とを備え、活
性制御手段は、テストモード信号に応答して、活性開始
信号を前記活性命令の入力タイミングより遅延して対応
するバンクに出力する。

【００３３】請求項２に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、活性制
御手段は、活性命令に対応する前記活性開始信号を生成
してラッチするラッチ手段と、テストモード信号に応答
して、外部から入力される外部信号のレベル変化のタイ
ミングに基づき、イネーブル信号を出力する制御手段
と、イネーブル信号に応答して、ラッチ手段の出力に基
づき、バンクに対応する活性開始信号を出力する出力手
段とを備える。

【００３４】請求項３に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、活性制
御手段は、活性命令に対応する活性開始信号を生成して
出力する第１の出力手段と、テストモード信号に応答し
て、第１の出力手段の出力する活性開始信号を遅延して
出力する第２の出力手段と、テストモード信号に応答し
て、第１の出力手段の出力または第２の出力手段の出力
のいずれか一方を活性開始信号として出力する制御手段
とを含む。

【００３５】請求項４に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、活性制
御手段は、テストモード信号に応答して、外部から入力
される外部信号を活性命令に対応する活性開始信号とし
て出力する出力手段を含む。

【００３６】請求項５に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、第１の
外部信号とは、ロウアドレスストローブ信号である。

【００３７】請求項６に係る同期型半導体記憶装置は、
請求項３に係る同期型半導体記憶装置であって、第２の
出力手段は、テストモード信号に応答して、活性命令の
取込みタイミングを決定した内部クロック信号の立下が
りタイミングで第１の出力手段の出力をラッチして出力
するラッチ手段と、ラッチ手段の出力を遅延する遅延手
段とを含む。

【００３８】請求項７に係る同期型半導体記憶装置は、
行列状に配置される複数のメモリセルを含むメモリセル
アレイと前記メモリセルアレイの行に対応して設けられ
る複数のワード線とを各々が含む複数のバンクと、外部
クロック信号に同期した内部クロック信号を出力する内
部クロック発生手段と、外部から入力されるテストモー
ド指定信号に応答して、特定のテストモードが指定され
たことを検出して、検出結果としてテストモード信号を
出力するテストモード検出手段と、内部クロック信号に
同期して入力される前記ワード線を非活性化する非活性
命令を検出して、前記ワード線を非活性化させる非活性
開始信号を出力する非活性制御手段とを備え、非活性制
御手段は、テストモード信号に応答して、非活性開始信
号を非活性命令の入力タイミングより遅延して対応する
前記バンクに出力する。

【００３９】請求項８に係る同期型半導体記憶装置は、
請求項７に係る同期型半導体記憶装置であって、非活性
制御手段は、非活性命令に対応する非活性開始信号を生
成してラッチするラッチ手段と、テストモード信号に応
答して、外部から入力される外部信号のレベル変化のタ
イミングに基づき、イネーブル信号を出力する制御手段
と、イネーブル信号に応答して、ラッチ手段の出力に基
づき、バンクに対応する非活性開始信号を出力する出力
手段とを含む。

【００４０】請求項９に係る同期型半導体記憶装置は、
請求項７に係る同期型半導体記憶装置であって、非活性
制御手段は、非活性命令に対応する非活性開始信号を生
成して出力する第１の出力手段と、テストモード信号に
応答して、第１の出力手段の出力する非活性開始信号を
遅延して出力する第２の出力手段と、前記テストモード
信号に応答して、第１の出力手段の出力または第２の出
力手段の出力のいずれか一方を非活性開始信号として出
力する制御手段とを含む。

【００４１】請求項１０に係る同期型半導体記憶装置
は、請求項７に係る同期型半導体記憶装置であって、非
活性制御手段は、テストモード信号に応答して、外部か
ら入力される外部信号を非活性命令に対応する非活性開
始信号として出力する出力手段を含む。

【００４２】請求項１１に係る同期型半導体記憶装置
は、請求項８に係る同期型半導体記憶装置であって、外
部信号とは、ライトイネーブル信号である。

【００４３】請求項１２に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、第
２の出力手段は、テストモード信号に応答して、非活性
命令の取込みタイミングを決定した前記内部クロック信
号の立下がりタイミングで前記第１の出力手段の出力を
ラッチして出力するラッチ手段と、ラッチ手段の出力を
遅延する遅延手段とを含む。

【００４４】請求項１３に係る同期型半導体記憶装置
は、行列状に配置される複数のメモリセルを含むメモリ
セルアレイとメモリセルアレイの行に対応して設けられ
る複数のワード線とを各々が含む複数のバンクと、外部
クロック信号に同期した内部クロック信号を出力する内
部クロック発生手段と、外部から入力されるテストモー
ド指定信号に応答して、特定のテストモードが指定され
たことを検出して、検出結果としてテストモード信号を
出力するテストモード検出手段と、内部クロック信号に
同期して入力されるワード線を活性化する活性命令を検
出して、ワード線を活性化させる活性開始信号を出力す
る活性制御手段と、内部クロック信号に同期して入力さ
れるワード線を非活性化する非活性命令を検出して、ワ
ード線を非活性化させる非活性開始信号を出力する非活
性制御手段とを備え、活性制御手段は、テストモード信
号に応答して、活性開始信号を活性命令の入力タイミン
グより遅延して対応するバンクに出力し、非活性制御手
段は、テストモード信号に応答して、非活性開始信号を
非活性命令の入力タイミングより遅延して対応する前記
バンクに出力する。

【００４５】請求項１４に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
活性制御手段は、活性命令に対応する活性開始信号を生
成してラッチする第１のラッチ手段と、テストモード信
号に応答して、外部から入力される第１の外部信号のレ
ベル変化のタイミングに基づき、第１のイネーブル信号
を出力する第１の制御手段と、第１のイネーブル信号に
応答して、前記第１のラッチ手段の出力に基づき、バン
クに対応する活性開始信号を出力する第１の出力手段と
を含み、非活性制御手段は、非活性命令に対応する非活
性開始信号を生成してラッチする第２のラッチ手段と、
テストモード信号に応答して、外部から入力される第２
の外部信号のレベル変化のタイミングに基づき、第２の
イネーブル信号を出力する第２の制御手段と、第２のイ
ネーブル信号に応答して、前記第２のラッチ手段の出力
に基づき、バンクに対応する非活性開始信号を出力する
第２の出力手段とを含む。

【００４６】請求項１５に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
活性制御手段は、活性命令に対応する前記活性開始信号
を生成して出力する第１の出力手段と、テストモード信
号に応答して、第１の出力手段の出力する活性開始信号
を遅延して出力する第２の出力手段と、テストモード信
号に応答して、第１の出力手段の出力または第２の出力
手段の出力のいずれか一方を活性開始信号として出力す
る第１の制御手段とを含み、非活性制御手段は、非活性
命令に対応する非活性開始信号を生成して出力する第３
の出力手段と、テストモード信号に応答して、第３の出
力手段の出力する非活性開始信号を遅延して出力する第
４の出力手段と、テストモード信号に応答して、第３の
出力手段の出力または第４の出力手段の出力のいずれか
一方を非活性開始信号として出力する第２の制御手段と
を含む。

【００４７】請求項１６に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
活性制御手段は、テストモード信号に応答して、外部か
ら入力される第１の外部信号を活性命令に対応する活性
開始信号として出力する第１の出力手段を含み、非活性
制御手段は、テストモード信号に応答して、外部から入
力される第２の外部信号を非活性命令に対応する非活性
開始信号として出力する第２の出力手段を含む。

【００４８】請求項１７に係る同期型半導体記憶装置
は、請求項１４に係る同期型半導体記憶装置であって、
第１の外部信号とは、ロウアドレスストローブ信号であ
り、第２の外部信号とは、ライトイネーブル信号であ
る。

【００４９】請求項１８に係る同期型半導体記憶装置
は、請求項１５に係る同期型半導体記憶装置であって、
第２の出力手段は、テストモード信号に応答して、活性
命令の取込みタイミングを決定した内部クロック信号の
立下がりタイミングで前記第１の出力手段の出力をラッ
チして出力する第１のラッチ手段と、第１のラッチ手段
の出力を遅延する第１の遅延手段とを含み、第４の出力
手段は、テストモード信号に応答して、非活性命令の取
込みタイミングを決定した内部クロック信号の立下がり
タイミングで第３の出力手段の出力をラッチして出力す
る第２のラッチ手段と、第２のラッチ手段の出力を遅延
する第２の遅延手段とを含む。

【００５０】請求項１９に係る同期型半導体記憶装置
は、行列状に配置される複数のメモリセルを含むメモリ
セルアレイとメモリセルアレイの行に対応して設けられ
る複数のワード線とを各々が含む複数のバンクと、外部
クロック信号に同期する第１のクロック信号を発生する
第１のクロック発生手段と、外部から入力される外部信
号と前記外部クロック信号とに基づき、第２のクロック
信号を生成する第２のクロック発生手段と、外部から入
力されるテストモード指定信号に応答して、特定のテス
トモードが指定されたことを検出して、検出結果として
テストモード信号を出力するテストモード検出手段と、
テストモード信号に応答して、第１または第２のクロッ
ク信号を内部クロック信号として出力するスイッチ手段
と、内部クロック信号に同期して、メモリセルを選択
し、選択されたメモに対して、書込み、読出動作を行な
うデータ入出力手段とを備える。

【００５１】請求項２０に係る同期型半導体記憶装置
は、請求項１９に係る同期型半導体記憶装置であって、
第２のクロック発生手段は、外部クロック信号および外
部信号のそれぞれのレベル変化のタイミングでワンショ
ットパルスを出力するパルス発生手段を含む。

【００５２】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における同期型半導体記憶装置について説明す
る。

【００５３】本発明の実施の形態１における同期型半導
体記憶装置は、テストモードにおいて、バンクの活性化
のタイミングを任意に制御することを可能とするもので
ある。

【００５４】本発明の実施の形態１における同期型半導
体記憶装置１０００の全体構成について図１を用いて説
明する。

【００５５】図１は、本発明の実施の形態１における同
期型半導体記憶装置１０００の全体構成の一例を示す概
略ブロック図である。従来の同期型半導体記憶装置９０
００と同じ構成要素には、同じ符合もしくは同じ記号を
付し、その説明を省略する。

【００５６】図１に示す同期型半導体記憶装置１０００
が、従来の同期型半導体記憶装置９０００と異なる点
は、アクト信号発生回路１３に代わって、アクト開始信
号ＺＡＣＴを遅延して出力することができるアクト信号
発生回路１００を備えることにある。

【００５７】アクト信号発生回路１００は、外部から入
力されるアクトコマンドＡＣＴに基づき活性命令情報を
ラッチする。そして、テストモードにおいては、特定の
外部信号に基づき、ラッチされた活性命令情報がバンク
に伝達されるタイミングを調整する。また、テストモー
ド以外の場合（ノーマルモード）は、従来と同様にアク
トコマンドＡＣＴに応答して活性命令情報をバンクに伝
達する。

【００５８】この結果、同期型半導体記憶装置１０００
は、テストモードにおいては、従来の同期型半導体記憶
装置９０００での活性タイミングより遅れたタイミング
でバンクを活性化させることが可能となる。

【００５９】なお、モードセット設定回路４は、本発明
の実施の形態１においては、特定のテストモードを検出
した結果として、テストモード信号ＺＭＳ１を出力す
る。

【００６０】次に、本発明の実施の形態１におけるアク
ト信号発生回路１００の具体的構成の一例について、図
２を用いて説明する。

【００６１】図２は、本発明の実施の形態１におけるア
クト信号発生回路１００の具体的構成の一例を示す回路
図である。図２に示すアクト信号発生回路（以下、アク
ト信号発生回路１００. １と称す）は、ＮＡＮＤ回路２
２、アクト命令ラッチ回路２４．０、２４．１、２４．
２、２４．３、アクト命令出力回路２６およびアクト命
令制御回路２８. １を備える。

【００６２】ＮＡＮＤ回路２２は、図１に示すバッファ
１７から出力される内部制御信号に応じて、外部からア
クトコマンドＡＣＴが入力されたことを検出する。そし
て、検出結果として、アクト命令信号ＺＡＣＴＦを出力
する。アクト命令ラッチ回路２４．０、２４．１、２
４．２、２４．３は、バンクＢ０、Ｂ１、Ｂ２、Ｂ３の
それぞれに対応して設けられる（以下総称的に、アクト
命令ラッチ回路２４と称する）。アクト命令ラッチ回路
２４は、対応するバンクについての活性命令情報を保持
する。

【００６３】アクト命令出力回路２６は、後述するアク
トイネーブル信号ＡＣＴＥＮに応答して、保持する活性
命令情報に基づきアクト開始信号ＺＡＣＴを出力する。
アクト命令制御回路２８. １は、テストモード信号ＺＭ
Ｓ１および特定の外部信号（具体的には、外部制御信号
／ＲＡＳ）に応答して、アクト命令出力回路２６の出力
動作をイネーブル状態にするアクトイネーブル信号ＡＣ
ＴＥＮを出力する。

【００６４】次に、ＮＡＮＤ回路２２について説明す
る。ＮＡＮＤ回路２２は、内部制御信号ＣＳ、ＲＡＳ、
ＺＣＡＳおよびＺＷＥを入力に受ける。ここで、内部制
御信号ＣＳは、外部制御信号／ＣＳに対応する逆相の内
部信号であって、内部制御信号ＲＡＳは、外部制御信号
／ＲＡＳに対応する逆相の内部信号である。内部制御信
号ＺＣＡＳは、外部制御信号／ＣＡＳに対応する同相の
内部信号であって、内部信号ＺＷＥは、外部制御信号／
ＷＥに対応する同相の内部信号である。

【００６５】アクトコマンドＡＣＴ（内部制御信号Ｃ
Ｓ、ＲＡＳ、ＺＣＡＳおよびＺＷＥがすべてＨレベル）
が入力されると、ＮＡＮＤ回路２２より、Ｌレベルの活
性状態にあるアクト命令信号ＺＡＣＴＦが出力される。
それ（アクトコマンドＡＣＴ）以外の場合は、ＮＡＮＤ
回路２２よりＨレベルの非活性状態にあるアクト命令信
号ＺＡＣＴＦが出力される。

【００６６】次に、アクト命令ラッチ回路２４の構成に
ついて、代表例としてバンクＢ０に対応するアクト命令
ラッチ回路２４．０を用いて説明する。アクト命令ラッ
チ回路２４．０は、論理ゲート３２および３３ならびに
ＮＡＮＤ回路３４を備える。

【００６７】論理ゲート３２の第１の入力ノードは、Ｎ
ＡＮＤ回路２２よりアクト命令信号ＺＡＣＴＦを受け
る。また、論理ゲート３２の第２の入力ノードは、図１
に示すアドレスバッファ３から対応するバンクデコード
信号ＺＢＫ（０）を受ける。論理ゲート３３の第１の入
力ノードは、論理ゲート３２の出力信号を受ける。ま
た、論理ゲート３３の第２の入力ノードは、ＮＡＮＤ回
路３４の出力信号を受ける。ＮＡＮＤ回路３４の第１の
入力ノードは、論理ゲート３３の出力信号を受ける。Ｎ
ＡＮＤ回路３４の第２の入力ノードは、図１に示すプリ
チャージ信号発生回路１２から対応するプリチャージ開
始信号ＺＰＲＥ（０）を受ける。

【００６８】アクト命令ラッチ回路２４．１、２４．
２、２４．３のそれぞれの構成は、アクト命令ラッチ回
路２４．０と同じである。アクト命令ラッチ回路２４の
それぞれの論理ゲート３３の出力信号を、ＡＣＴＦ
（０）、ＡＣＴＦ（１）、ＡＣＴＦ（２）、ＡＣＴＦ
（３）（総称的にＡＣＴＦ）と記す。

【００６９】次にアクト命令ラッチ回路２４の動作につ
いて、アクト命令ラッチ回路２４．０を代表例として簡
単に説明する。バンクＢ０を指定してアクトコマンドＡ
ＣＴが入力された場合、アクト命令信号ＺＡＣＴＦはＬ
レベルの活性状態に、バンクデコード信号ＺＢＫ（０）
は、Ｌレベルの活性状態にそれぞれなる。これにより、
バンクＢ０に対応する信号ＡＣＴＦ（０）は、Ｈレベル
の活性状態となる。その後は、アクト命令信号ＺＡＣＴ
Ｆおよびバンクデコード信号ＺＢＫ（０）の電位レベル
にかかわらず、信号ＡＣＴＦ（０）はＨレベルの状態を
保持する。

【００７０】バンクＢ０以外のバンクを指定してアクト
コマンドＡＣＴが入力された場合（アクト命令信号ＺＡ
ＣＴＦはＬレベル、バンクデコード信号ＺＢＫ（０）は
Ｈレベル）、バンクＢ０に対応する信号ＡＣＴＦ（０）
は前の状態が保持される。アクトコマンドＡＣＴ以外の
場合は、信号ＡＣＴＦ（０）は、前の状態を保持する。

【００７１】なお、プリチャージ開始信号ＺＰＲＥは、
ラッチした活性命令情報をリセットするために用いる。
具体的には、たとえばバンクＢ０に対応するプリチャー
ジ開始信号ＺＰＲＥ（０）がＬレベルの活性状態になっ
た場合、信号ＡＣＴＦ（０）は、Ｌレベルの非活性状態
（リセット状態）になる。次に、アクト命令出力回路２
６の構成について説明する。アクト命令出力回路２６
は、ＮＡＮＤ回路４２．０、４２．１、４２．２および
４２．３を備える（以下、総称的にＮＡＮＤ回路４２と
称す）。ＮＡＮＤ回路４２のそれぞれは、バンクＢ０、
…Ｂ３のそれぞれに対応して設けられる。

【００７２】ＮＡＮＤ回路４２のそれぞれの第１の入力
ノードは、対応するアクト命令ラッチ回路２４で保持さ
れる信号ＡＣＴＦを受ける。また、ＮＡＮＤ回路４２の
それぞれの第２の入力ノードは、アクト命令制御回路２
８の出力するアクトイネーブル信号ＡＣＴＥＮを受け
る。そして、ＮＡＮＤ回路４２のそれぞれから、対応す
るバンクの活性化を開始させるアクト開始信号ＺＡＣＴ
が出力される。

【００７３】アクト命令出力回路２６の動作について簡
単に説明する。アクトイネーブル信号ＡＣＴＥＮがＬレ
ベルの非活性状態の場合（テストモード）は、アクト開
始信号ＺＡＣＴは全てＨレベルの非活性状態になる。ア
クトイネーブル信号ＡＣＴＥＮがＨレベルの活性状態の
場合（ノーマルモード、テストモード）は、ラッチされ
た活性命令情報に応じて、ＨレベルまたはＬレベルのア
クト開始信号ＺＡＣＴが出力される。

【００７４】次に、アクト命令制御回路２８．１につい
て説明する。アクト命令制御回路２８．１は、論理ゲー
ト３５および３６、ＮＯＲ回路３７、ＮＡＮＤ回路３８
ならびにインバータ回路３９を備える。

【００７５】論理ゲート３５の第１の入力ノードは、ア
クト命令信号ＺＡＣＴＦを受ける。また、論理ゲート３
５の第２の入力ノードは、図１に示すテストモード設定
回路４からテストモード信号ＺＭＳ１を受ける。論理ゲ
ート３６の第１の入力ノードは、論理ゲート３５の出力
信号を受ける。また、論理ゲート３６の第２の入力ノー
ドは、ＮＡＮＤ回路３８の出力信号を受ける。ＮＯＲ回
路３７の第１の入力ノードは、テストモード信号ＺＭＳ
１を受ける。また、ＮＯＲ回路３７の第２の入力ノード
は、信号ＺＢＲＡＳを受ける。ここで、信号ＺＢＲＡＳ
は、外部制御信号／ＲＡＳに対応する同相の内部信号で
あって、図１に示す入力初段１６から出力される。

【００７６】ＮＡＮＤ回路３８の第１の入力ノードは、
論理ゲート３６の出力信号Ｓ１を受ける。また、ＮＡＮ
Ｄ回路３８の第２の入力ノードは、ＮＯＲ回路３７の出
力信号を受ける。論理ゲート３５および３６、ＮＯＲ回
路３７ならびにＮＡＮＤ回路３８は、ラッチ回路４０を
構成する。ラッチ回路４０は、テストモード（テストモ
ード信号ＺＭＳ１がＬレベルの活性状態）において、信
号ＺＢＲＡＳがＬレベルであれば、信号ＺＡＣＴＦに基
づき内部状態をセットしてＨレベルの信号Ｓ１を出力
し、信号ＺＢＲＡＳがＨレベルになるとＬレベルの信号
Ｓ１を出力する。ノーマルモードにおいては、信号Ｓ１
は、Ｌレベルである。

【００７７】インバータ回路３９の入力ノードは、論理
ゲート３６の出力ノードと接続される。インバータ回路
３９は、信号Ｓ１を反転して、アクトイネーブル信号Ａ
ＣＴＥＮを出力する。したがって、アクトイネーブル信
号ＡＣＴＥＮは、ノーマルモードではＨレベルに固定さ
れ、テストモードでは信号ＺＢＲＡＳに応じて変化す
る。

【００７８】次に、テストモードにおけるアクト信号発
生回路１００. １の動作について、タイミングチャート
である図３を用いて説明する。

【００７９】図３は、図２に示すアクト信号発生回路１
００. １の動作を説明するためのタイミングチャートで
ある。図３において、（Ａ）は、アクト命令信号ＺＡＣ
ＴＦを、（Ｂ）は、バンクデコード信号ＺＢＫ（０）
を、（Ｃ）は、信号ＡＣＴＦ（０）を、（Ｄ）は、アク
ト開始信号ＺＡＣＴ（０）を、（Ｅ）は、信号ＺＢＲＡ
Ｓを、（Ｆ）は、アクトイネーブル信号ＡＣＴＥＮをそ
れぞれ示している。ここで、テストモードにおいて、バ
ンクＢ０に対するアクトコマンドＡＣＴが外部から入力
されたものとする。

【００８０】図３に示すように時刻ｔ０においてアクト
コマンドＡＣＴが入力されると、これに応じて時刻ｔ１
においてアクト命令信号ＺＡＣＴＦがＬレベルの状態に
なる。バンクＢ０が指定（バンクデコード信号ＺＢＫ
（０）がＬレベルの活性状態）されたのを受けて、信号
ＡＣＴＦ（０）が、Ｈレベルの活性状態になる。なお、
信号ＺＢＲＡＳは、Ｌレベルの状態にある。

【００８１】さらに、アクト命令信号ＺＡＣＴＦがＬレ
ベルの状態になった時点で、アクトイネーブル信号ＡＣ
ＴＥＮがＬレベルの非活性状態になる。したがって、ラ
ッチされた活性命令情報は各バンクに伝達されない。

【００８２】続いて、外部からのコントロール（外部制
御信号／ＲＡＳをＬレベルからＨレベルに立上げる）に
より、信号ＺＢＲＡＳをＨレベルに設定する。これを受
けて、時刻ｔ２において、アクトイネーブル信号ＡＣＴ
ＥＮがＨレベルの活性状態となる。

【００８３】この結果、アクト命令出力回路２６がイネ
ーブル状態となり、指定されたバンクＢ０に対して、Ｌ
レベルの活性状態にあるバンク開始信号ＺＡＣＴ（０）
が出力される。これを受けて（実際のアクトコマンドＡ
ＣＴの入力時点より遅れて）、バンクＢ０のワード線の
活性化が開始される。

【００８４】次の外部クロック信号の入力タイミングに
おいて読出あるいは書込命令（ＲＥＡＤ／ＷＲＩＴＥ）
が入力された場合（時刻ｔ３）、時刻ｔ２と時刻ｔ３と
の間隔が、ｔＲＣＤ期間となる。

【００８５】すなわち、同期型半導体記憶装置１０００
は、アクト信号発生回路１００．１を備えることで、バ
ンクへの活性命令情報の伝達を調整することができるた
め、実際にアクトコマンドＡＣＴが入力された時点より
十分バンクの活性タイミングを遅らせることが可能とな
る。

【００８６】ノーマルモードの場合は、アクトイネーブ
ル信号ＡＣＴＥＮはＨレベルの活性状態にあるため、外
部から入力されるアクトコマンドＡＣＴの入力タイミン
グに基づき、バンクのそれぞれに対して、対応するバン
ク開始信号ＺＡＣＴが出力される。

【００８７】なお、図２においては、外部制御信号／Ｒ
ＡＳのレベルに応じてバンク開始信号ＺＡＣＴが対応す
るロウ系制御回路に伝達されるのを調整しているが、こ
れに限らず、外部制御信号／ＣＡＳ、ＣＫＥ、ＤＱＭ等
であってもよい。

【００８８】次に、本発明の実施の形態１におけるアク
ト信号発生回路１００の他の具体的構成の一例について
図４を用いて説明する。

【００８９】図４は、本発明の実施の形態１におけるア
クト信号発生回路１００の他の具体的構成の一例を示す
回路図であり、図２に示すアクト信号発生回路１００．
１と同じ構成要素には、同じ符合および同じ記号を付し
その説明を省略する。

【００９０】図４に示すアクト信号発生回路（以下、ア
クト信号発生回路１００．２と称す）は、アクト命令制
御信号２８．１に代わって、アクト命令制御回路２８．
２を備える。

【００９１】アクト命令制御回路２８．２は、論理ゲー
ト４５および４６、ＮＯＲ回路４７、ＮＡＮＤ回路４８
ならびにインバータ回路４４および４９を備える。論理
ゲート４５および４６、ＮＯＲ回路４７、ＮＡＮＤ回路
４８ならびにインバータ回路４４は、ラッチ回路５０を
構成する。論理ゲート４５の第１の入力ノードは、アク
ト命令信号ＺＡＣＴＦを受ける。また、論理ゲート４５
の第２の入力ノードは、テストモード信号ＺＭＳ１を受
ける。論理ゲート４６の第１の入力ノードは、論理ゲー
ト４５の出力信号を受ける。また論理ゲート４６の第２
の入力ノードは、ＮＡＮＤ回路４８の出力信号を受け
る。

【００９２】インバータ回路４４の入力ノードは、図１
に示す入力初段１６より信号ＺＢＣＡＳを受け、これを
反転して出力する。ここで、信号ＺＢＣＡＳは、外部制
御信号／ＣＡＳに対応する同相の内部信号である。

【００９３】ＮＯＲ回路４７の第１の入力ノードは、テ
ストモード信号ＺＭＳ１を受ける。また、ＮＯＲ回路４
７の第２の入力ノードは、インバータ回路４４の出力信
号を受ける。ＮＡＮＤ回路４８の第１の入力ノードは、
論理ゲート４６の出力信号を受ける。また、ＮＡＮＤ回
路４８の第２の入力ノードは、ＮＯＲ回路４７の出力信
号を受ける。インバータ回路４９は、論理ゲート４６の
出力信号を反転して、アクトイネーブル信号ＡＣＴＥＮ
を出力する。

【００９４】アクト信号発生回路１００. ２は、テスト
モード（テストモード信号ＺＭＳ１がＬレベルの活性状
態）における外部制御信号／ＣＡＳの変化により、活性
命令情報をバンクに伝達するタイミングを調整する。な
お、ノーマルモードでは、従来と同様、アクトコマンド
ＡＣＴに応答して活性タイミングが決定される。

【００９５】次に、テストモードにおけるアクト信号発
生回路１００．２の動作について、タイミングチャート
である図５を用いて説明する。

【００９６】図５は、図４に示すアクト信号発生回路１
００．２の動作を説明するためのタイミングチャートで
ある。図５において、（Ａ）は、外部制御信号／ＲＡＳ
を、（Ｂ）は、外部制御信号／ＣＡＳを、（Ｃ）は、ア
クトイネーブル信号ＡＣＴＥＮを、（Ｄ）は、信号ＺＢ
ＣＡＳをそれぞれ示している。ここで、テストモードに
おいて、バンクＢ０に対するアクトコマンドＡＣＴが外
部から入力されたものとする。

【００９７】図５に示すようにアクトコマンドＡＣＴが
入力された時点（時刻ｔ０）で、外部制御信号／ＣＡＳ
がＨレベルであるため、これに応じて時刻ｔ１にアクト
イネーブル信号ＡＣＴＥＮがＬレベルの非活性状態にな
る。したがって、ラッチされた活性命令情報は各バンク
に伝達されない。

【００９８】続いて、外部からのコントロール（外部制
御信号／ＣＡＳをＨレベルからＬレベルに設定する）に
より、信号ＺＢＣＡＳをＬレベルに設定する。これによ
り、時刻ｔ２において、アクトイネーブル信号ＡＣＴＥ
ＮがＨレベルの活性状態となる。

【００９９】この結果、アクト命令出力回路２６がイネ
ーブル状態となり、指定されたバンクＢ０に対して、Ｌ
レベルの活性状態にあるバンク開始信号ＺＡＣＴ（０）
が出力される。これを受けて（実際のアクトコマンドＡ
ＣＴの入力時点より遅れて）、バンクＢ０の活性化が開
始される。

【０１００】次の外部クロック信号の入力タイミングに
おいて読出あるいは書込命令（ＲＥＡＤ／ＷＲＩＴＥ）
が入力された場合（時刻ｔ３）、時刻ｔ２と時刻ｔ３と
の間隔がｔＲＣＤ期間となる。

【０１０１】すなわち、同期型半導体記憶装置１０００
は、アクト信号発生回路１００．２を備えることによっ
ても、バンクへの活性命令情報の伝達を調整することが
できるため、実際にアクトコマンドＡＣＴが入力された
時点より十分バンクの活性タイミングを遅らせることが
可能となる。

【０１０２】一方、ノーマルモードの場合は、アクトイ
ネーブル信号ＡＣＴＥＮはＨレベルの活性状態にあるた
め、外部から入力されたアクトコマンドＡＣＴの入力タ
イミングに基づき、バンクのそれぞれに対して、対応す
るバンク開始信号ＺＡＣＴが出力される。

【０１０３】なお、アクト命令制御回路２８. ２におけ
るインバータ回路４４および論理ゲートに代わって、信
号ＺＢＣＡＳによりワンショットのパルスを発生するこ
とでラッチ回路５０をリセットするように構成してもよ
い。

【０１０４】なお、アクトイネーブル信号ＡＣＴＥＮの
レベルを、データの出力を停止させる制御信号（読出マ
スク信号）ある外部制御信号ＤＱＭでコントロールする
ことも可能である。

【０１０５】図６は、本発明の実施の形態１において、
アクトイネーブル信号ＡＣＴＥＮのレベルを、外部制御
信号ＤＱＭでコントロールした場合の動作を説明するた
めのタイミングチャートである。図６において、（Ａ）
は、外部制御信号／ＲＡＳを、（Ｂ）は、外部制御信号
／ＣＡＳを、（Ｃ）は、外部制御信号ＤＱＭを、（Ｄ）
は、信号ＢＤＱＭを、（Ｅ）は、アクトイネーブル信号
ＡＣＴＥＮをそれぞれ示している。信号ＢＤＱＭは、外
部制御信号ＤＱＭに対応する同相の内部信号であって、
図１の入力初段１６から出力される。ここで、テストモ
ード信号ＺＭＳ１がＬレベルの活性状態（テストモー
ド）にあるものとする。

【０１０６】外部制御信号ＤＱＭのＨレベルに立上り
（信号ＢＤＱＭのＨレベルへの立上り）に応答して、ア
クトイネーブル信号ＡＣＴＥＮがＬレベルからＨレベル
に立上るように構成する。

【０１０７】この結果、図６に示すようにアクトコマン
ドＡＣＴが入力された時点（時刻ｔ０）において、外部
制御信号ＤＱＭがＬレベル（信号ＢＤＱＭのＬレベル）
であるため、アクトイネーブル信号ＡＣＴＥＮはＬレベ
ルの非活性状態になる（時刻ｔ１）。したがって、この
時点ではまだラッチされた活性命令情報は、各バンクに
伝達されない。

【０１０８】続いて、外部からのコントロール（外部制
御信号ＤＱＭをＨレベルに立上げる）により、信号ＢＤ
ＱＭをＨレベルに設定する。これにより、時刻ｔ２にお
いて、アクトイネーブル信号ＡＣＴＥＮがＨレベルの活
性状態となる。この結果、アクトコマンドＡＣＴの入力
時点より遅れて、バンクＢ０の活性化が開始される。

【０１０９】次の外部クロック信号の入力タイミングに
おいて読出あるいは書込命令（ＲＥＡＤ／ＷＲＩＴＥ）
が入力された場合（時刻ｔ３）、時刻ｔ２と時刻ｔ３と
の間隔がｔＲＣＤ期間となる。

【０１１０】なお、この場合は、内部的には外部制御信
号ＤＱＭに対応する内部制御信号をＬレベルに固定して
おき、読出（書込）マスクがかからないようにする。

【０１１１】次に、本発明の実施の形態１におけるアク
ト信号発生回路１００の他の具体的構成の一例について
図７を用いて説明する。

【０１１２】図７は、本発明の実施の形態１におけるア
クト信号発生回路１００の他の具体的構成の一例を示す
回路図である。図２に示すアクト信号発生回路１００．
１と同じ構成要素には、同じ符合および同じ記号を付し
その説明を省略する。

【０１１３】図７に示すアクト信号発生回路（以下、ア
クト信号発生回路１００．３と称す）は、制御ユニット
５２．０、５２．１、５２．２、５２．３を備える。制
御ユニット５２．０、５２．１、５２．２、５２．３
は、それぞれバンクＢ０、…、Ｂ３に対して設けられる
（以下、総称的に制御ユニット５２と称す）。

【０１１４】制御ユニット５２のそれぞれは、対応する
アクト命令ラッチ回路２４および対応するアクト命令出
力回路２６を構成するＮＡＮＤ回路４２、ならびにアク
ト命令制御回路２２８を備える。

【０１１５】アクト命令制御回路２２８は、論理ゲート
２４５および２４６、ＮＯＲ回路２４７、ＮＡＮＤ回路
２４８ならびにインバータ回路２４９を備える。

【０１１６】アクト命令制御回路２２８は、図２に示す
アクト命令制御回路２８．１と構成を同じくするが、図
２に示す論理ゲート３５と異なり、論理ゲート２４５
は、第１の入力ノードにアクト命令信号ＺＡＣＴＦを、
第２の入力ノードに対応するバンクデコード信号ＺＢＫ
を、そして第３の入力ノードにテストモード信号ＺＭＳ
１を受ける。これにより、アクト命令制御回路２２８
は、それぞれ対応するバンクデコード信号に応答して、
外部信号に基づきアクトイネーブル信号ＡＣＴＥＮの電
位レベルを制御することになる。

【０１１７】すなわち、アクト信号発生回路１００．３
は、バンクのそれぞれに対応して、活性命令をラッチす
る回路（アクト命令ラッチ回路２４）を備えるととも
に、活性命令情報の伝達を制御する制御回路（アクト命
令制御回路２２８）を備えている。このように構成する
ことにより、あるバンクが活性化している状態で、独立
に異なるバンクのｔＲＣＤ期間をコントロールすること
ができる。

【０１１８】以上のように、本発明の実施の形態１にお
ける同期型半導体記憶装置は、実際にアクトコマンドＡ
ＣＴが入力された時点より遅れてバンクを活性化させる
ことが可能となり、この結果、ｔＲＣＤ期間は従来のｔ
ＲＣＤ期間より短くなる。したがって、高速動作を行な
うメモリに対しても、低速なクロック信号しか供給でき
ないテスタを用いて試験することが可能となる。

【０１１９】［実施の形態２］本発明の実施の形態２に
おける同期型半導体記憶装置２０００について説明す
る。

【０１２０】本発明の実施の形態２における同期型半導
体記憶装置は、テストモードにおいて、バンクの非活性
化のタイミングを任意に制御することを可能とするもの
である。

【０１２１】図８は、本発明の実施の形態２における同
期型半導体記憶装置２０００の全体構成の一例を示す概
略ブロック図であり、従来の同期型半導体記憶装置９０
００と同じ構成要素には、同じ記号および同じ符合を付
しその説明を省略する。

【０１２２】図８に示す同期型半導体記憶装置２０００
が、従来の同期型半導体記憶装置９０００と異なる点
は、プリチャージ信号発生回路１２に代わって、プリチ
ャージ開始信号を遅延して出力することができるプリチ
ャージ信号発生回路１１０を備えることにある。

【０１２３】プリチャージ信号発生回路１１０は、テス
トモードにおいては、特定の外部信号に基づき、プリチ
ャージ命令情報がバンクに伝達されるタイミングを調整
する。また、テストモード以外の場合（ノーマルモー
ド）は、従来と同様にプリチャージコマンドに応答して
プリチャージ命令情報をバンクに伝達する。

【０１２４】この結果、同期型半導体記憶装置２０００
では、テストモードにおいては、従来の同期型半導体記
憶装置９０００での非活性タイミングより遅れたタイミ
ングでバンクを非活性化させることが可能となる。

【０１２５】なお、モードセット設定回路４は、本発明
の実施の形態２においては、特定のテストモードを検出
した結果として、テストモード信号ＺＭＳ２を出力す
る。

【０１２６】次に、本発明の実施の形態２におけるプリ
チャージ信号発生回路１１０の具体的構成の一例につい
て、図９を用いて説明する。

【０１２７】図９は、本発明の実施の形態２のプリチャ
ージ信号発生回路１１０の具体的構成の一例を示す回路
図である。図９に示すプリチャージ信号発生回路（以
下、プリチャージ信号発生回路１１０．１と称す）は、
ＮＡＮＤ回路５４、インバータ回路５６、プリチャージ
命令出力回路６０およびプリチャージ命令制御回路６２
を備える。

【０１２８】ＮＡＮＤ回路５４およびインバータ回路５
６は、図８に示すバッファ１７から出力される内部制御
信号に応じて、外部からプリチャージコマンドが入力さ
れたことを検出する。そして、検出結果として、プリチ
ャージ命令信号ＰＲＥＣＦを出力する。プリチャージ命
令出力回路６０は、後述するプリチャージイネーブル信
号ＺＰＥＮに応じて、それぞれのバンクに対するプリチ
ャージ命令情報に基づき、対応するプリチャージ開始信
号ＺＰＲＥを出力する。

【０１２９】プリチャージ命令制御回路６２は、テスト
モード信号ＺＭＳ２および特定の外部信号（具体的に
は、外部制御信号／ＷＥ）に応答して、プリチャージ命
令出力回路６０の動作をイネーブル状態にするプリチャ
ージイネーブル信号ＺＰＥＮを出力する。

【０１３０】次に、ＮＡＮＤ回路５４およびインバータ
回路５６について説明する。ＮＡＮＤ回路５４は、内部
制御信号ＣＳ、ＲＡＳ、ＺＣＡＳ、ＷＥを入力に受け
る。ここで、内部制御信号ＷＥは、外部制御信号／ＷＥ
に対応する逆相の内部信号である。

【０１３１】プリチャージコマンドＰＲＥが入力される
と（内部制御信号ＣＳ、ＲＡＳ、ＺＣＡＳおよびＷＥが
すべてＨレベル）、ＮＡＮＤ回路５４よりＬレベルの信
号が出力され、これにより、インバータ回路５６から、
Ｈレベルの活性状態にあるプリチャージ命令信号ＰＲＥ
ＣＦが出力される。

【０１３２】それ（プリチャージコマンドＰＲＥ）以外
の場合は、ＮＡＮＤ回路５４よりＨレベルの信号が出力
され、これにより、インバータ回路５６から、Ｌレベル
の非活性状態にあるプリチャージ命令信号ＰＲＥＣＦが
出力される。

【０１３３】次に、プリチャージ命令出力回路６０につ
いて説明する。プリチャージ命令出力回路６０は、ＮＡ
ＮＤ回路７４．０、７４．１、７４．２および７４．３
を備える（以下、総称的にＮＡＮＤ回路７４と称す）。
ＮＡＮＤ回路７４はそれぞれ、バンクＢ０、…、Ｂ３に
対応して設けられる。

【０１３４】ＮＡＮＤ回路７４のそれぞれの第１の入力
ノードは、プリチャージ命令信号ＰＲＥＣＦを受ける。
また、第２の入力ノードは、対応するバンクデコード信
号ＢＫを受ける。さらに、第３の入力ノードは、テスト
モード信号ＺＭＳ２を受ける。

【０１３５】テストモード（テストモード信号ＺＭＳ２
がＬレベルの活性状態）においては、すべてのＮＡＮＤ
回路７４の出力は、Ｈレベルになる。

【０１３６】ノーマルモード（テストモード信号ＺＭＳ
２がＨレベルの非活性状態）の場合は、指定されたバン
クに対応するＮＡＮＤ回路７４から、Ｌレベルの信号が
出力され、その他のＮＡＮＤ回路７４からは、Ｈレベル
の信号が出力される。

【０１３７】プリチャージ命令出力回路６０はさらに、
論理ゲート７５．０、７５．１、７５．２および７５．
３ならびにインバータ回路７６．０、７６．１、７６．
２および７６．３を備える（以下、総称的に論理ゲート
７５、インバータ回路７６とそれぞれ称す）。論理ゲー
ト７５およびインバータ回路７６は、それぞれバンクＢ
０、…、Ｂ３に対応して設けられる。

【０１３８】論理ゲート７５のそれぞれの第１の入力ノ
ードは、対応するＮＡＮＤ回路７４の出力信号を受け
る。また、それぞれの第２の入力ノードは、後述するプ
リチャージ命令制御回路６２の出力するプリチャージイ
ネーブル信号ＺＰＥＮを受ける。インバータ回路７６の
それぞれは、対応する論理ゲート７５の出力信号を受
け、対応するプリチャージ開始信号ＺＰＲＥを出力す
る。

【０１３９】プリチャージ命令出力回路６０の動作につ
いて簡単に説明する。プリチャージイネーブル信号ＺＰ
ＥＮがＨレベルの非活性状態の場合（ノーマルモード、
テストモード）、インバータ回路７６のそれぞれの出力
は、対応するＮＡＮＤ回路７４の出力信号に応じて変化
する。テストモードにおいては、対応するＮＡＮＤ回路
７４の出力信号がＨレベルであるため、対応するインバ
ータ回路７６からは、Ｈレベルの非活性状態のプリチャ
ージ開始信号ＺＰＲＥが出力される。

【０１４０】プリチャージイネーブル信号ＺＰＥＮがＬ
レベルの活性状態にある場合（テストモード）、論理ゲ
ート７５のそれぞれの出力信号は、Ｈレベルになり、イ
ンバータ回路７６のそれぞれから出力されるプリチャー
ジ開始信号ＺＰＲＥは、すべてＬレベルの活性状態とな
る。

【０１４１】次に、プリチャージ命令制御回路６２につ
いて説明する。プリチャージ命令制御回路６２は、論理
ゲート６５および６６、ＮＯＲ回路６７、ＮＡＮＤ回路
６８、インバータ回路６４および６９ならびにワンショ
ットパルス発生回路７２を備える。

【０１４２】インバータ回路６４は、プリチャージ命令
信号ＰＲＥＣＦを受ける。論理ゲート６５の第１の入力
ノードは、インバータ回路６４の出力信号を受ける。ま
た、論理ゲート６５の第２の入力ノードは、テストモー
ド信号ＺＭＳ２を受ける。論理ゲート６６の第１の入力
ノードは、論理ゲート６５の出力信号を受ける。また、
論理ゲート６６の第２の入力ノードは、ＮＡＮＤ回路６
８の出力信号を受ける。ＮＯＲ回路６７の第１の入力ノ
ードは、テストモード信号ＺＭＳ２を受ける。また、Ｎ
ＯＲ回路６７の第２の入力ノードは、図８に示す入力初
段１６より信号ＺＢＷＥを受ける。ここで、信号ＺＢＷ
Ｅは、外部制御信号／ＷＥに対応する同相の内部信号で
ある。

【０１４３】ＮＡＮＤ回路６８の第１の入力ノードは、
論理ゲート６６の出力信号Ｓ２を受ける。また、ＮＡＮ
Ｄ回路６８の第２の入力ノードは、ＮＯＲ回路６７の出
力信号を受ける。

【０１４４】論理ゲート６５および６６、ＮＯＲ回路６
７、ＮＡＮＤ回路６８ならびにインバータ回路６４は、
ラッチ回路７０を構成する。ラッチ回路７０は、テスト
モードにおいて、信号ＺＢＷＥがＬレベルであれば、信
号ＰＲＥＣＦに対応してＨレベルの信号Ｓ２を出力し、
信号ＺＢＷＥがＨレベルになると、Ｌレベルの信号Ｓ２
を出力する。ノーマルモードにおいては、信号Ｓ２はＨ
レベルに固定される。

【０１４５】ワンショットパルス発生回路７２は、論理
ゲート６６の出力信号Ｓ２を受ける。ワンショットパル
ス発生回路７２は、信号Ｓ２の立下がりに応答して、Ｈ
レベルのワンショットパルスを出力する。インバータ回
路６９は、ワンショットパルス発生回路７２から出力さ
れるパルスを反転して、Ｌレベルのプリチャージイネー
ブル信号ＺＰＥＮを出力する。

【０１４６】次に、テストモードにおけるプリチャージ
信号発生回路１１０．１の動作について、タイミングチ
ャートである図１０を用いて説明する。

【０１４７】図１０は、図９に示すプリチャージ信号発
生回路１１０．１の動作を説明するためのタイミングチ
ャートである。図１０において（Ａ）は、プリチャージ
命令信号ＰＲＥＣＦを、（Ｂ）は、信号Ｓ２を、（Ｃ）
は、プリチャージイネーブル信号ＺＰＥＮを、（Ｄ）
は、信号ＺＢＷＥを、（Ｅ）はプリチャージ開始信号Ｚ
ＰＲＥをそれぞれ示している。なお、テストモード信号
ＺＭＳ２がＬレベルの活性状態（テストモード）にある
ものとする。

【０１４８】図１０に示すようにプリチャージコマンド
ＰＲＥが入力された時点（時刻ｔ０）で、信号ＺＢＷＥ
がＬレベルであるため、これに応じて時刻ｔ１で信号Ｓ
２がＨレベルに立上がる。プリチャージイネーブル信号
ＺＰＥＮがＨレベルを保持するため、プリチャージ命令
情報は各バンクに伝達されない。

【０１４９】時刻ｔ２において、外部からのコントロー
ル（外部制御信号／ＷＥをＨレベルに立上げる）によ
り、信号ＺＢＷＥをＨレベルに設定する。これを受け
て、信号Ｓ２はＬレベルの状態になる。さらに、信号Ｓ
２の立下がりに応じて、ワンショットパルス発生回路７
２からＬレベルのパルスが発生する。

【０１５０】この結果、時刻ｔ３において、プリチャー
ジイネーブル信号ＺＰＥＮがＬレベルの活性状態にな
る。この結果、全てのプリチャージ開始信号ＺＰＲＥが
Ｌレベルの活性化状態になる。

【０１５１】これを受けて（実際のプリチャージコマン
ドＰＲＥの入力時点より遅れて）、それぞれのバンクの
非活性化が開始される。

【０１５２】また、プリチャージイネーブル信号ＺＰＥ
Ｎが続いてＨレベルの非活性状態になることにより、プ
リチャージ開始信号ＺＰＲＥがＨレベルの非活性状態と
なる。これを受けて、全てのプリチャージ開始信号ＺＰ
ＲＥがＨレベルの非活性状態になる。

【０１５３】次の外部クロック信号ＣＬＫの入力タイミ
ングにおいてアクトコマンドＡＣＴが入力された場合
（時刻ｔ４）、時刻ｔ３と時刻ｔ４との間隔がｔＲＰ期
間となる。

【０１５４】すなわち、同期型半導体記憶装置２０００
は、プリチャージ信号発生回路１１０．１を備えること
で、プリチャ−ジ命令情報のバンクへの伝達を調整する
ことができるため、実際にプリチャ−ジコマンドＰＲＥ
が入力された時点より十分バンクの非活性タイミングを
遅らせることが可能となる。

【０１５５】ノーマルモードの場合は、外部から入力さ
れるプリチャ−ジコマンドＰＲＥの入力タイミングに基
づき、プリチャージ開始信号ＺＰＲＥが出力される。

【０１５６】なお、図９においては、外部制御信号／Ｗ
Ｅを用いて、プリチャージ開始信号の対応するロウ系制
御回路への伝達を調整しているが、これに限らず外部制
御信号／ＣＡＳ、ＣＫＥ、ＤＱＭ等の信号を用いても同
様の目的を達成することができる。

【０１５７】次に、本発明の実施の形態２におけるプリ
チャージ信号発生回路１１０の他の具体的構成の一例に
ついて図１１を用いて説明する。

【０１５８】図１１は、本発明の実施の形態２における
プリチャージ信号発生回路１１０の他の具体的構成の一
例を示す回路図であり、図９に示すプリチャージ信号発
生回路１１０．１と同じ構成要素には、同じ符合および
同じ記号を付しその説明を省略する。

【０１５９】図１１に示すプリチャージ信号発生回路
（以下、プリチャージ信号発生回路１１０．２と称す）
は、ＮＡＮＤ回路５４、インバータ回路５６ならびに制
御ユニット７８．０、７８．１、７８．２および７８．
３を備える。制御ユニット７８．０、７８．１、７８．
２および７８．３は、それぞれバンクＢ０、…、Ｂ３に
対応して設けられる（以下、総称的に制御ユニット７８
と称す）。

【０１６０】制御ユニット７８のそれぞれは、対応する
ＮＡＮＤ回路７４、対応する論理ゲート７５および対応
するインバータ回路７６、ならびにプリチャージ命令制
御回路２６２を備える。

【０１６１】プリチャージ命令制御回路２６２は、論理
ゲート３４５および３４６、ＮＯＲ回路３４７、ＮＡＮ
Ｄ回路３４８ならびにワンショットパルス発生回路３４
９を備える。

【０１６２】プリチャージ命令制御回路２６２は、図９
に示すプリチャージ命令制御回路６２と構成を同じくす
るが、図９に示す論理ゲート６５と異なり、論理ゲート
３４５は、第１の入力ノードに対応するバンクデコード
信号ＢＫを反転した信号（ＺＢＫ）を、第２の入力ノー
ドにプリチャージ命令信号ＰＲＥＣＦの反転信号を、そ
して第３の入力ノードにテストモード信号ＺＭＳ２を受
ける。これにより、プリチャージ命令制御回路２６２
は、それぞれ対応するバンクデコード信号に応答して、
外部信号に基づきプリチャージイネーブル信号ＺＰＲＥ
Ｎの電位レベルを制御することになる。

【０１６３】すなわち、プリチャージ信号発生回路１１
０．２は、バンクのそれぞれに対応して、プリチャージ
命令の伝達を調整する回路を備えることにより、ある特
定のバンクが活性化している状態で、独立に異なるバン
クのｔＲＰ期間をコントロールすることが可能となる。

【０１６４】以上のように、本発明の実施の形態２にお
ける同期型半導体記憶装置においては、実際にプリチャ
ージコマンドＰＲＥが入力された時点より遅れてバンク
を非活性化させることが可能となり、この結果、ｔＲＰ
期間は従来のｔＲＰ期間より短くなる。したがって、高
速動作を行なうメモリに対しても、低速なクロック信号
しか供給できないテスタを用いて試験することが可能と
なる。

【０１６５】［実施の形態３］本発明の実施の形態３に
おける同期型半導体記憶装置について説明する。

【０１６６】本発明の実施の形態３における同期型半導
体記憶装置は、テストモードにおいて、バンクの活性、
非活性化のタイミングを任意に制御することを可能とす
るものである。

【０１６７】図１２は、本発明の実施の形態３における
同期型半導体記憶装置３０００の全体構成の一例を示す
概略ブロック図であり、従来の同期型半導体記憶装置９
０００と同じ構成要素には、同じ記号および同じ符合を
付しその説明を省略する。図１２に示す同期型半導体記
憶装置３０００が従来の同期型半導体記憶装置９０００
と異なる点は、プリチャージ信号発生回路１２に代わっ
てプリチャージ信号発生回路１１０を備えること、およ
びアクト信号発生回路１３に代わってアクト信号発生回
路１００を備えることにある。

【０１６８】同期型半導体記憶装置３０００における、
アクト信号発生回路１００は、実施の形態１で説明した
ように、対応するバンクへの活性命令情報の伝達を調整
することを可能とする。また、プリチャージ信号発生回
路１１０は、実施の形態２で説明したように、バンクへ
のプリチャージ命令情報の伝達を調整することを可能と
する。

【０１６９】次に、テストモードにおける本発明の実施
の形態３における同期型半導体記憶装置３０００の動作
について、タイミングチャートである図１３を用いて説
明する。

【０１７０】図１３は、本発明の実施の形態３における
同期型半導体記憶装置３０００の動作を説明するための
タイミングチャートである。図１３において、（Ａ）
は、外部制御信号／ＲＡＳを、（Ｂ）は、外部制御信号
／ＣＡＳを、（Ｃ）は、外部制御信号／ＷＥを、（Ｄ）
は、アクト開始信号ＺＡＣＴを、（Ｅ）は、プリチャー
ジ開始信号ＺＰＲＥをそれぞれ示している。なお、テス
トモード信号ＺＭＳ１およびＺＭＳ２はともにＬレベル
の活性状態にある（テストモード）ものとする。

【０１７１】図１３に示すように、時刻ｔ１においてア
クトコマンドＡＣＴが入力されると、従来においては、
アクト開始信号ＺＡＣＴは、時刻ｔ１ａでＬレベルの活
性状態になる（点線）。これに対し、本発明の実施の形
態３においては、外部からのコントロール（外部制御信
号／ＲＡＳを時刻ｔ１ｂでＬレベルからＨレベルに立上
げる）により、時刻ｔ１ｃにおいて、アクト開始信号Ｚ
ＡＣＴがＬレベルの活性化状態となる（実線）。

【０１７２】さらに、時刻ｔ３において、プリチャージ
コマンドＰＲＥが入力されると、従来においては、プリ
チャージ開始信号ＺＰＲＥは、時刻ｔ４ａでＬレベルの
活性状態になる（点線）。これに対して、本発明の実施
の形態３においては，外部からのコントロール（外部制
御信号／ＷＥを時刻ｔ４ｂでＬレベルからＨレベルに立
上げる）により、時刻ｔ４ｃにおいて、プリチャージ開
始信号ＺＰＲＥがＬレベルの活性状態になる（実線）。
なお、これを受けて、アクト開始信号ＺＡＣＴがＨレベ
ルに立上がる。

【０１７３】以上のように、本発明の実施の形態３にお
ける同期型半導体記憶装置３０００は、実際にアクトコ
マンドＡＣＴが入力された時点より遅れてバンクを活性
化させることが可能となり、また実際にプリチャージコ
マンドＰＲＥが入力された時点より遅れてバンクを非活
性化させることが可能となるため、高速動作を行なうメ
モリに対しても、低速なクロック信号しか供給できない
テスタを用いて試験することが可能となる。

【０１７４】［実施の形態４］本発明の実施の形態４に
おける同期型半導体記憶装置について説明する。

【０１７５】本発明の実施の形態４における同期型半導
体記憶装置は、テストモードにおいて、バンクの活性化
のタイミングを制御することを可能とするものである。

【０１７６】図１４は、本発明の実施の形態４における
同期型半導体記憶装置４０００の全体構成の一例を示す
概略ブロック図であり、従来の同期型半導体記憶装置９
０００と同じ構成要素には、同じ符合および同じ記号を
付し、その説明は省略する。

【０１７７】図１４に示す同期型半導体記憶装置４００
０が、従来の同期型半導体記憶装置９０００と異なる点
は、アクト信号発生回路１３に代わって遅延段を有する
アクト信号発生回路１２０を備えることにある。

【０１７８】アクト信号発生回路１２０は、テストモー
ドにおいては、外部から入力されるアクトコマンドＡＣ
Ｔに対応する活性命令情報を遅延段を通過させて出力す
る。テストモード以外の場合（ノーマルモード）は、従
来と同様にアクトコマンドＡＣＴに応答して活性命令情
報をバンクに伝達する。

【０１７９】この結果、同期型半導体記憶装置４０００
は、テストモードにおいては、従来の同期型半導体記憶
装置９０００における活性タイミングより遅れたタイミ
ングでバンクを活性化させることが可能となる。

【０１８０】なお、モードセット設定回路４は、外部信
号に基づき、特定のテストモードが設定されたことを検
出して、テストモード信号ＺＭＳ１を出力するものとす
る。

【０１８１】次に、本発明の実施の形態４におけるアク
ト信号発生回路１２０の具体的構成の一例について図１
５を用いて説明する。

【０１８２】図１５は、本発明の実施の形態４における
アクト信号発生回路１２０の具体的構成の一例を示す回
路図である。図１５におけるアクト信号発生回路（以
下、アクト信号発生回路１２０．１と称す）は、従来の
アクト信号発生回路１３ならびに制御ユニット８５．
０、８５．１、８５．２および８５．３を備える（以
下、総称的に制御ユニット８５と称す）。制御ユニット
８５のそれぞれは、バンクＢ０、…、Ｂ３に対応して設
けられる。以下、簡単のため、従来のアクト信号発生回
路１３の出力するアクト開始信号を、アクト開始信号Ｋ
ＺＡＣＴ（０）、ＫＺＡＣＴ（１）、ＫＺＡＣＴ（２）
およびＫＺＡＣＴ（３）と記す。

【０１８３】制御ユニット８５の構成について、代表的
に制御ユニット８５．０を用いて説明する。制御ユニッ
ト８５．０は、インバータ回路８０および９３、ＮＡＮ
Ｄ回路８１、遅延段８２ならびにスイッチ回路８３およ
び８４を備える。

【０１８４】インバータ回路８０は、アクト信号発生回
路１３から出力される対応するアクト開始信号ＫＺＡＣ
Ｔ（０）を入力に受けこれを反転する。ＮＡＮＤ回路８
１の第１の入力ノードは、インバータ回路９３を介して
テストモード信号ＺＭＳ１を反転した信号を受け、第２
の入力ノードは、インバータ回路８０の出力信号を受け
る。

【０１８５】遅延段８２は、ＮＡＮＤ回路８１の出力信
号を遅延して出力する。スイッチ回路８３は、テストモ
ード信号ＺＭＳ１に応じて、遅延段８２から出力される
信号を出力する。一方、スイッチ回路８４は、テストモ
ード信号ＺＭＳ１に応じて、対応するアクト開始信号Ｚ
ＫＡＣＴ（０）を出力する。スイッチ回路８４または８
３のいずれか一方から出力される信号が、最終的なアク
ト開始信号ＺＡＣＴとして対応するバンクに出力され
る。

【０１８６】具体的には、テストモード（たとえば、テ
ストモード信号ＺＭＳ１がＬレベルの活性状態）におい
ては、スイッチ回路８３により、遅延された信号がアク
ト開始信号ＺＡＣＴ（０）として出力される。一方、ノ
ーマルモード（テストモード以外）の場合には、スイッ
チ回路８４により、アクト開始信号ＫＺＡＣＴ（０）が
そのままアクト開始信号ＺＡＣＴ（０）として出力され
る。

【０１８７】スイッチ回路８３および８４としては、た
とえばトランスミッションゲートで構成することができ
る。

【０１８８】次に、テストモードにおけるアクト信号発
生回路１２０．１の動作について、タイミングチャート
である図１６を用いて説明する。

【０１８９】図１６は、図１５に示すアクト信号発生回
路１２０．１の動作を説明するためのタイミングチャー
トである。図１６において（Ａ）は、外部クロック信号
ＣＬＫを、（Ｂ）は、アクト開始信号ＫＺＡＣＴ（０）
を、（Ｃ）は、最終的なアクト開始信号ＺＡＣＴ（０）
を示す。なお、テストモード信号ＺＭＳ１はＬレベルの
活性状態（テストモード）にあるものとする。

【０１９０】図１６に示すように、時刻ｔ０においてア
クトコマンドＡＣＴが入力されると、時刻ｔ１におい
て、指定されたバンク（バンクＢ０とする）に対応する
アクト開始信号ＫＺＡＣＴ（０）がＨレベルからＬレベ
ルの状態に変化する。遅延段８２によりアクト開始信号
ＫＺＡＣＴ（０）が遅延される。これにより、時刻ｔ２
において、Ｌレベルの活性状態にある最終的なアクト開
始信号ＺＡＣＴ（０）が発生する。これを受けて、実際
のアクトコマンドＡＣＴの入力時点より遅れて、バンク
Ｂ０の活性化が開始される。

【０１９１】次の外部クロック信号ＣＬＫの入力タイミ
ングにおいて読出もしくは書込命令（ＲＥＡＤ／ＷＲＩ
ＴＥ）が入力された場合（時刻ｔ３）、時刻ｔ２から時
刻ｔ３の間隔がｔＲＣＤ期間となる。

【０１９２】さらに、本発明の実施の形態４におけるア
クト信号発生回路１２０の他の具体的構成の一例につい
て図１７を用いて説明する。

【０１９３】図１７は、本発明の実施の形態４における
アクト信号発生回路１２０の他の構成の一例を示す回路
図である。図１７に示すアクト信号発生回路（以下、ア
クト信号発生回路１２０．２と称す）は、従来のアクト
信号発生回路１３ならびに制御ユニット９１．０、９
１．１、９１．２および９１．３を備える。制御ユニッ
ト９１．０、９１．１、９１．２および９１．３（以
下、総称的に制御ユニット９１と称す）は、バンクＢ
０、…、Ｂ３のそれぞれに対応して設けられる。

【０１９４】制御ユニット９１の構成について、代表的
に制御ユニット９１．０を用いて説明する。制御ユニッ
ト９１．０は、インバータ回路８６、ラッチ回路８７、
遅延段８８ならびにスイッチ回路８９および９０を備え
る。インバータ回路８６は、対応するアクト開始信号Ｋ
ＺＡＣＴ（０）を入力に受け、これを反転して出力す
る。ラッチ回路８７は、テストモード信号ＺＭＳ１およ
び内部クロック信号ＣＬＫ０に基づき、インバータ回路
８６の出力信号をラッチする。遅延段８８は、ラッチ回
路８７の出力信号Ｓ３を遅延して出力する。スイッチ回
路８９は、テストモード信号ＺＭＳ１に基づき、遅延段
８８から出力される信号を出力する。スイッチ回路９０
は、テストモード信号ＺＭＳ１に基づき、アクト開始信
号ＫＺＡＣＴ（０）を出力する。スイッチ回路８９もし
くはスイッチ回路９０のいずれか一方から出力される信
号が、最終的なアクト開始信号ＺＡＣＴ（０）として、
対応するバンクＢ０に出力される。

【０１９５】具体的には、テストモード（たとえば、テ
ストモード信号ＺＭＳ１がＬレベル）においては、スイ
ッチ回路８９により、遅延段８８から出力される信号が
アクト開始信号ＺＡＣＴ（０）として出力される。一
方、ノーマルモード（テストモード以外）の場合には、
スイッチ回路９０を介して、アクト開始信号ＫＺＡＣＴ
（０）そのものが最終的なアクト開始信号ＺＡＣＴ
（０）として出力される。次に、テストモードにおける
アクト信号発生回路１２０．２の動作についてタイミン
グチャートである図１８を用いて説明する。

【０１９６】図１８は、図１７に示すアクト信号発生回
路１２０．２の動作を説明するためのタイミングチャー
トである。図１８において（Ａ）は、外部クロック信号
ＣＬＫを、（Ｂ）は、アクト開始信号ＫＺＡＣＴ（０）
を、（Ｃ）は、最終的なアクト開始信号ＺＡＣＴ（０）
を，（Ｄ）は、ラッチ回路８７の出力信号Ｓ３をそれぞ
れ示している。なお、テストモード信号ＺＭＳ１はＬレ
ベルの活性状態（テストモード）にあるものとする。

【０１９７】図１８に示すように、時刻ｔ０においてア
クトコマンドＡＣＴが入力されると、時刻ｔ１におい
て、指定されたバンク（バンクＢ０とする）に対応する
アクト開始信号ＫＺＡＣＴ（０）が、ＨレベルからＬレ
ベルの状態に変化する。外部クロック信号ＣＬＫ（また
は、内部クロック信号ＣＬＫ０）がＨレベルからＬレベ
ルに立下がる時点（時刻ｔ２）において、ラッチ回路８
７は、インバータ回路８６から出力される信号をラッチ
して出力する。さらに、遅延段８８により、ラッチした
信号が遅延される。これにより、実際にアクトコマンド
ＡＣＴが入力された時点より遅れて（時刻ｔ３）、Ｌレ
ベルの最終的なアクト開始信号ＺＡＣＴ（０）が出力さ
れることになる。

【０１９８】次の外部クロック信号ＣＬＫ（または、内
部クロック信号ＣＬＫ０）の立上がりタイミングにおい
て読出または書込命令（ＲＥＡＤ／ＷＲＩＴＥ）が指定
された場合（時刻ｔ４）、時刻ｔ３と時刻ｔ４との間隔
がｔＲＣＤ期間となる。

【０１９９】すなわち、同期型半導体記憶装置４０００
は、アクト信号発生回路１２０を備えることで、活性命
令情報の伝達を調整することができるため、実際にアク
トコマンドＡＣＴが入力された時点より十分バンクの活
性タイミングを遅らせることが可能となる。

【０２００】さらにアクト信号発生回路１２０．２は、
内部クロック信号の立下がりタイミングをトリガとして
遅延を開始するため、アクト信号発生回路１２０．１に
比べて必要な遅延段量が少なくすることができる。

【０２０１】以上のように、本発明の実施の形態４にお
ける同期型半導体記憶装置においては、実際にアクトコ
マンドＡＣＴが入力された時点より遅れてバンクを活性
化させることが可能となり、この結果、ｔＲＣＤ期間は
従来のｔＲＣＤ期間より短くなる。したがって、高速動
作を行なうメモリに対しても、低速なクロック信号しか
供給できないテスタを用いて試験することが可能とな
る。

【０２０２】［実施の形態５］本発明の実施の形態５に
おける同期型半導体記憶装置について説明する。

【０２０３】本発明の実施の形態５における同期型半導
体記憶装置は、テストモードにおいて、バンクの非活性
化のタイミングを制御することを可能とするものであ
る。

【０２０４】図１９は、本発明の実施の形態５における
同期型半導体記憶装置５０００の全体構成の一例を示す
概略ブロック図であり、従来の同期型半導体記憶装置９
０００と同じ構成要素には、同じ符合および同じ記号を
付し、その説明は省略する。

【０２０５】図１９に示す同期型半導体記憶装置５００
０が、従来の同期型半導体記憶装置９０００と異なる点
は、プリチャージ信号発生回路１２に代わって遅延段を
有するプリチャージ信号発生回路１３０を備えることに
ある。

【０２０６】プリチャージ信号発生回路１３０は、テス
トモードにおいては、外部から入力されるプリチャージ
コマンドＰＲＥに対応するプリチャージ命令情報を遅延
段を通過させて出力する。テストモード以外の場合（ノ
ーマルモード）は、従来と同様にプリチャージコマンド
ＰＲＥに応答してプリチャージ命令情報をバンクに伝達
する。

【０２０７】この結果、同期型半導体記憶装置５０００
は、テストモードにおいては、従来の同期型半導体記憶
装置９０００における非活性タイミングより遅れたタイ
ミングでバンクを非活性化させることが可能となる。

【０２０８】なお、モードセット設定回路４は、外部信
号に基づき、特定のテストモードが設定されたことを検
出して、テストモード信号ＺＭＳ２を出力するものとす
る。

【０２０９】次に、本発明の実施の形態５におけるプリ
チャージ信号発生回路１３０の具体的構成の一例につい
て図２０を用いて説明する。

【０２１０】図２０は、本発明の実施の形態５における
プリチャージ信号発生回路１３０の具体的構成の一例を
示す回路図である。図２０におけるプリチャージ信号発
生回路（以下、プリチャージ信号発生回路１３０．１と
称す）は、従来のプリチャージ信号発生回路１２ならび
に制御ユニット１８５．０、１８５．１、１８５．２お
よび１８５．３を備える（以下、総称的に制御ユニット
１８５と称す）。制御ユニット１８５のそれぞれは、バ
ンクＢ０、…、Ｂ３に対応して設けられる。以下、簡単
のため、従来のプリチャージ信号発生回路１２の出力す
るプリチャ−ジ開始信号を、プリチャージ開始信号ＫＺ
ＰＲＥ（０）、ＫＺＰＲＥ（１）、ＫＺＰＲＥ（２）お
よびＫＺＰＲＥ（３）と記す。

【０２１１】制御ユニット１８５の構成について、代表
的に制御ユニット１８５．０を用いて説明する。制御ユ
ニット１８５．０は、インバータ回路１８０および９
４、ＮＡＮＤ回路１８１、遅延段１８２ならびにスイッ
チ回路１８３および１８４を備える。

【０２１２】インバータ回路１８０は、プリチャージ信
号発生回路１２から出力される対応するアクト開始信号
ＫＺＰＲＥ（０）を入力に受けこれを反転する。ＮＡＮ
Ｄ回路１８１の第１の入力ノードは、インバータ回路９
４を介してテストモード信号ＺＭＳ２を反転した信号受
け、第２の入力ノードは、インバータ回路１８０の出力
信号を受ける。

【０２１３】遅延段１８２は、ＮＡＮＤ回路１８１の出
力信号を遅延して出力する。スイッチ回路１８３は、遅
延段１８２から出力される信号を受ける。スイッチ回路
１８４は、対応するプリチャ−ジ開始信号ＫＺＰＲＥ
（０）を受ける。テストモード（たとえば、テストモー
ド信号ＺＭＳ２がＬレベルの活性状態）においては、ス
イッチ回路１８３により、遅延された信号がプリチャー
ジ開始信号ＺＰＲＥ（０）として出力される。一方、ノ
ーマルモード（テストモード以外）の場合には、スイッ
チ回路１８４により、プリチャージ開始信号ＫＺＰＲＥ
（０）がそのままプリチャージ開始信号ＺＰＲＥ（０）
として出力される。

【０２１４】スイッチ回路１８３および１８４として
は、たとえばトランスミッションゲートで構成すること
ができる。

【０２１５】次に、テストモードにおけるプリチャージ
信号発生回路１３０．１の動作について、タイミングチ
ャートである図２１を用いて説明する。

【０２１６】図２１は、図２０に示すプリチャージ信号
発生回路１３０．１の動作を説明するためのタイミング
チャートである。図２１において（Ａ）は、外部クロッ
ク信号ＣＬＫを、（Ｂ）は、プリチャージ開始信号ＫＺ
ＰＲＥ（０）を、（Ｃ）は、最終的なプリチャージ開始
信号ＺＰＲＥ（０）を示す。なお、テストモード信号Ｚ
ＭＳ２はＬレベルの活性状態（テストモード）にあるも
のとする。

【０２１７】図２１に示すように、時刻ｔ０においてプ
リチャージコマンドＰＲＥが入力されると、時刻ｔ１に
おいて、指定されたバンク（バンクＢ０とする）に対応
するプリチャージ開始信号ＫＺＰＲＥ（０）が、Ｈレベ
ルからＬレベルの状態に変化する。遅延段１８２により
プリチャージ開始信号ＫＺＰＲＥ（０）が遅延される。
これにより、時刻ｔ２において、Ｌレベルの活性状態に
ある最終的なプリチャージ開始信号ＺＰＲＥ（０）が発
生する。

【０２１８】これを受けて、実際のプリチャージコマン
ドＰＲＥの入力時点より遅れて、バンクＢ０の非活性化
が開始される。

【０２１９】次の外部クロック信号ＣＬＫの入力タイミ
ングにおいてアクトコマンドＡＣＴが入力された場合
（時刻ｔ３）、時刻ｔ２から時刻ｔ３の間隔が、ｔＲＰ
期間となる。

【０２２０】さらに、本発明の実施の形態５におけるプ
リチャージ信号発生回路１３０の他の具体的構成の一例
について図２２を用いて説明する。

【０２２１】図２２は、本発明の実施の形態５における
プリチャージ信号発生回路１３０の他の構成の一例を示
す回路図である。図２２に示すプリチャージ信号発生回
路（以下、プリチャージ信号発生回路１３０．２と称
す）は、従来のプリチャージ信号発生回路１２ならびに
制御ユニット１９１．０、１９１．１、１９１．２およ
び１９１．３を備える。制御ユニット１９１．０、１９
１．１、１９１．２および１９１．３（以下、総称的に
制御ユニット１９１と称す）は、バンクＢ０、…、Ｂ３
のそれぞれに対応して設けられる。

【０２２２】制御ユニット１９１の構成について、代表
的に制御ユニット１９１．０を用いて説明する。制御ユ
ニット１９１．０は、インバータ回路１８６、ラッチ回
路１８７、遅延段１８８ならびにスイッチ回路１８９お
よび１９０を備える。

【０２２３】インバータ回路１８６は、対応するプリチ
ャージ開始信号ＫＺＰＲＥ（０）を入力に受け、これを
反転して出力する。ラッチ回路１８７は、テストモード
信号ＺＭＳ２および内部クロック信号ＣＬＫ０に基づ
き、インバータ回路１８６の出力信号をラッチする。

【０２２４】遅延段１８８は、ラッチ回路１８７の出力
信号Ｓ１３を遅延して出力する。スイッチ回路１８９
は、遅延段１８８から出力される信号を受ける。スイッ
チ回路１９０は、プリチャージ開始信号ＫＺＰＲＥ
（０）を受ける。テストモード（たとえば、テストモー
ド信号ＺＭＳ１がＬレベル）においては、スイッチ回路
１８９により、遅延段１８８から出力される信号がプリ
チャージ開始信号ＺＰＲＥ（０）として出力される。一
方、ノーマルモード（テストモード以外）の場合には、
スイッチ回路１９０により、プリチャージ開始信号ＫＺ
ＰＲＥ（０）そのものが、最終的なプリチャージ開始信
号ＺＰＲＥ（０）として出力される。

【０２２５】次に、テストモードにおけるプリチャージ
信号発生回路１３０．２の動作についてタイミングチャ
ートである図２３を用いて説明する。

【０２２６】図２３は、図２２に示すプリチャージ信号
発生回路１３０．２の動作を説明するためのタイミング
チャートである。図２３において（Ａ）は、外部クロッ
ク信号ＣＬＫを、（Ｂ）は、プリチャージ開始信号ＫＺ
ＰＲＥ（０）を、（Ｃ）は、最終的なプリチャージ開始
信号ＺＰＲＥ（０）を，（Ｄ）は、ラッチ回路１８７の
出力信号Ｓ１３をそれぞれ示している。なお、テストモ
ード信号ＺＭＳ２はＬレベルの活性状態（テストモー
ド）にあるものとする。

【０２２７】図２３に示すように、時刻ｔ０においてプ
リチャージコマンドＰＲＥが入力されると、時刻ｔ１に
おいて、対応するバンクのプリチャージ開始信号ＫＺＰ
ＲＥ（０）がＬレベルに立下がる。外部クロック信号Ｃ
ＬＫ（または内部クロック信号ＣＬＫ０）がＨレベルか
らＬレベルに立下がる時点（時刻ｔ２）において、ラッ
チ回路１８７は、インバータ回路１８６から出力される
信号をラッチして出力する。さらに、遅延段１８８によ
り、ラッチした信号が遅延される。これにより、実際に
プリチャージコマンドＰＲＥが入力された時点より遅れ
て（時刻ｔ３）、Ｌレベルの最終的なプリチャージ開始
信号ＺＰＲＥ（０）が出力されることになる。

【０２２８】次の外部クロック信号ＣＬＫの立上がりタ
イミングにおいてプリチャージコマンドＰＲＥが入力さ
れた場合（時刻ｔ４）、時刻ｔ３と時刻ｔ４との間隔が
ｔＲＰ期間となる。

【０２２９】すなわち、同期型半導体記憶装置５０００
は、プリチャージ信号発生回路１３０を備えることで、
プリチャージ命令情報の伝達を調整することができるた
め、実際にプリチャージコマンドＰＲＥが入力された時
点より十分バンクの非活性タイミングを遅らせることが
可能となる。

【０２３０】さらにプリチャージ信号発生回路１３０．
２は、内部クロック信号の立下がりタイミングをトリガ
として遅延を開始するため、プリチャージ信号発生回路
１３０．１に比べて必要な遅延段量が少なくすることが
できる。

【０２３１】以上のように、本発明の実施の形態５にお
ける同期型半導体記憶装置においては、実際にプリチャ
−ジコマンドＰＲＥが入力された時点より遅れてバンク
を非活性化させることが可能となり、この結果、ｔＲＰ
期間は従来のｔＲＰ期間より短くなる。したがって、高
速動作を行なうメモリに対しても、低速なクロック信号
しか供給できないテスタを用いて試験することが可能と
なる。

【０２３２】［実施の形態６］本発明の実施の形態６に
おける同期型半導体記憶装置について説明する。

【０２３３】本発明の実施の形態６における同期型半導
体記憶装置は、テストモードにおいて、バンクの活性、
非活性化のタイミングを任意に制御することを可能とす
るものである。

【０２３４】図２４は、本発明の実施の形態６における
同期型半導体記憶装置６０００の全体構成の一例を示す
概略ブロック図であり、従来の同期型半導体記憶装置９
０００と同じ構成要素には、同じ記号および同じ符合を
付しその説明を省略する。

【０２３５】図２４に示す同期型半導体記憶装置６００
０が従来の同期型半導体記憶装置９０００と異なる点
は、プリチャージ信号発生回路１２に代わってプリチャ
ージ信号発生回路１３０を備えること、およびアクト信
号発生回路１３に代わってアクト信号発生回路１２０を
備えることにある。

【０２３６】同期型半導体記憶装置６０００における、
アクト信号発生回路１２０は、実施の形態４で説明した
ように、対応するバンクへの活性命令情報の伝達を調整
することを可能とする。また、プリチャージ信号発生回
路１３０は、実施の形態５で説明したように、バンクへ
のプリチャージ命令情報の伝達を調整することを可能と
する。

【０２３７】この結果、本発明の実施の形態６における
同期型半導体記憶装置６０００においては、実際にアク
トコマンドＡＣＴが入力された時点より遅れてバンクを
活性化させることが可能となり、また実際にプリチャー
ジコマンドＰＲＥが入力された時点より遅れてバンクを
非活性化させることが可能となるため、高速動作を行な
うメモリに対しても、低速なクロック信号しか供給でき
ないテスタを用いて試験することが可能となる。

【０２３８】［実施の形態７］本発明の実施の形態７に
係る同期型半導体記憶装置について説明する。

【０２３９】本発明の実施の形７における同期型半導体
記憶装置は、テストモードにおいて、外部クロック信号
に加えて他の外部信号に基づき、高周波数の内部クロッ
ク信号を発生することを可能とするものである。

【０２４０】まず、本発明の実施の形態７に係る同期型
半導体記憶装置７０００の全体構成の一例を、図２５を
用いて説明する。

【０２４１】図２５は、本発明の実施の形態７に係る同
期型半導体記憶装置７０００の基本構成の一例を示す概
略ブロック図である。従来の同期型半導体記憶装置９０
００と同じ構成要素には同じ符号および同じ記号を付し
その説明を省略する。

【０２４２】図２５に示す同期型半導体記憶装置７００
０が、従来の同期型半導体記憶装置９０００と異なる点
は、内部クロック発生回路２に代わって、従来の内部ク
ロック信号の逓倍の周波数の内部クロック信号ＣＬＫＮ
を出力する内部クロック発生回路１５０を備えることに
ある。

【０２４３】モードセット設定回路４は、外部信号に応
答して、特定のテストモードが設定されたか否かを検出
し、テストモード信号ＺＭＳを出力するものとする。

【０２４４】内部クロック発生回路１５０は、テストモ
ード信号ＺＭＳに応答して、通常の内部クロック信号
（以下、簡単のためＣＬＫ１と記す）より高い周波数の
内部クロック信号ＣＬＫＮを生成して出力する。

【０２４５】次に、本発明の実施の形態７における内部
クロック発生回路１５０の具体的構成の一例について図
２６を用いて説明する。

【０２４６】図２６は、本発明の実施の形態７における
内部クロック発生回路１５０の具体的構成の一例を示す
回路図である。図２６における内部クロック発生回路１
５０は、内部クロック発生回路２. １および２. ２、テ
ストモードクロック発生回路１５２ならびにスイッチ回
路１５４を含む。内部クロック発生回路２. １および
２. ２は、従来の内部クロック発生回路２と同様の構成
であり、入力したクロック信号に対して位相同期（又は
位相同期および周波数同期）したクロック信号を出力す
る。

【０２４７】テストモードクロック発生回路１５２は、
外部クロック信号ＣＬＫと外部制御信号の１つである外
部クロックイネーブル信号ＣＫＥとに基づき、テストモ
ード信号ＺＭＳに応じてクロック信号ＣＬＫ３を出力す
る。内部クロック発生回路２. １は、外部クロック信号
ＣＬＫを取込み、内部クロック信号ＣＬＫ１を出力す
る。内部クロック発生回路２. ２は、クロック信号ＣＬ
Ｋ３を取込み、内部クロック信号ＣＬＫ２を出力する。

【０２４８】スイッチ回路１５４は、テストモード信号
ＺＭＳに応答して、内部クロック信号ＣＬＫ１もしくは
内部クロック信号ＣＬＫ２のいずれかを内部クロック信
号ＣＬＫＮとして出力する。同期型半導体記憶装置７０
００は、この内部クロック信号ＣＬＫＮに基づき動作す
る。

【０２４９】テストモードクロック発生回路１５２の具
体的構成を説明する。テストモードクロック発生回路１
５２は、ＥＸＯＲ回路２００、ワンショットパルス発生
回路２０２および２０４、インバータ回路２０６ならび
に論理ゲート２０８を備える。

【０２５０】ＥＸＯＲ回路２００は、外部クロック信号
ＣＬＫと外部クロックイネーブル信号ＣＫＥとの排他的
論理和をとる。ワンショットパルス発生回路２０２は、
ＥＸＯＲ回路２００の出力する信号Ｓ４の立上がりタイ
ミングで、Ｌレベルのワンショットパルスを発生する。
またワンショットパルス発生回路２０４は、ＥＸＯＲ回
路２００の出力信号Ｓ４のＬレベルへの立下がりタイミ
ングで、Ｈレベルのワンショットパルスを発生する。

【０２５１】インバータ回路２０６は、ワンショットパ
ルス発生回路２０４の出力を反転して出力する。論理ゲ
ート２０８は、ワンショットパルス発生回路２０２の出
力信号およびインバータ回路２０６の出力信号を入力に
受け、クロック信号ＣＬＫ３を出力する。

【０２５２】次に、テストモードにおける内部クロック
発生回路１５０の動作をタイミングチャートである図２
７を用いて説明する。

【０２５３】図２７は、本発明の実施の形態７における
内部クロック発生回路１５０の動作を説明するためのタ
イミングチャートである。図２７において（Ａ）は、外
部クロック信号ＣＬＫを、（Ｂ）は外部クロックイネー
ブル信号ＣＫＥを、（Ｃ）はＥＸＯＲ回路２００の出力
信号Ｓ４を、（Ｄ）は、内部クロック信号ＣＬＫＮをそ
れぞれ示している。なお、テストモード（たとえば、テ
ストモード信号ＺＭＳがＬレベルの活性化状態）にある
ものとする。

【０２５４】外部クロック信号ＣＬＫは、時刻ｔｉ×４
（但し、ｉは０以上の整数）においてＬレベルからＨレ
ベルに立上がり、時刻ｔｉ×４＋２においてＨレベルか
らＬレベルに立下がる。これに対して外部クロックイネ
ーブル信号ＣＫＥを、時刻ｔｉ×４＋１（但し、ｉは０
以上の整数）においてＬレベルからＨレベルに立上げ、
時刻ｔｉ×４＋３においてＨレベルからＬレベルに立下
がるものとする。

【０２５５】ＥＸＯＲ回路２００は、外部クロック信号
ＣＬＫと外部クロックイネーブル信号ＣＫＥとのレベル
変化のタイミング差を切出す。したがって、ＥＸＯＲ回
路２００から出力される信号は、時刻ｔｉ×２において
ＬレベルからＨレベルに立上がり、時刻ｔｉ×２＋１に
おいてＨレベルからＬレベルに立下がる。

【０２５６】これにより、ワンショットパルス発生回路
２０２および２０４から、それぞれ時刻ｔｉ×２、時刻
ｔｉ×２＋１においてパルスが発生し、これを受ける内
部クロック発生回路２. ２から、外部クロック信号ＣＬ
Ｋの２倍の周波数の内部クロック信号ＣＬＫ２が出力さ
れる。スイッチ回路１５４は、内部クロック信号ＣＬＫ
２を、内部クロック信号ＣＬＫＮとして出力する。なお
この場合、内部的には外部クロックイネーブル信号ＣＫ
Ｅを入力するピンの電圧を固定電位にする。

【０２５７】以上のように、同期型半導体記憶装置７０
００は、外部クロック信号ＣＬＫのレベル変化のタイミ
ングに対して、外部クロックイネーブル信号ＣＫＥのレ
ベル変化のタイミングをコントロールすることにより、
従来の内部クロック信号の逓倍の周波数の内部クロック
信号ＣＬＫＮを生成することができ、この結果、ｔＲＣ
Ｄ期間、ｔＲＰ期間を容易に短縮することができる。

【０２５８】［実施の形態８］本発明の実施の形態８に
係る同期型半導体記憶装置について説明する。

【０２５９】本発明の実施の形態８における同期型半導
体記憶装置は、テストモードにおいて、外部信号に基づ
き、より直接的にバンクの活性化を調整することを可能
とするものである。

【０２６０】本発明の実施の形態８に係る同期型半導体
記憶装置８０００の全体構成の一例を、図２８を用いて
説明する。

【０２６１】図２８は、本発明の実施の形態８に係る同
期型半導体記憶装置８０００の全体構成の一例を示す概
略ブロック図である。従来の同期型半導体記憶装置９０
００と同じ構成要素には同じ符号および同じ記号を付
し、その説明を省略する。

【０２６２】図２８に示す同期型半導体記憶装置８００
０が、従来の同期型半導体記憶装置９０００と異なる点
は、アクト信号発生回路１３に代わってアクト信号発生
回路１６０を備えることにある。

【０２６３】モードセット設定回路４は、外部信号に応
答して、特定のテストモードが設定されたか否かを検出
して、テストモード信号ＺＭＳ１を出力するものとす
る。

【０２６４】アクト信号発生回路１６０は、テストモー
ドにおいては、外部から入力されるアクトコマンドＡＣ
Ｔに対応する活性命令情報を遅延して出力する。テスト
モード以外の場合（ノーマルモード）は、従来と同様に
アクトコマンドＡＣＴに応答して活性命令情報をバンク
に伝達する。

【０２６５】次に、本発明の実施の形態８におけるアク
ト信号発生回路１６０の具体的構成の一例について、図
２９を用いて説明する。

【０２６６】図２９は、本発明の実施の形態８における
アクト信号発生回路１６０の具体的構成の一例を示す回
路図である。図２９に示すアクト信号発生回路１６０
は、ＮＡＮＤ回路２２、アクト命令ラッチ回路２４．
０、２４．１、２４．２、２４．３、およびアクト命令
出力回路２１０. ０、２１０．１、２１０．２、２１
０．３を備える。

【０２６７】ＮＡＮＤ回路２２およびアクト命令ラッチ
回路２４については、実施の形態１で説明したとおりで
ある。アクト命令出力回路２１０. ０、２１０．１、２
１０．２、２１０．３は、それぞれバンクＢ０、Ｂ１、
Ｂ２、Ｂ３に対応して設けられる（以下、総称的にアク
ト命令出力回路２１０と称す）。

【０２６８】アクト命令出力回路２１０は、テストモー
ド信号ＺＭＳ１および特定の外部信号（具体的には、外
部制御信号ＤＱＭ）に応答して、アクト開始信号ＺＡＣ
Ｔを出力する。

【０２６９】次に、アクト命令出力回路２１０の構成に
ついて、アクト命令出力回路２１０．０を用いて説明す
る。

【０２７０】アクト命令出力回路２１０．０は、ＮＡＮ
Ｄ回路１６１、１６２および１６３ならびにインバータ
回路１６４、１６５、１６６、および１６７を備える。

【０２７１】インバータ回路１６６は、図２８に示す入
力初段１６から信号ＢＤＱＭを受けて、これを反転して
出力する。

【０２７２】インバータ回路１６７は、インバータ回路
１６６の出力信号を入力に受け、これを反転して出力す
る。ＮＡＮＤ回路１６３の第１の入力ノードは、インバ
ータ回路１６５を介して、テストモード信号ＺＭＳ１を
反転した信号を受け、第２の入力ノードは、インバータ
回路１６７の出力信号を受ける。

【０２７３】ＮＡＮＤ回路１６１の第１の入力ノード
は、対応するアクト命令ラッチ回路２４で保持される信
号ＡＣＴＦ（０）を受け、第２の入力ノードは、テスト
モード信号ＺＭＳ１を受ける。ＮＡＮＤ回路１６２の第
１の入力ノードは、ＮＡＮＤ回路１６１の出力信号を受
け、第２の入力ノードは、ＮＡＮＤ回路１６３の出力信
号を受ける。インバータ回路１６４は、ＮＡＮＤ回路１
６４の出力信号を受ける。それぞれのインバータ回路１
６４から、対応するアクト開始信号ＺＡＣＴが出力され
る。

【０２７４】次に、テストモードにおけるアクト信号発
生回路１６０の動作をタイミングチャートである図３０
を用いて説明する。

【０２７５】図３０は、本発明の実施の形態８における
アクト信号発生回路１６０の動作を説明するためのタイ
ミングチャートである。図３０において（Ａ）は、外部
制御信号／ＲＡＳを、（Ｂ）は、外部制御信号／ＣＡＳ
を、（Ｃ）は外部制御信号ＤＱＭを、（Ｄ）は，アクト
開始信号ＺＡＣＴ（０）をそれぞれ示している。なお、
テストモード信号ＺＭＳ１がＬレベルの活性化状態（テ
ストモ−ド）にあるものとする。

【０２７６】図３０に示すようにアクトコマンドＡＣＴ
が入力された時点（時刻ｔ０）で、外部制御信号ＤＱＭ
がＬレベルであるため、アクト開始信号ＺＡＣＴは出力
されない。

【０２７７】続いて、外部からのコントロール（外部制
御信号ＤＱＭをＬレベルからＨレベルに設定する）によ
り、信号ＢＤＱＭをＨレベルに設定する。これにより、
時刻ｔ１において、アクト開始信号ＺＡＣＴ（０）がＬ
レベルの活性状態となる。

【０２７８】この結果、実際のアクトコマンドＡＣＴの
入力時点より遅れて、バンクＢ０の活性化が開始され
る。

【０２７９】次の外部クロック信号の入力タイミングに
おいて読出あるいは書込命令（ＲＥＡＤ／ＷＲＩＴＥ）
が入力された場合（時刻ｔ２）、時刻ｔ１と時刻ｔ２と
の間隔がｔＲＣＤ期間となる。なお、この場合は、内部
的には、外部制御信号ＤＱＭに対する内部制御信号をＬ
レベルに固定しておき、読出（書込）マスクがかからな
いようにする。

【０２８０】一方、ノーマルモードの場合は、外部から
入力されたアクトコマンドＡＣＴの入力タイミングに基
づき、バンクのそれぞれに対して対応するバンク開始信
号ＺＡＣＴが出力される。

【０２８１】以上のように、本発明の実施の形態８にお
ける同期型半導体記憶装置においては、より直接的に、
アクトコマンドＡＣＴが入力された時点より遅れてバン
クを活性化させることが可能となり、この結果、ｔＲＣ
Ｄ期間は従来のｔＲＣＤ期間より短くなる。したがっ
て、高速動作を行なうメモリに対しても、低速なクロッ
ク信号しか供給できないテスタを用いてテストすること
が可能となる。

【０２８２】なお、以上の説明においては、活性命令情
報を伝達するタイミングの調整について説明したが、プ
リチャージ命令情報を伝達するタイミングの調整にも適
用可能である。

【０２８３】また、外部制御信号ＤＱＭを用いて、アク
ト開始信号の対応するロウ系制御回路への伝達を調整し
ているが、これに限らずその他の外部信号を用いても同
様の目的を達成することができる。

【０２８４】

【発明の効果】以上のように、請求項１に係る同期型半
導体記憶装置によれば、ワード線の活性命令に入力タイ
ミングより遅れて、活性命令情報を対応するバンクに伝
達することができるため、ワード線の活性タイミングを
入力タイミングによらず任意に調整することができる。
これにより、高速動作を行なうチップに対して低速なク
ロック信号しか供給できないテスタを用いた場合でも、
チップの性能試験を行なうことができる。

【０２８５】請求項２および５に係る同期型半導体記憶
装置は、請求項１に係る同期型半導体記憶装置であっ
て、活性命令情報をラッチする手段と、テストモードに
おいて外部信号によりラッチした活性命令情報をバンク
に出力するタイミングを制御する手段とを備える。この
結果、テストモードにおいては、外部からのコントロー
ルによりワード線の活性タイミングを任意に調整するこ
とができ、ノーマルモードにおいては、通常のタイミン
グで動作を行なうことができる。

【０２８６】請求項３に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、活性命
令情報を出力する手段と、テストモードにおいてこの出
力される活性命令情報を遅延する手段とを備える。この
結果、テストモードにおいては、外部からのコントロー
ルによりワード線の活性タイミングを任意に調整するこ
とができ、ノーマルモードにおいては、通常のタイミン
グで動作を行なうことができる。

【０２８７】請求項４に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、テスト
モードにおいて、外部信号そのものを活性命令情報とす
る。この結果、テストモードにおいて、外部からのコン
トロールにより直接的にワード線の活性タイミングを調
整することができ、ノーマルモードにおいては、通常の
タイミングで動作を行なうことができる。

【０２８８】請求項６に係る同期型半導体記憶装置は、
請求項３に係る同期型半導体記憶装置であって、内部ク
ロック信号の立下がり時点で遅延が開始されるので、遅
延段数を減らすことができる。

【０２８９】また請求項７に係る同期型半導体記憶装置
によれば、ワード線の非活性命令に入力タイミングより
遅れて、非活性命令情報を対応するバンクに伝達するこ
とができるため、ワード線の非活性タイミングを入力タ
イミングによらず任意に調整することができる。これに
より、高速動作を行なうチップに対して低速なクロック
信号しか供給できないテスタを用いた場合でも、チップ
の性能試験を行なうことができる。

【０２９０】請求項８および１１に係る同期型半導体記
憶装置は、請求項７に係る同期型半導体記憶装置であっ
て、非活性命令情報をラッチする手段と、テストモード
において外部信号によりラッチした非活性命令情報をバ
ンクに出力するタイミングを制御する手段とを備える。
この結果、テストモードにおいては、外部からのコント
ロールによりワード線の非活性タイミングを任意に調整
することができ、ノーマルモードにおいては、通常のタ
イミングで動作を行なうことができる。

【０２９１】請求項９に係る同期型半導体記憶装置は、
請求項７に係る同期型半導体記憶装置であって、非活性
命令情報を出力する手段と、テストモードにおいてこの
出力される非活性命令情報を遅延する手段とを備える。
この結果、テストモードにおいては、外部からのコント
ロールによりワード線の非活性タイミングを任意に調整
することができ、ノーマルモードにおいては、通常のタ
イミングで動作を行なうことができる。

【０２９２】請求項１０に係る同期型半導体記憶装置
は、請求項７に係る同期型半導体記憶装置であって、テ
ストモードにおいて、外部信号そのものを非活性命令情
報とする。この結果、テストモードにおいて、外部から
のコントロールにより直接的にワード線の非活性タイミ
ングを調整することができ、ノーマルモードにおいて
は、通常のタイミングで動作を行なうことができる。

【０２９３】請求項１２に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、内
部クロック信号の立下がり時点で遅延が開始されるの
で、遅延段数を減らすことができる。

【０２９４】さらに請求項１３に係る同期型半導体記憶
装置によれば、ワード線の活性命令、非活性命令の入力
タイミングより遅れて、活性命令情報、非活性命令情報
を対応するバンクに伝達することができるため、ワード
線の活性、非活性タイミングを入力タイミングによらず
任意に調整することができる。これにより、高速動作を
行なうチップに対して低速なクロック信号しか供給でき
ないテスタを用いた場合でも、チップの性能試験を行な
うことができる。

【０２９５】請求項１４および１７に係る同期型半導体
記憶装置は、請求項１３に係る同期型半導体記憶装置で
あって、活性命令情報、非活性情報をラッチし、テスト
モードにおいて外部信号に応答して活性命令情報、非活
性命令情報を出力するタイミングを制御することができ
る。

【０２９６】この結果、テストモードにおいては、外部
からのコントロールによりワード線の活性、非活性タイ
ミングを任意に調整することができ、ノーマルモードに
おいては、通常のタイミングで動作を行なうことができ
る。

【０２９７】請求項１５に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
テストモードにおいて活性命令情報、非活性命令情報を
遅延して出力する手段とを備える。

【０２９８】この結果、テストモードにおいては、外部
からのコントロールによりワード線の活性、非活性タイ
ミングを任意に調整することができ、ノーマルモードに
おいては、通常のタイミングで動作を行なうことができ
る。

【０２９９】請求項１６に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
テストモードにおいて、外部信号そのものを活性命令情
報、非活性命令情報とする。この結果、テストモードに
おいて、外部からのコントロールにより直接的にワード
線の活性、非活性タイミングを調整することができ、ノ
ーマルモードにおいては、通常のタイミングで動作を行
なうことができる。

【０３００】請求項１８に係る同期型半導体記憶装置
は、請求項１５に係る同期型半導体記憶装置であって、
内部クロック信号の立下がり時点で遅延が開始されるの
で、遅延段数を減らすことができる。

【０３０１】また請求項１９に係る同期型半導体記憶装
置は、テストモードにおいて、外部クロック信号および
外部信号に基づき、内部クロック信号を生成する。この
ため、テストモードにおいては、通常の内部クロック信
号よりも高速なクロック信号で内部動作を行うことがで
きる。これにより、高速動作を行なうチップに対して低
速なクロック信号しか供給できないテスタを用いた場合
でも、チップの性能試験を行なうことができる。

【０３０２】請求項２０に係る同期型半導体記憶装置
は、請求項１９に係る同期型半導記憶装置であって、外
部から入力する信号のレベル変化のタイミングでパルス
を発生することができるため、通常の内部クロック信号
に対して逓倍のクロック信号を発生することできる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における同期型半導体
記憶装置１０００の全体構成の一例を示す概略ブロック
図である。

【図２】 本発明の実施の形態１におけるアクト信号発
生回路１００の具体的構成の一例を示す回路図である。

【図３】 図２に示すアクト信号発生回路１００．１の
動作を説明するためのタイミングチャートである。

【図４】 本発明の実施の形態１におけるアクト信号発
生回路１００の他の具体的構成の一例を示す回路図であ
る。

【図５】 図４に示すアクト信号発生回路１００. ２の
動作を説明するためのタイミングチャートである。

【図６】 本発明の実施の形態１において、アクトイネ
ーブル信号ＡＣＴＥＮのレベルを、外部制御信号ＤＱＭ
でコントロールした場合の動作を説明するためのタイミ
ングチャートである。

【図７】 本発明の実施の形態１におけるアクト信号発
生回路１００の他の具体的構成の一例を示す回路図であ
る。

【図８】 本発明の実施の形態２における同期型半導体
記憶装置２０００の全体構成の一例を示す概略ブロック
図である。

【図９】 本発明の実施の形態２のプリチャージ信号発
生回路１１０の具体的構成の一例を示す回路図である。

【図１０】 図９に示すプリチャージ信号発生回路１１
０．１の動作を説明するためのタイミングチャートであ
る。

【図１１】 本発明の実施の形態２におけるプリチャー
ジ信号発生回路１１０の他の具体的構成の一例を示す回
路図である。

【図１２】 本発明の実施の形態３における同期型半導
体記憶装置３０００の全体構成の一例を示す概略ブロッ
ク図である。

【図１３】 本発明の実施の形態３における同期型半導
体記憶装置３０００の動作を説明するためのタイミング
チャートである。

【図１４】 本発明の実施の形態４における同期型半導
体記憶装置４０００の全体構成の一例を示す概略ブロッ
ク図である。

【図１５】 本発明の実施の形態４におけるアクト信号
発生回路１２０の具体的構成の一例を示す回路図であ
る。

【図１６】 図１５に示すアクト信号発生回路１２０．
１の動作を説明するためのタイミングチャートである。

【図１７】 本発明の実施の形態４におけるアクト信号
発生回路１２０の他の構成の一例を示す回路図である。

【図１８】 図１７に示すアクト信号発生回路１２０．
２の動作を説明するためのタイミングチャートである。

【図１９】 本発明の実施の形態５における同期型半導
体記憶装置５０００の全体構成の一例を示す概略ブロッ
ク図である。

【図２０】 本発明の実施の形態５におけるプリチャー
ジ信号発生回路１３０の具体的構成の一例を示す回路図
である。

【図２１】 図２０に示すプリチャージ信号発生回路１
３０．１の動作を説明するためのタイミングチャートで
ある。

【図２２】 本発明の実施の形態５におけるプリチャー
ジ信号発生回路１３０の他の構成の一例を示す回路図で
ある。

【図２３】 図２２に示すプリチャージ信号発生回路１
３０．２の動作を説明するためのタイミングチャートで
ある。

【図２４】 本発明の実施の形態６における同期型半導
体記憶装置６０００の全体構成の一例を示す概略ブロッ
ク図である。

【図２５】 本発明の実施の形態７における同期型半導
体記憶装置７０００の全体構成の一例を示す概略ブロッ
ク図である。

【図２６】 本発明の実施の形態７における内部クロッ
ク発生回路１５０の具体的構成の一例を示す回路図であ
る。

【図２７】 本発明の実施の形態７における内部クロッ
ク発生回路１５０の動作を説明するためのタイミングチ
ャートである。

【図２８】 本発明の実施の形態８に係る同期型半導体
記憶装置８０００の全体構成の一例を示す概略ブロック
図である。

【図２９】 本発明の実施の形態８におけるアクト信号
発生回路１６０の具体的構成の一例を示す回路図であ
る。

【図３０】 本発明の実施の形態８におけるアクト信号
発生回路１６０の動作を説明するためのタイミングチャ
ートである。

【図３１】 従来の同期型半導体記憶装置９０００の主
要部の構成を示す概略ブロック図である。

【図３２】 図３１に示す従来の同期型半導体記憶装置
９０００の動作の一例を説明するためのタイミングチャ
ートである。

【符号の説明】

１ 制御信号バッファ、２, １５０ 内部クロック発生
回路、３ アドレスバッファ、４ モードセット設定回
路、６ ロウ系制御回路、７ ワードドライバ、８ セ
ンスアンプ、９ メモリセルアレイ、１６ 入力初段、
１７ バッファ、１２, １１０, １３０ プリチャージ
信号発生回路、１３, １００, １２０,１６０ アクト
信号発生回路、１０００〜９０００ 同期型半導体記憶
装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３６２Ｓ ３７１Ａ

Claims (20)

【特許請求の範囲】
1. 【請求項１】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと前記メモリセルアレイの行に対
   応して設けられる複数のワード線とを各々が含む複数の
   バンクと、 外部クロック信号に同期した内部クロック信号を出力す
   る内部クロック発生手段と、 外部から入力されるテストモード指定信号に応答して、
   特定のテストモードが指定されたことを検出して、検出
   結果としてテストモード信号を出力するテストモード検
   出手段と、 前記内部クロック信号に同期して入力される前記ワード
   線を活性化する活性命令を検出して、前記ワード線を活
   性化させる活性開始信号を出力する活性制御手段とを備
   え、 前記活性制御手段は、 前記テストモード信号に応答して、前記活性開始信号を
   前記活性命令の入力タイミングより遅延して対応する前
   記バンクに出力する、同期型半導体記憶装置。
2. 【請求項２】 前記活性制御手段は、 前記活性命令に対応する前記活性開始信号を生成してラ
   ッチするラッチ手段と、 前記テストモード信号に応答して、外部から入力される
   外部信号のレベル変化のタイミングに基づき、イネーブ
   ル信号を出力する制御手段と、 前記イネーブル信号に応答して、前記ラッチ手段の出力
   に基づき、前記バンクに対応する前記活性開始信号を出
   力する出力手段とを備える、請求項１記載の同期型半導
   体記憶装置。
3. 【請求項３】 前記活性制御手段は、 前記活性命令に対応する前記活性開始信号を生成して出
   力する第１の出力手段と、 前記テストモード信号に応答して、前記第１の出力手段
   の出力する前記活性開始信号を遅延して出力する第２の
   出力手段と、 前記テストモード信号に応答して、前記第１の出力手段
   の出力または第２の出力手段の出力のいずれか一方を前
   記活性開始信号として出力する制御手段とを含む、請求
   項１記載の同期型半導体記憶装置。
4. 【請求項４】 前記活性制御手段は、 前記テストモード信号に応答して、外部から入力される
   外部信号を前記活性命令に対応する前記活性開始信号と
   して出力する出力手段を含む、請求項１記載の同期型半
   導体記憶装置。
5. 【請求項５】 前記外部信号とは、ロウアドレスストロ
   ーブ信号である、請求項２記載の同期型半導体記憶装
   置。
6. 【請求項６】 前記第２の出力手段は、 前記テストモード信号に応答して、前記活性命令の取込
   みタイミングを決定した前記内部クロック信号の立下が
   りタイミングで前記第１の出力手段の出力をラッチして
   出力するラッチ手段と、 前記ラッチ手段の出力を遅延する遅延手段とを含む、請
   求項３記載の同期型半導体記憶装置。
7. 【請求項７】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと前記メモリセルアレイの行に対
   応して設けられる複数のワード線とを各々が含む複数の
   バンクと、 外部クロック信号に同期した内部クロック信号を出力す
   る内部クロック発生手段と、 外部から入力されるテストモード指定信号に応答して、
   特定のテストモードが指定されたことを検出して、検出
   結果としてテストモード信号を出力するテストモード検
   出手段と、 前記内部クロック信号に同期して入力される前記ワード
   線を非活性化する非活性命令を検出して、前記ワード線
   を非活性化させる非活性開始信号を出力する非活性制御
   手段とを備え、 前記非活性制御手段は、 前記テストモード信号に応答して、前記非活性開始信号
   を前記非活性命令の入力タイミングより遅延して対応す
   る前記バンクに出力する、同期型半導体記憶装置。
8. 【請求項８】 前記非活性制御手段は、 前記非活性命令に対応する前記非活性開始信号を生成し
   てラッチするラッチ手段と、 前記テストモード信号に応答して、外部から入力される
   外部信号のレベル変化のタイミングに基づき、イネーブ
   ル信号を出力する制御手段と、 前記イネーブル信号に応答して、前記ラッチ手段の出力
   に基づき、前記バンクに対応する前記非活性開始信号を
   出力する出力手段とを含む、請求項７記載の同期型半導
   体記憶装置。
9. 【請求項９】 前記非活性制御手段は、 前記非活性命令に対応する前記非活性開始信号を生成し
   て出力する第１の出力手段と、 前記テストモード信号に応答して、前記第１の出力手段
   の出力する前記非活性開始信号を遅延して出力する第２
   の出力手段と、 前記テストモード信号に応答して、前記第１の出力手段
   の出力または第２の出力手段の出力のいずれか一方を前
   記非活性開始信号として出力する制御手段とを含む、請
   求項７記載の同期型半導体記憶装置。
10. 【請求項１０】 前記非活性制御手段は、 前記テストモード信号に応答して、外部から入力される
    外部信号を前記非活性命令に対応する前記非活性開始信
    号として出力する出力手段を含む、請求項７記載の同期
    型半導体記憶装置。
11. 【請求項１１】 前記外部信号とは、ライトイネーブル
    信号である、請求項８記載の同期型半導体記憶装置。
12. 【請求項１２】 前記第２の出力手段は、 前記テストモード信号に応答して、前記非活性命令の取
    込みタイミングを決定した前記内部クロック信号の立下
    がりタイミングで前記第１の出力手段の出力をラッチし
    て出力するラッチ手段と、 前記ラッチ手段の出力を遅延する遅延手段とを含む、請
    求項９記載の同期型半導体記憶装置。
13. 【請求項１３】 行列状に配置される複数のメモリセル
    を含むメモリセルアレイと前記メモリセルアレイの行に
    対応して設けられる複数のワード線とを各々が含む複数
    のバンクと、 外部クロック信号に同期した内部クロック信号を出力す
    る内部クロック発生手段と、 外部から入力されるテストモード指定信号に応答して、
    特定のテストモードが指定されたことを検出して、検出
    結果としてテストモード信号を出力するテストモード検
    出手段と、 前記内部クロック信号に同期して入力される前記ワード
    線を活性化する活性命令を検出して、前記ワード線を活
    性化させる活性開始信号を出力する活性制御手段と、 前記内部クロック信号に同期して入力される前記ワード
    線を非活性化する非活性命令を検出して、前記ワード線
    を非活性化させる非活性開始信号を出力する非活性制御
    手段とを備え、 前記活性制御手段は、 前記テストモード信号に応答して、前記活性開始信号を
    前記活性命令の入力タイミングより遅延して対応する前
    記バンクに出力し、 前記非活性制御手段は、 前記テストモード信号に応答して、前記非活性開始信号
    を前記非活性命令の入力タイミングより遅延して対応す
    る前記バンクに出力する、同期型半導体記憶装置。
14. 【請求項１４】 前記活性制御手段は、 前記活性命令に対応する前記活性開始信号を生成してラ
    ッチする第１のラッチ手段と、 前記テストモード信号に応答して、外部から入力される
    第１の外部信号のレベル変化のタイミングに基づき、第
    １のイネーブル信号を出力する第１の制御手段と、 前記第１のイネーブル信号に応答して、前記第１のラッ
    チ手段の出力に基づき、前記バンクに対応する前記活性
    開始信号を出力する第１の出力手段とを含み、前記非活
    性制御手段は、 前記非活性命令に対応する前記非活性開始信号を生成し
    てラッチする第２のラッチ手段と、 前記テストモード信号に応答して、外部から入力される
    第２の外部信号のレベル変化のタイミングに基づき、第
    ２のイネーブル信号を出力する第２の制御手段と、 前記第２のイネーブル信号に応答して、前記第２のラッ
    チ手段の出力に基づき、前記バンクに対応する前記非活
    性開始信号を出力する第２の出力手段とを含む、請求項
    １３記載の同期型半導体記憶装置。
15. 【請求項１５】 前記活性制御手段は、 前記活性命令に対応する前記活性開始信号を生成して出
    力する第１の出力手段と、 前記テストモード信号に応答して、前記第１の出力手段
    の出力する前記活性開始信号を遅延して出力する第２の
    出力手段と、 前記テストモード信号に応答して、前記第１の出力手段
    の出力または第２の出力手段の出力のいずれか一方を前
    記活性開始信号として出力する第１の制御手段とを含
    み、 前記非活性制御手段は、 前記非活性命令に対応する前記非活性開始信号を生成し
    て出力する第３の出力手段と、 前記テストモード信号に応答して、前記第３の出力手段
    の出力する前記非活性開始信号を遅延して出力する第４
    の出力手段と、 前記テストモード信号に応答して、前記第３の出力手段
    の出力または第４の出力手段の出力のいずれか一方を前
    記非活性開始信号として出力する第２の制御手段とを含
    む、請求項１３記載の同期型半導体記憶装置。
16. 【請求項１６】 前記活性制御手段は、 前記テストモード信号に応答して、外部から入力される
    第１の外部信号を前記活性命令に対応する前記活性開始
    信号として出力する第１の出力手段を含み、 前記非活性制御手段は、 前記テストモード信号に応答して、外部から入力される
    第２の外部信号を前記非活性命令に対応する前記非活性
    開始信号として出力する第２の出力手段を含む、請求項
    １３記載の同期型半導体記憶装置。
17. 【請求項１７】 前記第１の外部信号とは、ロウアドレ
    スストローブ信号であり、前記第２の外部信号とは、ラ
    イトイネーブル信号である、請求項１４記載の同期型半
    導体記憶装置。
18. 【請求項１８】 前記第２の出力手段は、 前記テストモード信号に応答して、前記活性命令の取込
    みタイミングを決定した前記内部クロック信号の立下が
    りタイミングで前記第１の出力手段の出力をラッチして
    出力する第１のラッチ手段と、 前記第１のラッチ手段の出力を遅延する第１の遅延手段
    とを含み、 前記第４の出力手段は、 前記テストモード信号に応答して、前記非活性命令の取
    込みタイミングを決定した前記内部クロック信号の立下
    がりタイミングで前記第３の出力手段の出力をラッチし
    て出力する第２のラッチ手段と、 前記第２のラッチ手段の出力を遅延する第２の遅延手段
    とを含む、請求項１５記載の同期型半導体記憶装置。
19. 【請求項１９】 行列状に配置される複数のメモリセル
    を含むメモリセルアレイと前記メモリセルアレイの行に
    対応して設けられる複数のワード線とを各々が含む複数
    のバンクと、 外部クロック信号に同期する第１のクロック信号を発生
    する第１のクロック発生手段と、 外部から入力される外部信号と前記外部クロック信号と
    に基づき、第２のクロック信号を生成する第２のクロッ
    ク発生手段と、 外部から入力されたテストモード指定信号に応答して、
    特定のテストモードが指定されたことを検出して、検出
    結果としてテストモード信号を出力するテストモード検
    出手段と、 前記テストモード信号に応答して、前記第１または第２
    のクロック信号を内部クロック信号として出力するスイ
    ッチ手段と、 前記内部クロック信号に同期して、前記メモリセルを選
    択し、前記選択されたメモに対して、書込み、読出動作
    を行なうデータ入出力手段とを備える、同期型半導体記
    憶装置。
20. 【請求項２０】 前記第２のクロック発生手段は、 前記外部クロック信号および前記外部信号のそれぞれの
    レベル変化のタイミングでワンショットパルスを出力す
    るパルス発生手段を含む、請求項１９記載の同期型半導
    体記憶装置。