JP2629645B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2629645B2 JP7095253A JP9525395A JP2629645B2 JP 2629645 B2 JP2629645 B2 JP 2629645B2 JP 7095253 A JP7095253 A JP 7095253A JP 9525395 A JP9525395 A JP 9525395A JP 2629645 B2 JP2629645 B2 JP 2629645B2
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  • Static Random-Access Memory (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に不良メモリセルを救済する冗長回路を有する半導体
記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、加工技術の微細化、
大容量化を常に進めており、これに伴い歩留まり向上を
目的として不良メモリセルを救済される冗長回路技術が
用いられている。
【０００３】また、このような半導体記憶装置に対し、
一般に、製造後のテスト工程において、初期不良品を除
去することを目的としてバイアス加速試験が行われる。
このバイアス加速試験は、高温、高電圧条件下で、全メ
モリセルを長時間連続動作させ、この試験後、所定のテ
ストを行い不良品を除去するものである。
【０００４】しかし近年、半導体記憶装置の大容量化に
ともない全メモリセルを連続動作させる時間が長くなっ
ている。半導体記憶装置は、一般にメモリセル数を４倍
ずつ増加させ開発される。この為、単純にメモリセル数
が４倍になると全メモリセルを連続動作させるのに必要
な時間も４倍になってしまう。つまり、メモリセル容量
が４倍になるとバイアス加速試験に必要な時間も４倍に
なってしまう。例えば、１ＭビットのスタティックＲＡ
Ｍで２４時間必要としていたとすると、４Ｍビットのス
タティックＲＡＭの場合、１ＭビットスタティックＲＡ
Ｍと同程度の初期不良を除去する為には９６時間必要と
なる。これは半導体記憶装置の生産性を大きく低下させ
る要因となる。
【０００５】この為、バイアス加速試験の効果を損なう
ことなく試験時間を短くする方法として、メモリセルア
レイを複数個に分割し（または複数のメモリセルアレイ
を設け）、これら複数のメモリセルアレイに配置されて
いるワード線を同時に選択するテストモードを設け、一
度に選択動作させることのできるメモリセルの数を増や
すことにより、全メモリセルを連続動作させるのに必要
な時間を短くし、バイアス加速試験に必要な時間を短く
する方法がとられている。
【０００６】以上説明した２つの機能、すなわち冗長回
路技術とバイアス加速試験時のテストモードを備えた従
来の半導体記憶装置の一例のブロック図を図８に、その
各部の具体的な回路例を図９〜図１２に示す。
【０００７】この半導体記憶装置は、複数のメモリセル
アレイＭＡ１〜ＭＡｎと、これら複数のメモリセルアレ
イＭＣ１〜ＭＡｎそれぞれと対応して設けられた、冗長
メモリセル列ＲＭ１〜ＲＭｎ，行アドレスデコーダＤＸ
１〜ＤＸｎ，列スイッチ回路ＹＳＷ１〜ＹＳＷｎ，冗長
セル列スイチ回路ＲＳＷ１〜ＲＳＷｎ及びセンス増幅・
書込回路ＡＷ１〜ＡＷｎと、これらの各組に対して共通
に設けられた行アドレスバッファ回路１、列アドレスバ
ッファ回路２、及び列アドレスデコーダ５と、これらの
各組のメモリセルアレイと冗長メモリセル列との置換制
御を行う不良アドレスプログラム回路３と、これらの組
の動作を選択制御するブロックデコーダ４と、バイアス
加速試験を行うためのテストモード信号を発生するテス
トモード制御回路６とを有する構成となっている。
【０００８】メモリセルアレイＭＡ１〜ＭＡｎそれぞれ
は、行方向，列方向に配置された複数のメモリセル、選
択レベルのときこれら複数のメモリセルを行単位で選択
状態とする複数のワード線ＷＬ、及び上記複数のメモリ
セルの各列（以下、メモリセル列という）それぞれと対
応して設けられ対応するメモリセル列の選択状態のメモ
リセルの読出しデータ，書込み用データを伝達する複数
のビット線ＢＬを備え、冗長メモリセル列ＲＭ１〜ＲＭ
ｎそれぞれは、対応するメモリセルアレイの複数のワー
ド線それぞれと対応しかつ対応するワード線が選択レベ
ルのとき選択状態となる複数の冗長メモリセル、及びこ
れら複数の冗長メモリセルのうちの選択状態の冗長メモ
リセルの読出しデータ，書込み用データを伝達する冗長
ビット線を備え、対応するメモリセルアレイに不良のメ
モリセルが存在するとき、この不良のメモリセルが存在
する不良メモリセル列と置換できる。
【０００９】列スイッチ回路ＹＳＷ１〜ＹＳＷｎそれぞ
れは、図９に示されたように、メモリセルアレイＭＡｊ
（ｊ＝１〜ｎ、以下同じ）の各メモリセル列それぞれの
互いに対をなすビット線ＢＬ（１），ＢＬ（２）と対応
して設けられ、第１の入力端に対応する列選択信号（Ｙ
０，Ｙ１，…，ＹＮ）を入力し第２の入力端にブロック
選択信号ＢＳｊを入力する２入力ＮＡＮＤ型の論理ゲー
トＧ８１０〜Ｇ８１Ｎと、第１の入力端に論理ゲートＧ
８１０〜Ｇ８１Ｎの出力信号を対応して入力し第２の入
力端に冗長セル列選択信号ＳＹｊを入力する２入力ＮＯ
Ｒ型の論理ゲートＧ８２０〜Ｇ８２Ｎと、これら論理ゲ
ートＧ８２０〜Ｇ８２Ｎの出力信号をレベル反転するイ
ンバータＩＶ８０〜ＩＶ８Ｎと、これらインバータＩＶ
８０〜ＩＶ８Ｎ及び論理ゲートＧ８２０〜Ｇ８２Ｎの出
力信号を受けてメモリセルアレイＭＡｊの各メモリセル
列のビット線ＢＬ（１），ＢＬ（２）とセンス増幅・書
込回路ＡＷｊとの間の接続を制御するトランスファゲー
トＴＧ８１０，ＴＧ８２０〜ＴＧ８１Ｎ，ＴＧ８２Ｎと
を備え、対応するブロック選択信号ＢＳｊが活性化レベ
ルで対応する冗長セル列選択信号ＳＹｊが非活性化レベ
ルのときに列選択信号Ｙ（Ｙ０，Ｙ１，…，ＹＮ）に従
って所定のメモリセル列を選択（このメモリセルのビッ
ト線をセンス増幅・書込回路ＡＷｊに接続）し、ブロッ
ク選択信号ＢＳｊが非活性化レベルのとき及び冗長セル
列選択信号ＳＹｊが活性化レベルのとき全メモリセル列
を非選択とする。
【００１０】また、冗長セル列スイッチ回路ＲＳＷｊ
は、対応する冗長セル列選択信号ＳＹｊをレベル反転す
るインバータＩＶ９１と、このインバータＩＶ９１の出
力信号及び冗長セル列選択信号ＳＹｊを受けて冗長メモ
リセル列ＲＭｊを冗長ビット線とセンス増幅・書込回路
ＡＷｊとの間の接続を制御するトランスファゲートＴＧ
９１，ＴＧ９２とを備え、冗長セル列選択信号ＳＹｊが
活性化レベルのとき対応する冗長メモリセル列ＲＭｊを
選択（センス増幅・書込回路ＡＷｊに接続）する。
【００１１】センス増幅・書込回路ＡＷｊは、対応する
ブロック選択信号ＢＳｊが活性化レベルのときに対応す
る列スイッチ回路ＹＳＷｊ，冗長セル列スイッチ回路Ｒ
ＳＷｊにより選択されたメモリセル列，冗長メモリセル
列からの読出しデータを増幅して入出力バッファ回路８
を介して外部へ出力し、入出力バッファ回路８からの書
込み用データをこれら選択されたメモリセル列，冗長メ
モリセル列に伝達する。
【００１２】行アドレスバッファ回路１は、行アドレス
信号ＡＤＸの構成ビットそれぞれの反転信号及び非反転
信号から成る内部行アドレス信号ＩＡＸを発生して行ア
ドレスデコーダＤＸ１〜ＤＸｎそれぞれに供給し、行ア
ドレスデコーダＤＸｊ（ｊ＝１〜ｎ）それぞれは、対応
するブロック選択信号ＢＳｊが活性化レベルのときに内
部行アドレス信号ＩＡＸに従って対応するメモリセルア
レイＭＡｊ，冗長メモリセル列ＲＭｊの複数のワード線
のうちの１本を選択レベルとする。
【００１３】列アドレスバッファ回路２は、列アドレス
信号ＡＤＹの構成ビットそれぞれの反転信号及び非反転
信号から成る内部列アドレス信号ＩＡＹ（構成ビットＡ
Ｙ０〜ＡＹｋ，ＡＹ０＊〜ＡＹｋ＊（＊は反転信号を示
す）、そのうち、下位側の内部列アドレス信号ＩＡＹ
Ｌ、上位側の内部列アドレス信号ＩＡＹＵ）を発生し、
列アドレスデコーダ５は、列アドレスバッファ回路２か
らの下位側の内部列アドレス信号ＩＡＹＬをデコードし
て列選択信号Ｙ（Ｙ０〜ＹＮ）を発生する。
【００１４】テストモード制御回路６は、図１０に示さ
れたように、一端に電源電圧Ｖｃｃを受ける抵抗Ｒ６１
と、一端を抵抗Ｒ６１の他端を接続し他端を接地電位点
と接続する抵抗Ｒ６２と、ゲートを抵抗Ｒ６１，Ｒ６２
の接続点と接続しソースを接地電位点と接続するＮチャ
ネル型のトランジスタＱ６２と、ソースに電源電圧Ｖｃ
ｃを受けゲートを接地電位点と接続しドレインをトラン
ジスタＱ６２のドレインと接続するＰチャネル型のトラ
ンジスタＱ６１と、トランジスタＱ６１，Ｑ６２のドレ
インの信号レベルを反転するインバータＩＶ６１とを備
え、電源電圧Ｖｃｃが通常の動作状態のときの電圧（例
えば５Ｖ）より高い電圧（例えば８Ｖ）となったことを
検出して活性化レベルのテストモード信号ＴＥを発生す
る。
【００１５】不良アドレスプログラム回路３は、図１２
（Ａ），（Ｂ）に示されたように、メモリセルアレイＭ
Ａｊ等の各組（ブロック）それぞれと対応して設けら
れ、対応するメモリセルアレイＭＡｊの不良メモリセル
列のアドレスを記憶しておき内部列アドレス信号ＩＡＹ
（従って列アドレス信号ＡＤＹ）がこのアドレスを指定
したとき対応する冗長セル列選択信号ＳＹｊを活性化レ
ベルとして出力する不良アドレスプログラム部３１と、
これら不良アドレスプログラム部３１からの冗長セル列
選択信号ＳＹｊのうちに１つでも活性化レベルのものが
あると活性化レベルとなる選択禁止信号ＫＬを発生する
ＮＡＮＤ型の論理ゲートＧ３１とを備えている。
【００１６】また不良アドレスプログラム部３１それぞ
れは、内部列アドレス信号ＩＡＹの構成ビットＡＹｉ，
ＡＹｉ＊（ｉ＝０〜ｋ，＊は反転信号を示す）それぞれ
と対応して設けられ、一端に電源電圧Ｖｃｃを受けるヒ
ューズＦ３１、ソースを接地電位点と接続しドレインを
ヒューズＦ３１の他端と接続するＮチャネル型のトラン
ジスタＱ３１、入力端をトランジスタＱ３１のドレイン
と接続し出力端をトランジスタＱ３１のゲートと接続す
るインバータＩＶ３１、このインバータＩＶ３１の出力
信号をレベル反転するインバータＩＶ３２、及びインバ
ータＩＶ３１，ＩＶ３２の出力信号を受けて内部列アド
レス信号の構成ビットＡＹｉ，ＡＹｉ＊の出力端への伝
達を制御するトランスファゲートＴＧ３１，ＴＧ３２を
含み、ヒューズＦ３１が切断時には構成ビットＡＹｉを
出力し非切断時には構成ビットＡＹｉ＊を出力する不良
アドレスプログラムユニット３０と、各入力端にこれら
不良アドレスプログラムユニットの出力信号を受けるＮ
ＡＮＤ型の論理ゲートＧ３０と、この論理ゲートＧ３０
の出力信号をレベル反転するインバータＩＶ３０とを備
え、インバータＩＶ３０の出力端から対応する冗長セル
列選択信号ＳＹｊを出力し、論理ゲートＧ３０の出力を
論理ゲートＧ３１に入力する構成となっている。
【００１７】ここで、不良メモリセルのアドレスは、対
応する列アドレス信号ＡＤＹの構成ビットが“０”のと
きはヒューズＦ３１はそのままとし、“１”のときは切
断して不良アドレスプログラム部３１に記憶する。
【００１８】ブロックデコーダ４は、図１１に示された
ように、メモリセルアレイＭＡｊ等の各ブロックそれぞ
れと対応して設けられ、入力端に上位側の内部列アドレ
ス信号ＩＡＹＵの構成ビットＡＹ（ｈ＋１），ＡＹ（ｈ
＋１）＊〜ＡＹｋ，ＡＹｋ＊それぞれの反転信号及び非
反転信号のうちの一方を入力する多入力ＮＡＮＤ型の論
理ゲートＧ４１と、第１の入力端にこの論理ゲートＧ４
１の出力信号を入力し第２の入力端に選択禁止信号ＫＬ
を入力する２入力ＮＯＲ型の論理ゲートＧ４２と、第１
の入力端にこの論理ゲートＧ４２の出力信号を入力し第
２の入力端に対応する冗長セル列選択信号ＳＹｊを入力
する２入力ＮＯＲ型の論理ゲートＧ４３と、第１の入力
端にこの論理ゲートＧ４３の出力信号を入力し第２の入
力端にテストモード信号ＴＥのレベル反転信号を入力す
る２入力ＮＡＮＤ型の論理ゲートＧ４４とを備えたブロ
ック選択ユニット４１を含み、テストモード信号ＴＥが
非活性化レベルのときに冗長セル列選択信号ＳＹｊ中に
活性化レベルのものがあればこの活性化レベルの冗長セ
ル列選択信号と対応するブロック選択信号のみを活性化
レベルとし、活性化レベルのものがなければ上位側の内
部例アドレス信号ＩＡＹＵをデコードしてブロック選択
信号ＢＳｊの活性化レベル，非活性化レベルを決定して
出力し、テストモード信号ＴＥが活性化レベルのときは
ブロック選択信号ＢＳｊ全てを活性化レベルとする。
【００１９】次にこの半導体記憶装置の動作について説
明する。
【００２０】まず、テストモード信号ＴＥが非活性化レ
ベル（低レベル）にある通常の動作モード状態の場合に
ついて説明する。
【００２１】通常の動作モード状態においては、電源電
圧Ｖｃｃは一般的には４．５Ｖ〜５．５Ｖであり、この
とき、テストモード制御回路６は、当然、テストモード
信号ＴＥを非活性化レベルとする。したがって、ブロッ
クデコーダ４は、冗長セル列選択信号ＳＹｊ中に活性化
レベルのものがなければ（従って選択禁止信号ＫＬも非
活性化レベル）、すなわち、冗長メモリセル列ＲＭｊに
対する置換が全く行なわれていなければ、上位側の内部
列アドレス信号ＩＡＹＵに従ってブロック選択信号ＢＳ
ｊのうちの一つを活性化レベルし、この活性化レベルの
ブロック選択信号と対応するメモリセルアレイ等の１ブ
ロックが活性化状態となる。
【００２２】活性化状態にあるブロック（例えば、ＢＳ
ｎと対応するブロック）の行アドレスデコーダ（ＤＸ
ｎ）は行アドレスバッファ回路１からの内部行アドレス
信号ＩＡＸをデコードして複数のワード線ＷＬのうちの
１本を選択レベルとし、この選択レベルのワード線と接
続する一行分のメモリセルを選択状態とする。また、列
スイッチ回路（ＹＳＷｎ）は、冗長セル列選択信号（Ｓ
Ｙｎ）が非活性化レベルであるので、列アドレスデコー
ダ５によって下位側の内部列アドレス信号ＩＡＹＬをデ
コードして得られた列選択信号Ｙ（Ｙ０〜ＹＮ）に従っ
て一つのメモリセル列（１対のビット線）を選択しセン
ス増幅・書込回路（ＡＷｎ）と接続する。
【００２３】こうして、選択されたメモリセル列の選択
状態のメモリセルから記憶データが読出されて列スイッ
チ回路（ＹＳＷｎ），センス増幅・書込回路（ＡＷ
ｎ），入出力バッファ回路８というルートを通して外部
へ出力され、外部からの書込み用データがこの逆のルー
トを通して選択されたメモリセル列の選択状態のメモリ
セルに書込まれ、記憶される。
【００２４】また、冗長セル列選択信号ＳＹｊ中に活性
化レベルのものがあると、この活性化レベルの冗長セル
列選択信号（例えばＳＹ１とする）と対応するブロック
選択信号（ＢＳ１）が活性化レベルとなってこのブロッ
ク選択信号（ＢＳ１）と対応するメモリセルアレイ（Ｍ
Ａ１）等の１ブロックが活性化状態となる。
【００２５】そして行アドレスデコーダ（ＤＸ１）によ
って１本のワード線が選択レベルとなり、このワード線
と接続するメモリセルアレイ（ＭＡ１）の一行分のメモ
リセル及び冗長メモリセル列（ＲＭ１）の一つの冗長メ
モリセルが選択状態となる。ここで、冗長セル列選択信
号（ＹＳ１）が活性化レベルであるので、列スイッチ回
路（ＹＳＷ１）はメモリセルアレイ（ＭＡ１）の全メモ
リセル列を非選択とし、冗長セル列スイッチ回路（ＲＳ
Ｗ１）は冗長メモリセル列（ＲＭ１）を選択してセンス
増幅・書込回路（ＡＷ１）と接続する。
【００２６】こうして、冗長メモリセル列（ＲＭ１）の
選択状態の冗長メモリセルに対し、冗長セル列スイッチ
回路（ＲＳＷ１），センス増幅・書込回路（ＡＷ１），
入出力バッファ回路８を通して、データの読出し及び書
込みが行なわれ、メモリセルアレイ（ＭＡ１）の不良メ
モリセル列に対する置換が行なわれる。
【００２７】なお、不良メモリセル列のアドレスは、前
述したように、不良アドレスプログラム部３１の対応す
る列アドレス信号ＡＤＹの構成ビットのうちの“１”レ
ベルのビットと対応する不良アドレスプログラムユニッ
ト３０のヒューズＦ３１を切断することにより記憶され
る。このようにプログラムすることにより、行アドレス
信号ＡＤＹがこの記憶されたアドレスと一致すると、ヒ
ューズＦ３１が切断されている不良アドレスプログラム
ユニット３０からは“１”レベルの構成ビットＡＹｉが
出力され、ヒューズＦ３１が切断されていない不良アド
レスプログラムユニット３０からは“０”レベルの構成
ビットのレベル反転信号ＡＹｉ＊、すなわち“１”レベ
ルの信号が出力されるので、一つの不良アドレスプログ
ラム部３１内の全不良アドレスプログラムユニット３０
の出力信号が“１”レベルとなり、この不良アドレスプ
ログラム部３１から活性化レベルの冗長セル列選択信号
が出力される。
【００２８】この半導体記憶装置では、メモリセルアレ
イＭＡｊと冗長メモリセル列ＲＭｊとを１対１で対応さ
せて配置しているが、不良アドレスプログラム部３１で
は、列アドレス信号ＡＤＹの全構成ビットを使用して不
良メモリセル列のアドレスをプログラムしてこのアドレ
スと対応する冗長セル列選択信号ＳＹｊを出力し、かつ
活性化レベルの冗長セル列選択信号ＳＹｊと対応する冗
長メモリセル列ＲＭｊを含むブロックを活性化状態とす
る構成となっているので、不良メモリセル列を必ずしも
同一ブロック内の冗長メモリセル列と置換する必要はな
い。従って、一つのメモリセルアレイには不良メモリセ
ル列がなく、他のメモリセルアレイには二つの不良メモ
リセル列が存在する場合でも、二つの不良メモリセル列
のうちの一つを不良メモリセル列がないメモリセルアレ
イと対応する冗長メモリセル列と置換することができ、
より一層歩留りの向上をはかることができる。また、メ
モリセルアレイと冗長メモリセル列とを、必ずしも１対
１に対応させて設ける必要もない。
【００２９】次に、この半導体記憶装置のテストモード
動作について説明する。
【００３０】テストモード動作時には、電源電圧Ｖｃｃ
は、通常の動作モード状態のときの４．５Ｖ〜５．５Ｖ
より高い、例えば８Ｖに設定される。テストモード制御
回路６は、この電源電圧Ｖｃｃ＝８Ｖを検出してテスト
モード信号ＴＥを活性化レベルとする。このテストモー
ド制御回路６において、テストモード信号ＴＥを、通常
の動作モード状態の電源電圧Ｖｃｃが４．５Ｖ〜５．５
Ｖでは非活性化レベル、テストモード動作時の８Ｖでは
活性化レベルとするために、例えば、トランジスタＱ６
２のしきい値電圧を０．７Ｖ、抵抗Ｒ６１，Ｒ６２の抵
抗値をそれぞれ１０ｋΩ，１ｋΩとし、トランジスタＱ
６１のオン抵抗がトランジスタＱ６２のオン抵抗（ゲー
ト電圧０．７Ｖ以上のときの）より十分大きくなるよう
に設定する。
【００３１】ブロックデコーダ４は、テストモード信号
ＴＥの活性化レベルを受けてブロック選択信号ＢＳｊ全
てを活性化レベルとし、全ブロックを活性化状態とす
る。従って、行アドレス信号ＡＤＸと列アドレス信号Ａ
ＤＹの下位側ビット（ＡＹ０〜ＡＹｈ，内部列アドレス
信号ＩＡＹＬと対応）とを変化させることにより、メモ
リセルアレイＭＡ１〜ＭＡｎ全てのメモリセルを選択状
態としてバイアス加速試験等を行うことができ、列アド
レス信号ＡＤＹの上位側ビット（ＡＹ（ｈ＋１）〜ＡＹ
ｋ，内部アドレス信号ＩＡＹＵと対応）まで変化させな
く済むので、この上位側ビットを変化させない分、バイ
アス加速試験等における全メモリセルの連続動作に要す
る時間を短縮することができる。すなわち、試験時間を
１／ｎにすることができる。
【００３２】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、テストモード信号ＴＥが活性化レベルのテス
トモード動作時、全ブロックを活性化状態とし、行アド
レス信号ＡＤＸと列アドレス信号ＡＤＹの下位側ビット
とを変化させて試験を行う構成となっているので、列ア
ドレス信号ＡＤＹの上位側ビットを変化させない分、試
験時間を短縮することができるものの、この列アドレス
信号ＡＤＹの上位側ビットは変化させる必要がないため
にこれら上位側ビットは所定の値に固定されており、従
って、不良アドレスプログラム回路３に記憶されている
不良メモリセル列のアドレスのうちの上位側ビットに、
列アドレス信号ＡＤＹの固定された上位側ビットと一致
するものがあれば、この一致した上位側ビットをもつア
ドレスの不良メモリセル列と対応する冗長メモリセル列
を選択状態としてバイアス加速試験等を行うことができ
るが、上位側ビットが一致しないアドレスと対応する冗
長メモリセル列に対するバイアス加速試験等を行うこと
ができるなくなり、冗長メモリセル列に初期不良があっ
ても、これを確実に除去することができないという問題
点がある。
【００３３】また、この問題点を解消するために、不良
アドレスプログラム回路３に記憶されているアドレスを
改めて設定し、試験する方法もあるが、その分、試験時
間が長くなるという問題点がある。
【００３４】本発明の目的は、試験時間を長くすること
なく、全ての冗長メモリセル列に対しバイアス加速試験
を行うことができ、その初期不良のものを確実に除去す
ることができる半導体記憶装置を提供することにある。
【００３５】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ複数のメモリセル列を備えた複数のメモリ
セルアイレと、これら複数のメモリセルアレイのうちに
不良メモリセル列が存在するとき置換可能な複数の冗長
メモリセル列と、前記複数のメモリセルアレイそれぞれ
と対応して設けられ対応するブロック選択信号が活性化
レベルでかつ対応する冗長セル列選択信号が非活性化レ
ベルのときに列選択信号に従って対応するメモリセルア
レイの所定のメモリセル列を選択し前記ブロック選択信
号が非選択レベルのとき及び前記冗長セル列選択信号が
活性化レベルのとき対応するメモリセルアレイのメモリ
セル列全てを非選択とする複数の列スイッチ回路と、前
記複数の冗長メモリセル列それぞれと対応して設けられ
対応する冗長セル列選択制御信号が活性化レベルのとき
対応する冗長メモリセル列を選択する複数の冗長セル列
スイッチ回路と、前記複数の列スイッチ回路それぞれと
対応して設けられ対応する前記ブロック選択信号が活性
化レベルのとき対応する列スイッチ回路により選択され
たメモリセル列及び所定の冗長セル列スイッチ回路によ
り選択された冗長メモリセル列からの読出しデータ並び
にこれらメモリセル列及び冗長メモリセル列への書込み
用データの伝達を行う複数のデータ入出力手段と、予め
定められた動作条件を検出して活性化レベルのテストモ
ード信号を発生するテストモード制御回路と、前記複数
のメモリセルアレイのうちの不良のメモリセル列のアド
レスを記憶しておき列アドレス信号がこのアドレスを指
定したとき対応する前記冗長セル列選択信号を活性化レ
ベルとする不良アドレスプログラム回路と、前記テスト
モード信号が非活性化レベルのときに前記冗長セル列選
択信号中に活性化レベルのものがあればこの活性化レベ
ルの冗長セル列選択信号と対応する前記ブロック選択信
号のみを活性化レベルとし活性化レベルのものがなけれ
ば前記列アドレス信号のうちの所定の信号をデコードし
て前記ブロック選択信号の活性化レベル，非活性化レベ
ルを決定し出力し前記テストモード信号が活性化レベル
のときは前記ブロック選択信号全てを活性化レベルとす
るブロック選択回路と、前記テストモード信号が非活性
化レベルのときは前記不良アドレスプログラム回路から
の冗長セル列選択信号それぞれを選択して対応する前記
冗長セル列選択制御信号とし活性化レベルのときは前記
列選択信号のうちの所定のビットを選択して前記冗長セ
ル列選択制御信号とする冗長セル列制御回路とを有して
いる。
【００３６】また、複数のメモリセルアレイと複数の冗
長メモリセル列とが１対１対応で設けられて構成され
る。
【００３７】更に、複数のメモリセルアレイそれぞれを
含む複数のブロックのうちの所定のブロックのみに複数
の冗長メモリセル列が設けられ、ブロック選択回路を、
テストモード信号が非活性化レベルのときに冗長セル列
選択信号中に活性化レベルのものがあれば前記所定のブ
ロックと対応するブロック選択信号のみを活性化レベル
とする回路とし、冗長セル列制御回路を、テストモード
信号が活性化レベルのときは前記複数の冗長メモリセル
列それぞれと対応する冗長セル列選択制御信号それぞれ
に列選択信号のうちの互いに異なる所定のビットを割付
ける回路とし、前記所定のブロックと対応する列スイッ
チ回路を、対応するブロック選択信号が活性化レベルで
かつ前記冗長セル列選択信号中に活性化レベルのものが
ないときのみ前記列選択信号に従って所定のメモリセル
列を選択する回路とし、前記所定のブロックと対応する
列スイッチ回路以外の列スイッチ回路を、対応するブロ
ック選択信号が活性化レベルのときのみ前記列選択信号
に従って対応するメモリセルアレイの所定のメモリセル
列を選択する回路として構成される。
【００３８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００３９】図１は本発明の第１の実施例を示すブロッ
ク図、図２はこの実施例の冗長セル列制御回路の具体例
を示す回路図である。
【００４０】この実施例が図８〜図１２に示された従来
の半導体記憶装置と相違する点は、テストモード信号Ｔ
Ｅが非活性化レベルのときは不良アドレスプログラム回
路３からの冗長セル列選択信号ＳＹ１〜ＳＹｎそれぞれ
を選択して対応する冗長セル列選択制御信号ＳＹＣ１〜
ＳＹＣｎとし、活性化レベルのときは列選択信号Ｙ（Ｙ
０〜ＹＮ）のうちの所定のビット、例えばＹ０を選択し
て冗長セル列選択制御信号ＳＹＣ１〜ＳＹＣｎとして出
力する冗長セル列制御回路７を設け、冗長セル列スイッ
チ回路ＲＳＷ１〜ＲＳＷｎそれぞれに入力されていた冗
長セル列選択信号ＳＹ１〜ＳＹｎに代えて、冗長セル列
選択制御信号ＳＹＣ１〜ＳＹＣｎそれぞれを対応する冗
長セル列スイッチ回路ＲＳＷ１〜ＲＳＷｎに入力するよ
うにした点にある。
【００４１】冗長セル列制御回路７は、図２に示された
ように、冗長セル列選択信号ＳＹ１〜ＳＹｎそれぞれと
対応して設けられ、テストモード信号ＴＥの信号レベル
を反転するインバータＩＶ７１と、入力端に列選択信号
Ｙの所定のビットＹ０を入力しテストモード信号ＴＥ及
びインバータＩＶ７１の出力信号によりオン，オフ制御
されるトランスファゲートＴＧ７１と、入力端に対応す
る冗長セル列選択信号（ＳＹ１〜ＳＹｎ）を入力しテス
トモード信号ＴＥ及びインバータＩＶ７１の出力信号に
よりトランスファゲートＴＧ７１とは逆にオン，オフ制
御されるトランスァゲートＴＧ７２とを備え、これらト
ランスファゲートＴＧ７１，ＴＧ７２の出力端から対応
する冗長セル列選択制御信号（ＳＹＣ１〜ＳＹＣｎ）を
出力する制御回路ユニット７１を含んで構成される。
【００４２】次にこの実施例の動作について説明する。
【００４３】テストモード信号ＴＥが非活性化レベルの
通常の動作モード時には、冗長セル列制御回路７によっ
て、冗長セル列スイッチ回路ＲＳＷ１〜ＲＳＷｎそれぞ
れに入力される冗長セル列選択制御信号ＳＹＣ１〜ＳＹ
Ｃｎが冗長セル列選択信号ＳＹ１〜ＳＹｎと同一になる
ので、図８〜図１２に示された従来の半導体記憶装置と
同様の動作となる。
【００４４】テストモード信号ＴＥが活性化レベルのテ
ストモード動作時には、冗長セル列制御回路７によっ
て、冗長セル列スイッチ回路ＲＳＷ１〜ＲＳＷｎそれぞ
れに入力される冗長セル列選択制御信号ＳＹＣ１〜ＳＹ
Ｃｎそれぞれは列選択信号Ｙの所定のビットＹ０と同一
となる。
【００４５】従って、全ブロックが活性化状態となって
いるテストモード動作時には、列選択信号Ｙ０が選択レ
ベルになると、この列選択信号Ｙ０と対応するメモリセ
ルアレイＭＡ１〜ＭＡｎのメモリセル列が選択されると
同時に冗長メモリセル列ＲＭ１〜ＲＭｎが選択されるの
で、これらメモリセル列及び冗長メモリセル列ＲＭ１〜
ＲＭｎに対するバイアス加速試験等を同時に行うことが
できる。
【００４６】従って、試験時間を長くすることなく、冗
長メモリセル列ＲＭ１〜ＲＭｎ全てに対しメモリセルア
レイＭＡ１〜ＭＡｎのメモリセル列と同一のバイアス加
速試験を行うことができ、これら冗長メモリセル列ＲＭ
１〜ＲＭｎの初期不良のものを確実に除去することがで
きる。
【００４７】図３は本発明の第２の実施例を示すブロッ
ク図である。
【００４８】この第２の実施例が第１の実施例を相違す
る点は、複数のメモリセルアレイＭＡ１〜ＭＡｎそれぞ
れを含む複数のブロックのうちの所定のブロック（この
実施例ではメモリセルアレイＭＡｎを含むブロック）の
みに複数の冗長メモリセル列ＲＭ１〜ＲＭｍを設け、ブ
ロック選択回路４ａを、テストモード信号ＴＥが非活性
化レベルのときに冗長セル列選択信号ＳＹ１〜ＳＹｍ中
に活性化レベルのものがあれば前記所定のブロックと対
応するブロック選択信号（ＳＹｎ）のみを活性化レベル
とする回路とし、冗長セル列制御回路７ａを、テストモ
ード信号ＴＥが活性化レベルのときは複数の冗長メモリ
セル列ＲＭ１〜ＲＭｍそれぞれと対応する冗長セル列選
択制御信号ＳＹＣ１〜ＳＹＣｍそれぞれに列選択信号Ｙ
（Ｙ０〜ＹＮ）のうちの互いに異なる所定のビットを割
付ける回路とし、前記所定のブロックと対応する列スイ
ッチ回路（ＹＳＷｎａ）を、対応するブロック選択信号
（ＢＳｎ）が活性化レベルでかつ冗長セル列選択信号Ｓ
Ｙ１〜ＳＹｍ中に活性化レベルのものがないときのみ列
選択信号Ｙに従って所定のメモリセル列を選択する回路
とし、前記所定のブロックと対応する列スイッチ回路
（ＹＳＷｎａ）以外の列スイッチ回路（ＹＳＷ１ａ〜Ｙ
ＳＷ（ｎ−１）ａ）を、対応するブロック選択信号（Ｂ
Ｓ１〜ＢＳ（ｎ−１））が活性化レベルのときのみ列選
択信号Ｙに従って対応するメモリセルアレイの所定のメ
モリセル列を選択する回路とした点にある。
【００４９】この第２の実施例のブロック選択回路４ａ
の回路例を図４に、冗長セル列制御回路７ａの回路例を
図５に、列スイッチ回路ＹＳＷ１ａ〜ＹＳＷ（ｎ−１）
ａの回路例を図６に、列スイッチ回路ＹＳＷｎａ及び冗
長セル列スイッチ回路ＲＳＷ１ａ〜ＲＳＷｍａの回路例
を図７に示す。
【００５０】ブロック選択回路４ａが図１１に示された
ブロック選択回路４と相違する点は、ブロック選択信号
ＢＳ１〜ＢＳ（ｎ−１）と対応するブロック選択ユニッ
ト４１の論理ゲートＧ４３をインバータＩＶ４１に代え
てブロック選択ユニット４１ａとし、ブロック選択信号
ＢＳｎと対応するブロック選択ユニット４１の論理ゲー
トＧ４２に代えてインバータＩＶ４２とすると共に論理
ゲートＧ４３の入力信号の冗長セル列選択信号ＳＹｎに
代えて選択禁止信号ＫＬとしてブロック選択ユニット４
１ｂとした点にある。
【００５１】また、冗長セル列制御回路７ａが図２に示
された冗長セル列制御回路７と相違する点は、冗長セル
列選択制御信号ＳＹＣ１〜ＳＹＣｍそれぞれと対応する
制御回路ユニット７１への列選択信号が、冗長セル列制
御回路７では全て共通のＹ０であるのに対し、冗長セル
列制御回路７ａでは、互いに異なる列選択信号Ｙ０〜Ｙ
（ｍ−１）とした点にある。
【００５２】また、列スイッチ回路ＹＳＷ１ａ〜ＹＳＷ
（ｎ−１）が図９に示された列スイッチ回路ＹＳＷ１〜
ＹＳＷ（ｎ−１）と相違する点は、これら列スイッチ回
路ＹＳＷ１〜ＹＳＷ（ｎ−１）の論理ゲートＧ８２０〜
Ｇ８２Ｎに代えてインバータＩＶ８１０〜ＩＶ８１Ｎと
した点にある。
【００５３】また、列スイッチ回路ＹＳＷｎａが図９に
示された列スイッチ回路ＹＳＷｎと相違する点は、列ス
イッチ回路ＹＳＷｎａの２入力ＮＯＲ型の論理ゲートＧ
８２０〜Ｇ８２Ｎに代えて多入力ＮＯＲ型の論理ゲート
Ｇ８３０〜Ｇ８３Ｎとし、かつその入力信号の冗長セル
列選択信号ＳＹｎに代えて冗長セル列選択信号ＳＹ１〜
ＳＹとした点にある。なお、このような構成変更をせず
に、単に、冗長セル列選択信号ＳＹｎを選択禁止信号Ｋ
Ｌに換えるだけでもよい。
【００５４】第１の実施例では、メモリセルアレイＭＡ
１〜ＭＡｎと冗長メモリセル列ＲＭ１〜ＲＭｎとが１対
１の対応となっているが、この第２の実施例では１対１
の対応となっておらず、この点において基本的な動作が
第１の実施例とは多少異なるが、この点を除いた基本的
な動作は第１の実施例と同様である。
【００５５】すなわち、通常の動作モードにおいては、
不良メモリセル列が存在しないとき及び存在しても列ア
ドレス信号ＡＤＹが不良メモリセルのアドレスを指定し
なければメモリセルアレイＭＡ１〜ＭＡｎに対するアク
セスのみとなり、不良メモリセルが存在し、かつ列アド
レス信号ＡＤＹがこの不良メモリセルのアドレスを指定
したときには、対応する冗長セル列選択信号が活性化レ
ベルとなってメモリセルアレイＭＡ１〜ＭＡ（ｎ−１）
それぞれを含むブロックが非活性化されると共にメモリ
セルアレイＭＡｎを含むブロックが活性化され、メモリ
セルアレイＭＡｎのメモリセル列は非選択状態、所定の
冗長メモリセル列が選択状態となってアクセスされる。
【００５６】また、テストモード信号ＴＥが活性化レベ
ルのテストモード時には、全てのブロックが活性化状態
となり、メモリセルアレイＭＡ１〜ＭＡｎの所定のメモ
リセル列が選択されるとき冗長メモリセル列ＲＭ１〜Ｒ
Ｍｍも選択される。ただし、冗長メモリセル列ＲＭ１〜
ＲＭｍが１つのセンス増幅・書込回路ＡＷｎに接続され
ているので、その負荷が重くなりすぎないように、冗長
メモリセル列ＲＭ１〜ＲＭｍそれぞれが選択されるタイ
ミングを、例えば、列選択信号Ｙ０でＲＭ１を、Ｙ１で
ＲＭ２を、Ｙ（ｍ−１）でＲＭｍをというようにずらし
ている。
【００５７】この第２の実施例においても、メモリセル
アレイＭＡ１〜ＭＡｎのメモリセル列と同時に冗長メモ
リセル列ＲＭ１〜ＲＭｍを選択してバイアス加速試験等
を行うことができるので、第１の実施例と同様に、試験
時間を長くすることなく、冗長メモリセル列ＲＭ１〜Ｒ
Ｍｍの初期不良のものを確実に除去することができる。
【００５８】
【発明の効果】以上説明したように本発明は、テストモ
ード時、複数のメモリセルアレイそれぞれを含む複数の
ブロック全てを活性化状態とし、複数のメモリセルアレ
イの所定のメモリセル列を選択すると同時に複数の冗長
メモリセル列を同時又は順次に選択してバイアス加速試
験等ができる構成としたので、試験時間を長くすること
なく、全ての冗長メモリセル列に対してメモリセルアレ
イの各メモリセル列と同様のバイアス加速試験等を行う
ことができ、冗長メモリセル列の初期不良のものを確実
に除去することができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】図１に示された実施例の冗長セル列制御回路部
分の回路図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
【図４】図３に示された実施例のブロックデコーダ部分
の回路図である。
【図５】図３に示された実施例の冗長セル列制御回路部
分の回路図である。
【図６】図３に示された実施例の冗長メモリセル列を持
たないブロックの列スイッチ回路部分の回路図である。
【図７】図３に示された実施例の冗長メモリセル列を有
するブロックの列スイッチ回路及び冗長セル列スイッチ
回路部分の回路図である。
【図８】従来の半導体記憶装置の一例を示すブロック図
である。
【図９】図８に示された半導体記憶装置の列スイッチ回
路及び冗長セル列スイッチ回路部分の回路図である。
【図１０】図８に示された半導体記憶装置のテストモー
ド制御回路部分の回路図である。
【図１１】図８に示された半導体記憶装置のブロックデ
コーダ部分の回路図である。
【図１２】図８に示された半導体記憶装置の不良アドレ
スプログラム回路部分の回路図である。
【符号の説明】
１ 行アドレスバッファ回路 ２ 列アドレスバッファ回路 ３ 不良アドレスプログラム回路 ４，４ａ ブロックデコーダ ５ 列アドレスデコーダ ６ テストモード制御回路 ７，７ａ 冗長セル列制御回路 ８ 入出力バッファ回路 ３０ 不良アドレスプログラムユニット ３１ 不良アドレスプログラム部 ４１，４１ａ，４１ｂ ブロック選択ユニット ７１ 制御回路ユニット ＡＷ１〜ＡＷｎ センス増幅・書込回路 ＤＸ１〜ＤＸｎ 行アドレスデコーダ ＭＡ１〜ＭＡｎ メモリセルアレイ ＲＡ１〜ＲＡｍ，ＲＭｎ 冗長メモリセル列 ＲＳＷ１〜ＲＳＷｎ，ＲＳＷ１ａ〜ＲＳＷｍａ 冗長
セル列スイッチ回路 ＹＳＷ１〜ＹＳＷｎ，ＹＳＷ１ａ〜ＹＳＷｎａ 列ス
イッチ回路

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 それぞれ複数のメモリセル列を備えた複
    数のメモリセルアイレと、これら複数のメモリセルアレ
    イのうちに不良メモリセル列が存在するとき置換可能な
    複数の冗長メモリセル列と、前記複数のメモリセルアレ
    イそれぞれと対応して設けられ対応するブロック選択信
    号が活性化レベルでかつ対応する冗長セル列選択信号が
    非活性化レベルのときに列選択信号に従って対応するメ
    モリセルアレイの所定のメモリセル列を選択し前記ブロ
    ック選択信号が非選択レベルのとき及び前記冗長セル列
    選択信号が活性化レベルのとき対応するメモリセルアレ
    イのメモリセル列全てを非選択とする複数の列スイッチ
    回路と、前記複数の冗長メモリセル列それぞれと対応し
    て設けられ対応する冗長セル列選択制御信号が活性化レ
    ベルのとき対応する冗長メモリセル列を選択する複数の
    冗長セル列スイッチ回路と、前記複数の列スイッチ回路
    それぞれと対応して設けられ対応する前記ブロック選択
    信号が活性化レベルのとき対応する列スイッチ回路によ
    り選択されたメモリセル列及び所定の冗長セル列スイッ
    チ回路により選択された冗長メモリセル列からの読出し
    データ並びにこれらメモリセル列及び冗長メモリセル列
    への書込み用データの伝達を行う複数のデータ入出力手
    段と、予め定められた動作条件を検出して活性化レベル
    のテストモード信号を発生するテストモード制御回路
    と、前記複数のメモリセルアレイのうちの不良のメモリ
    セル列のアドレスを記憶しておき列アドレス信号がこの
    アドレスを指定したとき対応する前記冗長セル列選択信
    号を活性化レベルとする不良アドレスプログラム回路
    と、前記テストモード信号が非活性化レベルのときに前
    記冗長セル列選択信号中に活性化レベルのものがあれば
    この活性化レベルの冗長セル列選択信号と対応する前記
    ブロック選択信号のみを活性化レベルとし活性化レベル
    のものがなければ前記列アドレス信号のうちの所定の信
    号をデコードして前記ブロック選択信号の活性化レベ
    ル，非活性化レベルを決定し出力し前記テストモード信
    号が活性化レベルのときは前記ブロック選択信号全てを
    活性化レベルとするブロック選択回路と、前記テストモ
    ード信号が非活性化レベルのときは前記不良アドレスプ
    ログラム回路からの冗長セル列選択信号それぞれを選択
    して対応する前記冗長セル列選択制御信号とし活性化レ
    ベルのときは前記列選択信号のうちの所定のビットを選
    択して前記冗長セル列選択制御信号とする冗長セル列制
    御回路とを有することを特徴とする半導体記憶装置。
  2. 【請求項２】 複数のメモリセルアレイと複数の冗長メ
    モリセル列とが１対１対応で設けられた請求項１記載の
    半導体記憶装置。
  3. 【請求項３】 複数のメモリセルアレイそれぞれを含む
    複数のブロックのうちの所定のブロックのみに複数の冗
    長メモリセル列が設けられ、ブロック選択回路を、テス
    トモード信号が非活性化レベルのときに冗長セル列選択
    信号中に活性化レベルのものがあれば前記所定のブロッ
    クと対応するブロック選択信号のみを活性化レベルとす
    る回路とし、冗長セル列制御回路を、テストモード信号
    が活性化レベルのときは前記複数の冗長メモリセル列そ
    れぞれと対応する冗長セル列選択制御信号それぞれに列
    選択信号のうちの互いに異なる所定のビットを割付ける
    回路とし、前記所定のブロックと対応する列スイッチ回
    路を、対応するブロック選択信号が活性化レベルでかつ
    前記冗長セル列選択信号中に活性化レベルのものがない
    ときのみ前記列選択信号に従って所定のメモリセル列を
    選択する回路とし、前記所定のブロックと対応する列ス
    イッチ回路以外の列スイッチ回路を、対応するブロック
    選択信号が活性化レベルのときのみ前記列選択信号に従
    って対応するメモリセルアレイの所定のメモリセル列を
    選択する回路とした請求項１記載の半導体記憶装置。
  4. 【請求項４】 予め定められた動作条件を、通常の動作
    状態より高い電源電圧が印加されたときとする請求項１
    記載の半導体記憶装置。
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