KR100706835B1 - 반도체 메모리 장치 - Google Patents

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Abstract

메모리 뱅크에 입력되는 칼럼 어드레스 선택 신호를 뱅크별로 독립적으로 제어하여 에러 발생을 최소화할 수 있는 반도체 메모리 장치를 제시한다.
본 발명의 반도체 메모리 장치는 복수의 메모리 뱅크를 구비하며, 테스트 모드 신호에 의해 메모리 뱅크 각각에 대해 수행한 테스트 결과에 따라 커팅되거나 유지되는 복수의 퓨즈를 구비하여, 퓨즈 커팅 여부에 따른 제어 신호를 출력하는 퓨즈 커팅정보 제공 회로 및 칼럼 어드레스 인에이블 신호 발생부의 출력 신호 및 퓨즈 커팅정보 제공 회로의 출력 신호에 응답하여 칼럼 어드레스 인에이블 신호의 시작 시점과 펄스 폭 또는 시작 시점 또는 펄스 폭을 조절하여, 에러 정정된 칼럼 어드레스 인에이블 신호를 출력하여 어드레스 비교부로 출력하는 펄스 조절 회로를 구비하는 에러 보상부를 포함한다.
본 발명에 의하면, 메모리 장치의 칼럼 어드레스 선택을 위한 신호를 메모리 장치의 각 뱅크마다 독립적으로 제어함으로써, 메모리 뱅크의 에러 발생시 에러 보상에 필요한 시간과 경비를 획기적으로 줄일 수 있다.
메모리 뱅크, 스큐, 칼럼 어드레스 인에이블 신호

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 본 발명에 의한 반도체 메모리 장치의 구조도,
도 2는 도 1에 도시한 에러 보상부의 상세 구성도,
도 3은 도 2에 도시한 펄스 조절 회로의 상세 구성도,
도 4는 도 3에 도시한 제어 신호 생성 회로의 상세 구성도,
도 5는 도 3에 도시한 퓨즈 커팅정보 제공 회로의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 클럭 버퍼 120 : 명령어 디코더
130 : 칼럼 선택 펄스 발생부 140 : 칼럼어드레스 인에이블신호 발생부
150 : 에러 보상부 160 : 칼럼 어드레스 버퍼
170 : 칼럼 어드레스 카운터 180 : 어드레스 비교부
152 : 제어 신호 생성 회로 154 : 퓨즈 커팅정보 제공 회로
156 : 펄스 조절 회로 20 : 선택 수단
30 : 반전 지연수단 40 : 펄스 발생 수단
50, 60, 70 : 지연 수단 80 : 출력 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 뱅크에 입력되는 칼럼 어드레스 선택 신호를 뱅크별로 독립적으로 제어하여 에러 발생을 최소화할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화 및 대용량화에 대한 요구를 만족시키기 위하여 최근에는 반도체 메모리 장치를 멀티 뱅크 구조로 제조하고 있는데, 고집적화된 반도체 메모리 소자에서 내부 신호의 펄스폭은 소자의 동작 특성에 큰 영향을 미치게 된다.
예를 들어, 액티브 명령을 인가하여 원하는 워드라인을 활성화시킨 후 독출 또는 기록 등의 동작을 수행할 때, 칼럼 선택 신호의 시작 시점 및 펄스폭을 정확히 제어하지 않게 되면, 스큐(skew)가 발생하거나 동시에 두 개의 칼럼 라인이 인에이블되는 등 메모리 장치가 오동작하는 문제가 있다.
이러한 문제를 해결하기 위하여, 일반적으로 반도체 메모리 소자 제조 완료 후, 메모리 장치의 동작에 필요한 여러 가지 파라미터에 따른 최적의 동작 조건을 찾기 위해 칼럼 선택 신호의 펄스 폭을 조절하면서 메모리 장치의 특성을 확인하고, 마스크 수정시 테스트 결과를 반영하는 절차를 수행하고 있다. 그리고, 테스트 결과를 반영하기 위하여 지연회로를 추가함으로써, 최초 설계치 대비 칼럼 선택 신호의 펄스 폭을 늘이거나 줄이는 방법을 이용하고 있다.
그러나, 이 경우 칩 설계 단계에서 주어진 지연회로에 의해 칼럼 어드레스 관련 신호를 모두 함께 수정하여야 하고, 메모리 장치 내 모든 뱅크에 대하여 일률적으로 동일한 수정이 이루어지기 때문에, 에러 수정에 기간과 경비가 많이 소요되는 단점이 있으며, 이러한 문제는 뱅크의 수가 증가할수록 더욱 심각해지는 문제가 있다.
본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, 메모리 장치의 각 뱅크별로 칼럼 선택 펄스를 독립적으로 제어함으로써, 에러 수정에 필요한 경비와 시간을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 메모리 장치는 복수의 메모리 뱅크를 구비하며, 테스트 모드 신호에 의해 상기 메모리 뱅크 각각에 대해 수행한 테스트 결과에 따라 커팅되거나 유지되는 복수의 퓨즈를 구비하여, 상기 퓨즈 커팅 여부에 따른 제어 신호를 출력하는 퓨즈 커팅정보 제공 회로; 및 칼럼 어드레스 인에이블 신호 발생부의 출력 신호 및 상기 퓨즈 커팅정보 제공 회로의 출력 신호에 응답하여 상기 칼럼 어드레스 인에이블 신호의 시작 시점과 펄스 폭 또는 시작 시점 또는 펄스 폭을 조절하여, 에러 정정된 칼럼 어드레스 인에이블 신호를 출력하여 어드레스 비교부로 출력하는 펄스 조절 회로;를 구비하는 에러 보상부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 구조도이다.
도시한 것과 같이, 본 발명에 의한 반도체 메모리 장치는 외부로부터 클럭 신호를 입력받아 버퍼링하여 내부 클럭 신호를 출력하는 클럭 버퍼(110), 외부로부터 명령어 및 어드레스를 입력받아 복수의 명령어를 출력하기 위한 명령어 디코더(120), 명령어 디코더(120)로부터 디코딩된 명령어를 입력받아 내부 클럭 신호에 응답하여 출력하기 위한 칼럼 선택 펄스 발생부(130), 칼럼 선택 펄스 발생부(130)에서 출력되는 클럭 신호에 따라 칼럼 어드레스 인에이블 신호(YAE)를 출력하는 칼럼 어드레스 인에이블 신호 발생부(140), 외부로부터 칼럼 어드레스를 입력받아 버퍼링하여 내부 클럭 신호에 동기하여 내부 칼럼 어드레스 신호로 출력하는 칼럼 어드레스 버퍼(160), 칼럼 어드레스 버퍼(160)에서 출력되는 내부 칼럼 어드레스 신호를 칼럼 선택 펄스 발생부(130)에서 출력되는 신호에 따라 카운트하여 출력하는 칼럼 어드레스 카운터(170), 테스트 모드 신호(TM1, TM2)에 응답하여 칼럼 어드레스 인에이블 신호 발생부(140)에서 출력되는 칼럼 선택 펄스의 시작 시점과 펄스폭 또는 칼럼 선택 펄스의 시작 시점 또는 칼럼 선택 펄스의 펄스 폭을 뱅크별로 조절하여 출력하는 에러 보상부(150) 및 칼럼 어드레스 카운터(170)로부터 출력되는 카운트 어드레스 신호와, 에러 보상부(150)를 통해 출력되는 에러 정정된 칼럼 어드레스 인에이블 신호(YAED)를 입력받아 리던던시 리페어 어드레스인지의 여부를 판단하기 위한 어드레스 비교부(180)를 포함하여 구성된다.
도 1에서, 어드레스 비교부(180)의 판단 결과, 입력 어드레스 신호가 리던던시 리페어 어드레스 신호인 경우에는 어드레스 신호를 리던던시 셀 디코더로 전송하고, 그렇지 않은 경우에는 어드레스 신호를 칼럼 디코더로 전송한다.
이러한 반도체 메모리 장치에서, 칼럼 어드레스 인에이블 신호 발생부(140)와 에러 보상부(150)는 메모리 뱅크마다 각각 접속되어, 각 메모리 뱅크의 칼럼 라인을 선택하기 위한 제어 신호로 사용되는데, 메모리 장치의 고집적화 및 고용량화에 따라 칼럼 선택 신호가 각각의 메모리 뱅크로 전달되는 시간에 차이가 발생할 수 있다.
이러한 문제를 해결하기 위하여, 본 발명에서는 에러 보상부(150)에서 출력되는 신호(YAED)를 뱅크마다 독립적으로 입력한다.
즉, 각 뱅크마다 구비된 에러 보상부(150)에 테스트 모드 신호(TM1, TM2)를 입력함에 의해 메모리 장치를 테스트 모드로 동작시켜 각 뱅크별로 칼럼 어드레스 인에이블 신호의 스큐 발생 여부 및 지연시간을 미리 확인하고, 테스트 결과에 따라 에러 보상부(150)에서 에러 정정 신호를 생성한 후, 에러 정정 신호를 이용하여 칼럼 어드레스 신호의 시작 시점과 펄스폭 또는 시작 시점 또는 펄스 폭을 제어하여 출력하는 것이다.
도 2는 도 1에 도시한 에러 보상부의 상세 구성도이다.
도시한 것과 같이, 에러 보상부(150)는 에러 검출을 위하여 입력되는 테스트 모드 신호(TM1, TM2)에 응답하여 칼럼 어드레스 인에이블 신호의 시작 시점 또는 펄스폭을 조절하기 위한 제어 신호(EXTEND, REDUCE, PUSH, PULL)를 출력하는 제어 신호 생성 회로(152), 복수의 퓨즈를 구비하고 테스트 모드 신호(TM1, TM2)에 의해 기 수행된 테스트 결과에 따라 퓨즈가 유지되거나 커팅되며, 퓨즈 커팅 여부에 따른 제어 신호(FUSE_CUT)를 출력하는 퓨즈 커팅정보 제공 회로(154), 제어 신호 생성 회로(152)와 퓨즈 커팅정보 제공 회로(154)의 출력 신호에 응답하여 칼럼 어드레스 인에이블 신호 발생부(140)에서 출력되는 칼럼 어드레스 인에이블 신호(YAE)의 시작 시점과 펄스 폭 또는 시작 시점 또는 펄스 폭을 조절하여 출력(YAED)하는 펄스 조절 회로(156)를 포함한다.
도 3은 도 2에 도시한 펄스 조절 회로의 상세 구성도이다.
도시한 것과 같이, 본 발명에 의한 펄스 조절 회로(156)는 제어 신호 생성 회로(152) 및 퓨즈 커팅정보 제공 회로(154)의 출력 신호에 응답하여 에러 정정 신호를 출력하는 선택 수단(20), 선택 수단(20)의 출력 신호에 따라 칼럼 어드레스 인에이블 신호(YAE)를 반전 지연하기 위한 반전 지연수단(30), 칼럼 어드레스 인에이블 신호(YAE) 또는 칼럼 어드레스 인에이블 신호(YAE)와 반전 지연 수단(30)의 출력 신호를 입력받아 펄스 폭이 제어된 칼럼 어드레스 인에이블 신호를 출력하는 펄스 발생 수단(40), 펄스 발생 수단(40)의 출력 신호를 소정 시간 지연하여 출력하는 제 1 지연 수단(50), 제 1 지연 수단(50)의 출력 신호를 소정 시간 지연하여 출력하는 제 2 지연 수단(60), 제 2 지연 수단(60)의 출력 신호를 소정 시간 지연하여 출력하는 제 3 지연 수단(70), 제 1 내지 제 3 지연 수단(50, 60, 70)의 출력 신호와 선택 수단(20)에서 출력되는 에러 정정 신호에 응답하여 칼럼 어드레스 인에이블 신호의 시작 시점을 제어하여 에러 정정된 칼럼 어드레스 인에이블 신호 (YAED)를 출력하는 출력 수단(80)을 포함하여 이루어진다.
도 3에서, 선택 수단(20)은 제어 신호 생성 회로(152)에서 출력되는 제어신호인 펄스 폭 확장 신호(EXTEND)와 퓨즈 커팅정보 제공 회로(154)에서 출력되는 퓨즈 커팅 신호(FUSE_CUT0)를 입력받아 두 신호 중 어느 하나라도 인에이블되면 에러 정정 신호(EXTEND)를 반전 지연 수단(30)으로 제공하여 칼럼 어드레스 인에이블 신호(YAE)의 펄스 폭이 확장되도록 한다. 또한, 선택 수단(20)은 제어 신호 생성 회로(152)에서 출력되는 제어신호인 펄스 폭 축소 신호(REDUCE)와 퓨즈 커팅정보 제공 회로(154)에서 출력되는 퓨즈 커팅 신호(FUSE_CUT1)를 입력받아 두 신호 중 어느 하나라도 인에이블되면 에러 정정 신호(REDUCE)를 반전 지연 수단(30)으로 제공하여 칼럼 어드레스 인에이블 신호(YAE)의 펄스 폭이 축소되도록 한다.
한편, 선택 수단(20)은 제어 신호 생성 회로(152)에서 출력되는 제어신호인 펄스 개시 연기(延期) 신호(PUSH)와 퓨즈 커팅정보 제공 회로(154)에서 출력되는 퓨즈 커팅 신호(FUSE_CUT2)를 입력받아 두 신호 중 어느 하나라도 인에이블되면 에러 정정 신호(PUSH)를 출력 수단(80)으로 제공하여 칼럼 어드레스 인에이블 신호(YAE)의 시작 시점이 미루어질 수 있도록 한다. 또한, 선택 수단(20)은 제어 신호 생성 회로(152)에서 출력되는 제어신호인 펄스 개시 선기(先期) 신호(PULL)와, 퓨즈 커팅정보 제공 회로(154)에서 출력되는 퓨즈 커팅 신호(FUSE_CUT3)를 입력받아 두 신호 중 어느 하나라도 인에이블되면 에러 정정 신호(PULL)를 출력부(80)로 제공하여 칼럼 어드레스 인에이블 신호(YAE)의 시작 시점이 앞당겨 질 수 있도록 한다.
다음으로, 반전 지연수단(30)은 칼럼 어드레스 인에이블 신호(YAE)를 반전시키는 인버터(32), 인버터(32)의 출력단에 접속되고 선택 수단(20)에서 출력되는 에러 정정 신호(EXTEND)에 의해 구동되어, 인버터(32)의 출력 신호를 소정 시간 지연하기 위한 제 1 지연기(34) 및 제 1 지연기의 출력단에 접속되고 선택 수단(20)에서 출력되는 에러 정정 신호(REDUCE)에 의해 구동되어, 인버터(32)의 출력 신호를 소정 시간 지연하기 위한 제 2 지연기(36)를 포함한다.
여기에서, 제 1 및 제 2 지연기(34, 36)은 캐패시터로 구성할 수 있다.
한편, 펄스 발생 수단(40)은 칼럼 어드레스 인에이블 신호(YAE)를 입력받고, 반전 지연수단(30)에서 소정 시간 지연된 칼럼 어드레스 인에이블 신호를 입력받아 칼럼 어드레스 신호의 펄스 폭을 조절하기 위한 논리소자(G0)를 포함하며, 논리소자(G0)는 예를 들어 낸드(NAND) 게이트로 구성할 수 있다.
또한, 출력 수단(80)은 제 1 내지 제 3 지연수단(50, 60, 70)의 각 출력 신호와 선택 수단(20)에서 출력되는 에러 정정 신호 중 특히 펄스 개시 연기 신호(PUSH) 및 펄스 개시 선기 신호(PUSH)를 입력받아, 펄스 개시 시점을 제어하지 않을 경우에는 제 2 반전수단(60)의 출력 신호를 에러 정정된 칼럼 어드레스 신호(YAED)로서 출력하고, 펄스 개시 시점을 미루어야 하는 경우에는 제 3 지연수단(70)의 출력 신호를, 펄스 개시 시점을 앞당겨야 하는 경우에는 제 1 지연수단(50)의 출력 신호를 에러 정정된 칼럼 어드레스 신호(YAED)로서 출력한다.
이를 위하여, 출력 수단(80)은 펄스 개시 연기 신호(PUSH)에 응답하여 제 3 지연수단(70)에서 출력되는 펄스 폭 제어된 칼럼 어드레스 신호의 출력 여부를 결 정하는 제 1 논리소자(G1), 펄스 개시 연기 신호(PUSH)와 펄스 개시 선기 신호(PULL)가 모두 디스에이블되는 경우 즉, 펄스 개시 시점을 제어할 필요가 없는 경우 제 2 지연수단(60)에서 출력되는 펄스 폭 제어된 칼럼 어드레스 신호를 출력하는 제 2 논리소자(G2), 펄스 개시 선기 신호(PULL)에 응답하여 제 1 지연수단(50)에서 출력되는 펄스 폭 제어된 칼럼 어드레스 신호의 출력 여부를 결정하는 제 3 논리소자(G3) 및 제 1 내지 제 3 논리소자(G1, G2, G3)의 출력 신호 중 유효한 신호를 출력하는 제 4 논리소자(G4)를 포함한다.
여기에서, 제 1 내지 제 4 논리소자(G1~G4)는 낸드(NAND) 게이트로 구성하는 것이 바람직하다.
도 4는 도 3에 도시한 제어 신호 생성 회로의 상세 구성도이다.
도시한 것과 같이, 제어 신호 생성 회로(152)는 제 1 테스트 모드 신호(TM1)와 제 2 테스트 모드 신호(TM2)의 조합에 의해 펄스 확장 신호(EXTEND), 펄스 축소 신호(REDUCE), 펄스 연기 신호(PUSH) 및 펄스 선기 신호(PULL)를 포함하는 제어신호를 생성하는 디코더로 구성할 수 있다.
여기에서, 펄스 확장 신호(EXTEND)는 제 1 및 제 2 테스트 모드 신호(TM1, TM2)가 모두 하이 레벨인 경우에 인에이블되고, 펄스 축소 신호(REDUCE)는 제 2 테스트 모드 신호(TM2)가 하이 레벨인 경우 인에이블되며, 펄스 연기 신호(PUSH)와 펄스 선기 신호(PULL)는 제 1 테스트 모드 신호(TM1)가 하이 레벨인 경우에 인에이블된다.
도 5는 도 3에 도시한 퓨즈 커팅정보 제공 회로의 상세 구성도이다.
도시한 것과 같이, 본 발명에 의한 퓨즈 커팅정보 제공 회로(154)는 전원단자(VDD)와 제 1 노드(K11) 간에 접속되어 접지 전위에 의해 구동되는 제 1 MOS 트랜지스터(P11), 제 1 노드(K11)와 제 2 노드(K12) 간에 접속되는 퓨즈(F), 제 2 노드(K12)와 제 3 노드(K13) 간에 접속되어 리셋 신호(RESET)에 의해 구동되는 제 2 MOS 트랜지스터(N11), 제 3 노드(K13)와 접지단자(VSS) 간에 접속되어 전원전위(VDD)에 의해 구동되는 제 3 MOS 트랜지스터(N12), 제 2 노드(K12)와 접지단자(VSS) 간에 접속되어 제 4 노드(K14)에 인가되는 전위에 의해 구동되는 제 4 MOS 트랜지스터(N13), 제 2 노드(K12)와 제 4 노드(K14) 간에 접속되는 제 1 반전수단(IV21), 제 4 노드(K14)와 출력 단자 간에 접속되는 복수의 반전수단(IV22, IV23)을 포함한다.
여기에서, 제 1 MOS 트랜지스터(P11)는 PMOS 트랜지스터이고, 제 2 내지 제 4 MOS 트랜지스터(N11, N12, N13)는 NMOS 트랜지스터로 구성하는 것이 바람직하다.
아울러, 도 5에 도시한 퓨즈 커팅정보 제공 회로는 펄스 제어 조건에 따라 복수개 구비되어, 에러 테스트 결과에 따라 펄스 폭을 확장하여야 하는 경우, 펄스 폭을 축소하여야 하는 경우, 펄스 개시 시점을 미루어야 하는 경우, 펄스 개시 시점을 앞당겨야 하는 경우 각각에 대하여 퓨즈를 커팅하며, 이에 의한 출력 신호(FUSE_CUT0, FUSE_CUT1, FUSE_CUT2, FUSE_CUT3)를 선택 수단(20)으로 제공한다.
이상과 같은 구성을 갖는 에러 보상부(150)의 동작을 설명하면 다음과 같다.
에러 보상부(150)에 테스트 모드 신호(TM1, TM2)를 입력하여 제어신호 생성회로(152)에서 복수의 제어신호(EXTEND, REDUCE, PUSH, PULL)를 생성함에 의해, 특 정 뱅크에 대한 에러 테스트를 수행한 경과, 칼럼 어드레스 인에이블 신호에 대한 스큐가 발생하거나 펄스 폭이 변경된 경우 퓨즈 커팅정보 제공 회로(154)에 구비된 해당 퓨즈(F)를 커팅한다. 그리고, 퓨즈(F)를 커팅함에 의해 생성된 복수의 퓨즈 커팅 신호(FUSE_CUT0, FUSE_CUT1, FUSE_CUT2, FUSE_CUT3)는 펄스 조절 회로(156)의 선택 수단(20)으로 입력된다.
그리고, 퓨즈 커팅정보 제공 회로(154)에서 출력되는 퓨즈 커팅 신호(FUSE_CUT0, FUSE_CUT1, FUSE_CUT2, FUSE_CUT3)에 의해 선택 수단(20)에서 펄스 폭 확장 신호(EXTEND), 펄스 폭 축소 신호(REDUCE) , 펄스 개시 연기 신호(PUSH), 펄스 개시 선기 신호(PULL)를 포함하는 에러 정정 신호 중 적어도 어느 하나가 인에이블된다.
예를 들어, 펄스 폭 확장 신호(EXTEND)가 인에이블되는 경우, 반전 지연수단(30)의 CMOS 인버터(32)의 출력 신호는 펄스 폭 확장 신호(EXTEND)에 의해 구동되는 제 1 지연기에 의해 지연되어 출력되고, 따라서 펄스 발생 수단(40)은 반전 지연수단(30)의 출력 신호에 응답하여 칼럼 어드레스 인에이블 신호(YAE)의 펄스 폭을 확장시켜 출력한다.
그리고, 펄스 발생 수단(40)의 출력 신호는 제 1 내지 제 3 지연 수단(50,60, 70)을 통해 지연된 후, 각각 출력 수단(80)으로 입력된다. 출력 수단(80)은 선택 수단(20)으로부터 출력되는 펄스 시점 연기 신호(PUSH) 및 펄스 시점 선기 신호(PULL)가 모두 디스에이블된 경우 즉, 펄스 출력 시작 시점을 제어할 필요가 없는 경우, 제 2 지연 수단(60)에서 출력된 신호를 에러 정정된 칼럼 어드레스 인 에이블 신호(YAED)로 출력한다.
만약, 펄스 시점 연기 신호(PUSH)가 인에이블되는 경우에는 즉, 펄스 출력 시작 시점을 미루어야 할 필요가 있는 경우에는 제 3 지연 수단(70)에서 출력되는 신호를 에러 정정된 칼럼 어드레스 인에이블 신호(YAED)로 출력하며, 펄스 시점 선기 신호(PULL)가 인에이블되는 경우에는 제 1 지연 수단(50)에서 출력되는 신호를 에러 정정된 칼럼 어드레스 인에이블 신호(YAED)로 출력한다.
한편, 선택 수단(20)으로부터 출력되는 신호 중 펄스 폭 축소 신호(REDUCE)가 인에이블되는 경우, 반전 지연 수단(30)의 제 2 지연기(36)가 구동되게 되고, 칼럼 어드레스 인에이블 신호(YAE)의 지연 량이 감소되어, 펄스 발생 수단(40)은 펄스 폭이 축소된 칼럼 어드레스 인에이블 신호를 출력하게 된다. 그리고 제 1 내지 제 3 지연 수단(50, 60, 70)과 출력 수단(80)은 상술한 것과 같이 동작한다.
이러한 에러 보상부(150)는 메모리 장치의 각 뱅크마다 독립적으로 구비되고, 각 뱅크의 에러 검증 결과에 따른 에러 정정 신호 즉, 펄스 폭 확장 신호, 펄스 폭 축소 신호, 펄스 개시 연기 신호 및 펄스 개시 선기 신호에 따라 칼럼 어드레스 인에이블 신호의 펄스를 조절하기 때문에, 특정 뱅크에 대한 에러를 보상하기 위하여 메모리 장치 내의 모든 칼럼 어드레스 관련 신호를 수정하거나 모든 뱅크에 대한 수정을 수행하지 않고도, 에러 보상이 필요한 뱅크에 대해서만 독립적으로 제어가 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면, 메모리 장치의 칼럼 어드레스 선택을 위한 신호를 메모리 장치의 각 뱅크마다 독립적으로 제어함으로써, 메모리 뱅크의 에러 발생시 에러 보상에 필요한 시간과 경비를 획기적으로 줄일 수 있고, 에러 보상을 위한 마스크 제작에 필요한 경비 또한 줄일 수 있어, 간단하고 용이하게 메모리 뱅크별 에러 보상을 수행할 수 있는 이점이 있다.

Claims (15)

  1. 복수의 메모리 뱅크를 구비하는 메모리 장치로서,
    테스트 모드 신호에 의해 상기 메모리 뱅크 각각에 대해 수행한 테스트 결과에 따라 커팅되거나 유지되는 복수의 퓨즈를 구비하여, 상기 퓨즈 커팅 여부에 따른 제어 신호를 출력하는 퓨즈 커팅정보 제공 회로; 및
    칼럼 어드레스 인에이블 신호 발생부의 출력 신호 및 상기 퓨즈 커팅정보 제공 회로의 출력 신호에 응답하여 상기 칼럼 어드레스 인에이블 신호의 시작 시점과 펄스 폭 또는 시작 시점 또는 펄스 폭을 조절하여, 에러 정정된 칼럼 어드레스 인에이블 신호를 출력하여 어드레스 비교부로 출력하는 펄스 조절 회로;
    를 구비하는 에러 보상부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 에러 보상부는 상기 테스트 모드 신호에 응답하여 상기 칼럼 어드레스 인에이블 신호의 시작 시점 또는 펄스폭을 조절하기 위한 제어 신호를 출력하는 제어 신호 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 펄스 조절 회로는 상기 퓨즈 커팅정보 제공 회로의 출력 신호에 응답하 여 에러 정정 신호를 출력하는 선택 수단;
    상기 선택 수단의 출력 신호에 따라, 상기 칼럼 어드레스 인에이블 신호를 반전 지연하기 위한 반전 지연수단;
    상기 칼럼 어드레스 인에이블 신호 또는, 상기 칼럼 어드레스 인에이블 신호와 상기 반전 지연수단의 출력 신호를 입력받아 펄스 폭이 제어된 칼럼 어드레스 인에이블 신호를 출력하는 펄스 발생 수단;
    상기 펄스 발생 수단의 출력 신호를 소정 시간 지연하여 출력하는 제 1 지연 수단;
    상기 제 1 지연 수단의 출력 신호를 소정 시간 지연하여 출력하는 제 2 지연 수단;
    상기 제 2 지연 수단의 출력 신호를 소정 시간 지연하여 출력하는 제 3 지연 수단; 및
    상기 제 1 내지 제 3 지연 수단의 출력 신호와 상기 선택 수단에서 출력되는 에러 정정 신호에 응답하여, 상기 칼럼 어드레스 인에이블 신호의 시작 시점을 제어하여 에러 정정된 칼럼 어드레스 인에이블 신호를 출력하는 출력 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 에러 보상부는 테스트 모드 신호에 응답하여 상기 칼럼 어드레스 인에이블 신호의 시작 시점 또는 펄스폭을 조절하기 위한 제어 신호를 출력하는 제어 신호 생성 회로의 출력 신호를 더 포함하고,
    상기 선택 수단은 상기 제어 신호 생성 회로 및 상기 퓨즈 코팅정보 제공 회로의 출력 신호에 응답하여 에러 정정 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 에러 정정 신호는 상기 반전 지연수단으로 출력되는 펄스 폭 확장 신호 및 펄스 폭 축소 신호, 상기 출력 수단으로 출력되는 펄스 개시 연기 신호 및 펄스 개시 선기 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 선택 수단은 상기 제어 신호 생성 회로에서 출력되는 제어 신호인 펄스 폭 확장 신호와 상기 퓨즈 커팅정보 제공 회로의 출력 신호를 비교하여 두 신호 중 어느 하나가 인에이블되면 펄스 폭 확장 신호를 에러 정정 신호로 선택하여 상기 반전 지연수단으로 출력하고,
    상기 제어 신호 생성 회로에서 출력되는 제어 신호인 펄스 폭 축소 신호와 상기 퓨즈 커팅정보 제공 회로의 출력 신호를 입력받아 두 신호 중 어느 하나가 인에이블되면 펄스 폭 축소 신호를 에러 정정 신호로 선택하여 상기 반전 지연수단으로 출력하고,
    상기 제어 신호 생성 회로에서 출력되는 제어 신호인 펄스 개시 연기 신호와 상기 퓨즈 커팅정보 제공 회로의 출력 신호를 입력받아 두 신호 중 어느 하나라도 인에이블되면 펄스 개시 연기 신호를 에러 정정 신호로 선택하여 상기 출력 수단으로 출력하고,
    상기 제어 신호 생성 회로에서 출력되는 펄스 개시 선기 신호와, 상기 퓨즈 커팅정보 제공 회로의 출력 신호를 입력받아 두 신호 중 어느 하나가 인에이블되면 펄스 개시 선기 신호를 에러 정정 신호로 선택하여 상기 출력 수단으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 반전 지연수단은 상기 칼럼 어드레스 인에이블 신호를 반전시키는 인버터;
    상기 인버터의 출력단에 접속되고 상기 선택 수단에서 출력되는 펄스 폭 확장 신호에 의해 구동되어, 상기 인버터의 출력 신호를 소정 시간 지연하기 위한 제 1 지연기; 및
    상기 제 1 지연기의 출력단에 접속되고 상기 선택 수단에서 출력되는 펄스 폭 축소 신호에 의해 구동되어, 상기 인버터의 출력 신호를 소정 시간 지연하기 위한 제 2 지연기;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 지연기는 캐패시터인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 3 항에 있어서,
    상기 펄스 발생 수단은 상기 칼럼 어드레스 인에이블 신호를 입력받고, 상기 반전 지연수단의 출력 신호를 입력받아 상기 칼럼 어드레스 인에이블 신호의 펄스 폭을 확장 또는 축소하여 출력하는 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 논리소자는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 3 항에 있어서,
    상기 에러 정정 신호는 펄스 개시 연기 신호 및 펄스 개시 선기 신호를 포함하고,
    상기 출력 수단은 상기 제 1 내지 제 3 지연수단의 각 출력 신호와 상기 선택 수단에서 출력되는 펄스 개시 연기 신호 및 펄스 개시 선기 신호를 입력받아, 펄스 개시 시점을 제어하지 않을 경우에는 상기 제 2 반전수단의 출력 신호를 에러 정정된 칼럼 어드레스 신호로 출력하고, 펄스 개시 시점을 미루어야 하는 경우에는 상기 제 3 지연수단의 출력 신호를 에러 정정된 칼럼 어드레스 신호로 출력하며, 펄스 개시 시점을 앞당겨야 하는 경우에는 상기 제 1 지연수단의 출력 신호를 에러 정정된 칼럼 어드레스 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 출력 수단은 상기 펄스 개시 연기 신호에 응답하여 상기 제 3 지연수단의 출력 신호의 출력 여부를 결정하는 제 1 논리소자;
    상기 펄스 개시 연기 신호와 상기 펄스 개시 선기 신호가 모두 디스에이블되는 경우 상기 제 2 지연수단의 출력 신호를 출력하는 제 2 논리소자;
    상기 펄스 개시 선기 신호에 응답하여 상기 제 1 지연수단의 출력 신호의 출력 여부를 결정하는 제 3 논리소자; 및
    상기 제 1 내지 제 3 논리소자의 출력 신호 중 유효한 신호를 출력하는 제 4 논리소자;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 내지 제 4 논리소자는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 퓨즈 커팅정보 제공 회로는 전원단자와 제 1 노드 간에 접속되어 접지 전위에 의해 구동되는 제 1 MOS 트랜지스터;
    상기 제 1 노드와 제 2 노드 간에 접속되는 퓨즈;
    상기 제 2 노드와 상기 제 3 노드 간에 접속되어 리셋 신호에 의해 구동되는 제 2 MOS 트랜지스터;
    상기 제 3 노드와 접지단자 간에 접속되어 전원전위에 의해 구동되는 제 3 MOS 트랜지스터,
    상기 제 2 노드와 상기 접지단자 간에 접속되어 제 4 노드에 인가되는 전위에 의해 구동되는 제 4 MOS 트랜지스터;
    상기 제 2 노드와 상기 제 4 노드 간에 접속되는 제 1 반전수단; 및
    상기 제 4 노드와 출력 단자 간에 접속되는 복수의 반전수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 2 항에 있어서,
    상기 제어 신호 생성 회로는 제 1 테스트 모드 신호 및 제 2 테스트 모드 신호를 입력으로 하는 디코더인 것을 특징으로 하는 반도체 메모리 장치.
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