KR0168844B1 - 반도체 메모리 내부 병렬시험을 위한 방법 및 장치 - Google Patents

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Description

반도체 메모리 내부 병렬시험을 위한 방법 및 장치

제1도는 결과 벡터를 계산하기 위한 본 발명의 방법의 원리를 표시하기 위한 기호도.

제2도는 결과 벡터를 계산하기 위해 16비트 폭을 갖고 그것에 의해 해밍코드가 에러 정정 코드로서 사용될 수 있는 실시예의 병렬시험장치의 전체구조를 도시한 개략도.

제3도는 결과 벡터의 1비트를 식별하기 위한 실시예 16비트의 패리티 체크회로 구조 약도.

제4도는 패리티 체크회로를 위한 패리티 시험모듈을 실시하기 위한 제1구조의 약 논리도.

제5도는 패리티 체크회로를 위한 패리티 시험모듈을 실시하기 위한 제2회로 구조의 약 회로도.

제6도는 16비트폭을 갖는 최소화된 병렬시험장치의 약 논리도.

본 발명은 메모리셀 병렬 시험방법에 관한 것이며, 여기서메모리는 메모리셀 그룹으로 분할되며 메모리셀의 한그룹은 메모리의 워드 및/또는 비트 라인을 어드레싱(addressing)함에 의해 동작되며, 여기서 시험패턴은 그룹의 모든 메모리셀에 제각기 쓰여지며 그룹의 모든 메모리셀은 판독하며 독출정보는 병렬시험기구에 인가되고, 그것에 의하여 제1결과가 계산되고, 또다른 시험 패턴은동일 그룹의 모든 메모리 셀에 기록되고 다음 동일 그룹의 모든메모리 셀로 부터 판독되고, 또다른 정보는 병렬 시험 기구에 인가되고, 그것에 의해 제2결과가 계산되고, 상기 방법을 수행하기 위하여 장치에 인도된다.

반도체 메모리 제조에 있어서, 전 반도체 메모리가 그것의 동작 가능성에 관하여 시험되는 시험기간은 중요한 가격 요인을 나타낸다. 시험기간은 상당한 정도로 증가하고, 특별히 메모리 모듈의 크기가 증가한다.

지금까지, 순차적(sequential) 시험 방법들은 특별히 긴시험 기간의 불이익을 가진채로 동작성을 검사하기 위해 거의 전적으로 사용되어 왔다. 그러므로 지금까지 통과 가능한 순차적으로 수행된 시험을 병렬화시키는 노력이있었다. 병렬로 반도체 메모리의 4비트를 제각기 시험하는 것을 가능하게 하는 병렬 시험을 위한 방법 또는 장치는 1987년 3월호 JEDEC 반도체 제조 공학회의 출판물에 공지되어 있다. 메모리셀을 병렬로 판독하는 2가지 시험패턴은 4-비트 병렬 방법과 같은 것에 사용 가능하다. 이 목적을 위한 제1시험 패턴은 하나의 순차로 구성되고 제2시험패턴은 0의 순차로 구성된다. 가능한 시험패턴을 선택하는데 있어서의 융통성은 이방법에서는 없다. 더구나 메모리셀로부터 결과를 판독하는데 있어서는 단지 한가지 방법만이 가능한데, 즉 고장난 메모리 셀이 있는지 없는지 또는 모든 메모리 셀들이 기능적인지 아닌지만 판독할 수 있다.

그러므로 본 발명의 목적은 반도체 메모리의 병렬 시험을 위한 추가의 방법을 제공하고, 그것에 의해 시험 패턴들이 개별적으로 선택 가능하고 그것에 대해 메모리셀내의 가능한 고장과 관련된 좀더 정확한 설명이 가능하도록 하는 것이 본 발명의 목적이다.

본 발명의 또다른 목적은 본 발명의 방법을 수행하는 장치를 제공하는 것과, 그것에 의하여 반도체메모리 실시를위한 회로비용이 낮아지고 현존 메모리 구조에 관한 동작이 필요치 않도록 하는 것이다.

상기 목적은, 시험패턴 및 또다른 시험패턴이 자유선택 가능 데이터비티를 갖는 각각의 코드 단어로 구성되고, 또다른 시험 패턴은 시험 패턴의 1의 보수로 구성되고, 제1 및 제2결과는 제1 및 제2결과 벡터를 표시하며, 제1 및 제2결과 벡터는 수치 에러 결정과 에러에 영향을 끼치는 메모리셀 그룹 내의 메모리셀 결정을 위해 사용되어 지는 것을 특징으로 하는 전술한 유형의 방법에 의해 달성된다.

장치에 대한 본 발명의 목적은, 병렬시험기구가 시험 매트릭스의 병렬시험기구가 시험 매트릭스의 다수의 행에의해 예정되는 다수의 패리티 검사회로로 구성되며 시험 매트릭스의 각행이 패리티 검사 회로에 할당되고, 메모리셀 그룹에서 판독된 정보와 테스트 메트릭스 간의 모듈로 2 메트릭스곱형태는, 테스트 메트릭스의 행에 속한 퍼리터 검사 회로의 각 입력이 메모리셀 그룹의 각 출력에 할당하며 테스트 메트릭스의 로우와 관련된 열이 1일 때 서로 정확히 접속하며 테스트 메트릭스의 행과 관련된 칼럼이 0일때 서로 접속하지 않다록 되어 있고, 시험 벡터 엘레멘트는 각 패리티 검사 회로출력에서 취해질 수 있는 것을 특징으로 하는 시험구조에 의해 달성된다.

본 발명 방법의 또다른 특징에 따라, 본 방법은 제1또는 제2결과 벡터가 또다른 정보 독출 또는 그룹의 메모리 셀로 부터정보 판독 및 에러 고정 코드에 의해 규정된 시험 매트릭스 사이의 모듈로(modulo) 2인 매트릭스 곱으로 구성된 것을 특징으로 한다.

본 발명 방법의 또다른 특징에 따라, 상기 방법은 제1 및 제2결과 벡터가 메모리셀의 잔여그룹에 의해 계산되고 에러의 수 계산 및 에러에 영향을 미치는 메모리셀의 잔여그룹내의 메모리셀의 식별을 위해 사용되어지는 것을 특징으로 한다.

본 발명 방법의 또다른 특징에 따라 본 발명은 코드 워드가 자유 선택 가능 데이터 비트를 갖는 데이터 벡터 및 규정된 여분 비트로 구성되고, 여분벡터가 에러 정정 코드에 의해 규정된 여분 매트릭스와 코드 워드사이 모듈로 2인 매트릭스 곱으로 부터 계산되고, 제1 및 제2결과 벡터가 짝수 및 홀수의 다수의 에러 비트를 위한 에러비트와, 각개 에러 어드레스를 위한 비트들로 구성되고, 그룹메모리셀에서 제1 및 제2결과 벡터는 제1 및 제2결과 벡터가 0 일때 그룹내의 모든 메모리 셀이 동작 가능하게 되고, 2개의 결과 벡터중 1개가 0 이고, 또다른 1개가 에러를 나타낼때 그룹내의 메모리셀이 동작 가능하게 되지 않는 것과, 그룹 내외 비동작적 메모리셀의 어드레스가 2개의 결과 벡터중 다른 것에서 각개 에러 어드레스의 비트에 의해 표시되는 것과, 1개의 결과 벡터가 0과 같고 또다른 결과 벡터가 2개의 에러를 표시할때 정확히 2개의 메모리셀이 그룹 내에서 비동작적인 것과, 제1 및 제2 결과 벡터가 에러를 표시할때 그룹내의 2 또는 그이상의 메모리셀이 비동작적인것과, 그룹내의 2개 이상의 메모리셀이 결과 벡터의 모든 다른 비트 조합에 관하여 비동작적인 것처럼 사용되는 에러에 대해 영향을 끼치는 메모리셀 그룹 내의 메모리셀 확인 및 에러 수의 확인을 위해 사용되어지는 것을 특징으로 한다.

본 발명의 또다른 특징에 따라, 상기 방법은 코드 단어가 해밍코드의 지원으로 구성되고, 2개의 결과 벡터중 1개가 제1비트가 0과 같지 않을때 다수의 홀수 에러를 표시하고, 2개의 결과 벡터중 1개가 제1비트가 0과 동일하고 잔여비트가 0과같지 않을때 다수의 홀수에러를 표시하는 것을 특징으로 한다.

본 발명의 또다른 특성에 따라, 상기 방법은 1개 그룹의 메모리 셀들이 4x4 비트 단어들로 구성되고 메모리 셀로 부터의 정보 판독이 4x4비트 단어들로서 병렬시험 기구에 공급되고, 병렬시험 기구가 16비트폭을 갖고, 코드 워드가 11-비트폭 데이터 벡터 및 5-비트폭 여분 벡터를 포함하는 것을 특징으로 한다.

본 발명의 또다른 특징에 따라, 장치는 적어도 패리티 검사 회로중 하나가 나무형상의 종속 연결된 패리티검사모듈로 구성되는 것을 특징으로 한다.

본 발명의 또다른 특징에따라, 장치는 병렬시험기구가 그룹의 메모리셀로부터 정보판독을 위해 16비트폭을 갖고, 결과 벡터의 제1, 제2 및 제3엘레멘트 각각이 제1, 제2 및 제3 패리티 검사회로에서 취해질수 있고, 각각이 패리티 검사회로가 5개의 패리티 검사모듈로 구성되고 그것에의해 각각의 최초 4개의 패리티 검사모듈이 5번째 패리티 검사모듈의 입력에 연결되는 출력을 갖고 5번째 패리티 검사모듈의 출력이 패리티 검사회로 출력을 구성하는 것을 특징으로 한다. 본 발명의 이 특징에 따라, 제1패리티 검사 회로의 제1패리티 검사 모듈은 그룹 메모리셀의 독출 정보 16비트중 1-4비트에 관한 입력을 포함하고 제1패리티 검사 회로의 제2패리티 검사모듈은 그룹의 메모리셀중 독출정보 16비트중 5-8비트에 관한 입력을 포함하고 제1패리티 검사회로중 제3패리티 검사모듈은 그룹의 메모리 셀중 독출정보 16비트중 9-12비트에 관한 입력을 포함하고 제1패리티 검사 회로의 4번째 패리티 검사 모듈은 그룹의 메모리 셀중독출정보 16비트중 13-16비트에 관한 입력을 포함한다. 본 발명의 또다른 특징에 따라, 제2패리티 검사회로의 제1, 2, 3 및 4 패리티검사 모듈의 제1 및 제3 입력이 각각 고정 전압 값으로 인가되고 제2패리티 검사회로의 제1패리티 검사 모듈의 제2입력은 비트2에 연결되고 4번째 입력은 독출 정보의 비트 4에 연결되고, 여기서 제2패리티 검사회로의 제2패리티 검사 모듈의 제2입력이 비트6에 연결되고 그것의 제4입력이 독출 정보의 비트 8에 연결되고, 제2패리티 검사 회로의 제3패리티 검사 모듈이 비트 10에 연결되고 그것의 제4입력이 독출정보의 비트 12에 연결되고, 제2패리티 검사회로의 제4패리티 검사모듈의 제2입력이 비트 14에 연결되고 그것의 제4입력이 연결된 정보의 비트 16에 연결되는 것을 특징으로한다. 또한 제3패리티 검사회로의 제1, 2, 3, 및 4패리티 검사모듈의 제1 및 제2입력 각각에 고정된 전압이 인가되고 제3패리티 검사 회로의 제1패리티 검사모듈의 제3입력이 비트 3에 연결되고 그것의 제4입력이 독출 정보의 비트4에 연결되고, 제3패리티 검사 회로의 제2패리티 검사 모듈의 제3입력이 비트 7에 연결되고 그것의 제4입력이 독출될 정보의 비트 8에 연결되고, 제3패리티 검사 회로의 제3패리티 검사 모듈의 제3입력이 비트 11에 연결되고 제4입력이 돌출된 정보의 비트 12에 연결되는 것을 특징으로 한다. 또한, 제4패리티 검사 모듈의 제3입력이 비트 15에 연결되고 그것의 제4입력이 판독될 정보의 비트 16에 연결된다. 제4 및 제5 결과 벡터 요소는 EX-OR 게이트 회로 출력에서 취해질 수 있고, 그것에 의해 결과 벡터의 4번째 요소에 관한 EX-OR 게이트중 하나의 제1입력이 제1패리티 검사 회로의 제2패리티 검사모듈의 출력에 교차 연결되고 동일 EX-OR 게이트의 제2입력은 제1패리티 검사회로의 제4패리티 모듈의 출력에 연결되고, 결과 벡터의 5번째 요소를 위한 또다른 EX-OR 게이트의 제1입력이 제1패리티 검사 회로의 제3패리티 검사 모듈의 출력에 연결되고 동일한 EX-OR 게이트의 제2입력이 제1패리티 검사 회로의 4번째 패리티 검사모듈의 출력에 연결되는 것이 특징이다.

본 발명 장치의 또다른 특징에 따라, 장치는 병렬시험기구가 그룹의 메모리셀로부터 정보 판독을 위하여 16비트 폭을 가지는 것과 결과 벡터의 제1, 2, 및 3엘레멘트 각각이 제1, 2, 및 3패리티 검사모듈에서 취해질 수 있는 것과, 제1, 2, 3패리티 검사모듈이 동일하게 구성된 논리 회로에 의하여선행되는 것과, 각각의 논리 회로가 제1, 2, 3, 4입력 및 제1, 2, 3출력을 갖는 것과, 그룹의 메모리 셀의 16비트 독출 정보중 1-4비트 각각이 제1논리회로의 제1, 2, 3, 4입력에 연결되는 것과, 그룹의 메모리 셀중 16비트 독출정보중 9-12비트 각각이 제3논리회로의 제1, 2, 3, 4입력에 연결되는 것과, 그룹 메모리 셀의 16비트 판독 정보중 13-16비트 각각이 제4논리회로의 제1, 2, 3, 4입력에 연결되는 것을 특징으로 한다. 이것은 또한 제1, 2, 3, 4 논리 회로의 제1출력 각각이 제1패리티 검사 회로에 연결되고, 제1, 2, 3, 4 논리 회로의 제2출력이 제2패리티 검사 모듈에 연결되고, 제1, 2, 3, 4논리모듈 각각의 제3출력이 제3패리티 검사모듈에 연결되는것을 특징으로한다. 또한 그것은 4번째 또는 5번째 결과 벡터의 엘레멘트가 EX-OR 회로의 출력에서 취해지고, 그것에의해 결과 벡터의 4번째엘레멘트를 위한 EX-OR 게이트의 제1입력이 제2논리회로의 제1출력에 연결되고 동일 EX-OR 게이트의 제2입력이 4번째 논리 회로의 제1출력에 연결되고, 결과 벡터의 5번째 엘레멘트에 관한 또다른 EX-OR 게이트의 제1입력이 제3논리회로의 제1출력에 연결되고 동일 EX-OR 게이트의 제2입력이 제4논리회로의 제1출력에 연결되는 특징을 포함한다.

본 발명의 또다른 특징에 따라, 논리회로의 4개의 EX-OR 게이트를 포함하고, 그것에의해 논리회로의 제1EX-OR 게이트는 제각기 논리회로의 제1 및 제2입력을 표시하는 제1입력 및 제2입력을 갖고 논리 회로의 제2EX-OR 게이트는 제각기 논리 회로의 제3 및 제4입력을 표시하는 제1입력 및 제2입력을 가지며 제3EX-OR 게이트는 논리 회로의 제1 및 제2EX-OR 게이트의 각각의 출력은 논리 회로의 4번째 EX-OR 게이트의 각각의 입력에 연결되고 이 4번째 EX-OR 게이트 출력은 논리 회로의 제1출력을 구성하고, 논리 회로의 제3EX-OR 게이트 출력은 논리 회로의 제2출력을 표시하고 논리 회로의 제2EX-OR 게이트 출력은 논리 회로의 제3출력을 표시한다.

본 발명의 또다른 특징에 따라, 상기 장치는 결과 벡터의 5번째 엘레멘트를 위한 또다른 EX-OR 게이트가 제1패리티 검사회로의 5번째 패리티 검사모듈 부분인 것을 특징으로 한다.

본 발명의 또다른 특징에 따라, 장치는 패리티 검사모듈이 제1, 2, 및 3EX-OR 게이트로 구성되고 그것에 의해 EX-OR 게이트는 2개의 입력과 1개의 출력을 갖고, 제1EX-OR 게이트의 출력이 제3EX-OR 게이트의 제1입력에 연결되고 제2EX-OR 게이트의 출력이 제3EX-OR 게이트의 제2입력에 연결되고, 제2EX-OR 게이트의 제1 및 제2입력과 제1EX-OR 게이트의 제1 및 제2입력이 패리티 검사 모듈의 입력을 구성하고 제3EX-OR 게이트 출력이 패리티 검사모듈 출력을 구성하는 것을 특징으로 한다.

본 발명의 또다른 특징에 따라, 장치는 패리티 검사모듈들중 각각이 4개의 연속된 푸쉬-풀단 및 EX-OR 함수를 구성하는 2개의 연속된 푸쉬-풀단으로 구성되고, 그것에 의해 각각의 푸쉬-풀단이 제1, 및 제2전압 입력, 제1, 및 제2전압 출력과 제1 및 제2데이타 입력을 포함하고 제1푸쉬 풀단의 제1전압 입력이 제1전압에 연결되고 제1푸쉬 풀단의 제2전압 입력이 제2전압에 연결되고, 4번째 푸쉬-풀단의 제1 및 제2전압 출력이 패리티 검사 모듈의 제1 및 제2상보출력을 구성하고, 푸쉬-풀단이 1개의 푸쉬-풀단의 제1 및 제2전압 출력이 또다른 푸쉬-풀단의 제1 및 제2전압 입력 각각에 교차 연결되고 4번째 푸쉬 풀단의 제1 및 제2상호-상보 데이터 입력이 패리티 검사 모듈의 입력을 나타내는 것을 특징으로 한다.

본 발명의 또다른 특징에 따라, 장치는 푸쉬-풀단이 동일전도형의 4개의 전계효과 트랜지스터로 구성되고, 그것에 의해 제1전계효과 트랜지스터 및 제2전계효과 트랜지스터가 제1직렬회로를 구성하고 제3전계효과 트랜지스터 및 제4전계효과 트랜지스터가 제2직렬 회로를 구성하고, 제1 및 제2직렬 회로가 병렬로 연결되고, 그것에 의해 제1전계효과 트랜지스터의 단자 및 제4전계 효과 트랜지스터의 단자가 제1공통 단자를 형성하고 제2전계 효과 트랜지스터 단자 및 제3전계효과 트랜지스터의 단자가 제2공통단자를 구성하고, 제1공통 단자가 제1전압 입력을 구성하고 제2공통단자가 제2전압 입력을 구성하고, 제1직렬회로의 중앙단자가 제1전압 출력을 표시하고 제2직렬 회로의 중앙 단자가 푸쉬-풀단의 제2전압 출력을 표시하고, 공통으로 제1전계 효과 트랜지스터의 게이트단자 및 제3전계효과 트랜지스터의 게이트단자가 제 1 데이타 입력 및 제 2 전계효과 트랜지스터의 게이트 단자를 구성하고 공통으로 4번째 전계효과 트랜지스터의 게이트단자가 제2데이타 입력을 형성하는 것을 특징으로 한다.

본 발명의 또다른 특징에 따라, 장치는 푸쉬 풀단의 전계 효과 트랜지스터가 n-채널 전계 효과 트랜지스터이고 고정된 전압값이 특별히 접지에서 기준 전위에의해 발생되는 것을 특징으로 한다.

본 발명의 또다른 특징에 따라, 장치는 푸쉬 풀단의 전계 효과 트랜지스터가 p-채널 전계 효과 트랜지스터이고 고정된 전압값이 동작 전압에 의해 발생되는 것을 특징으로 한다.

본 발명을 실시함에 의해 달성된 이익은 서로 인접한 환경에서 메모리셀들이 시험패턴선택의 높은 유연성 때문에 신뢰성있게 시험될 수 있다는 점이다. 본 발명의 방법을 사용함에 의해 단일-비트 및 다중-비트 에러를 신뢰성있게 구별하는것이 가능하고 단일-비트에러로 주어진 어드레스 에러비트를 출력하는 것이 가능하다. 더 나아가, 시험패턴의 자유선택 및 장치의 대응 구조는 보다 다수의 메모리 셀을 병렬로 시험하는 것을 가능하게 하고, 이것은 관련반도체 메모리에 대해 시험기간을 대폭 감축시킨다. 병렬시험장치에 대한 요구되는 회로비용은 낮고 각각의 메모리 구조에대해 가변적으로 적합하게 될수 있다.

메모리중 메모리셀의 병렬시험에 대한 본 발명의 방법에서, 상기 메모리는 메모리셀그룹으로 분할된다. 메모리셀중 한 그룹은, 제1도에서 기호로 표시된것과같이, 워드 및 비트라인의 어드레싱에 의해 동작되고 코드워드 C는 메모리 SP의 이 그룹의 모든 메모리 셀로 기록된다. 반도체 메모리의 워드 라인이 메모리셀 그룹선택을 위해 사용될 때, 코드워드 C는 결과적으로 이들 워드라인에 연결된 모든 메모리셀로 기록된다. 방법의 다음 단계에서, 관련된 그룹의 이들 메모리 셀들은 독출되고 독출된 정보 F+C는 병렬시험기구 PV에 인가된다. 제1결과 벡터 EV는 병렬 시험기구 PV의 출력에서 결정된다. F+C로서 정보 판독에 대한 참조는 코드 워드 C가 오동작 메모리셀 때문에 에러부 F에 의하여 잘못되어 진다는 것을 표시하는 것을 의도한다. 로우(low) 신호 및 하이(high) 신호를 기억하는 그것의 능력에 대해 각각 메모리 셀을 시험하기 위하여, 제2결과 벡터는 제1결과 벡터에 더하여 요구된다. 여기까지, 1의 보수는 코드 워드 C로부터 구성되고, 그 결과로 또다른 코드 워드 C'는 그룹의 관련 메모리셀로 비슷하게 기록되게 한다. 이 그룹의 모든 메모리 셀들은 다시 결과적으로 판독되고 정보 판독 C'+F'는 제2결과 벡터 EV'가 확인되는 결과로서 병렬시험기구 PV에 인가된다. 에러숫자의 확인은 2개의 결과 벡터에 따라 수행되고, 이 경우 정확히 1개의 에러가 존재하고, 에러에 영향을 끼친 메모리셀의 확인은 관련그룹 내에서 수행될 수 있다.

제1 및 제2 결과 벡터는 메모리의 메모리셀의 잔여그룹에 대해 동일 방법으로 확인되고, 그 결과로 잔여그룹 내 에러에 대해 영향을 끼치는 메모리셀확인 및 에러숫자와 관계있는 스테이트먼트(statement)가 가능해 진다.

그룹의 모든 메모리셀 내용과 관계있는 정보가 동시에 사용가능하므로, 에러 정정 코드 방법은 에러 발생 가능성이 있는 1개 이상의 메모리셀을 국부화하고 인식하기 위해 인가될 수있다. 해밍코드의 도움으로 최적으로 얻어질수 있는 코드워드로서 언급될 수 있는 것은 시험 패턴으로서 사용된다. 에러 정정 코드이론으로부터 또다른 코드 단어 획득은 고려 가능하다; 이것은, 그러나, 보다 자세히 여기서 논의되지는 않을 것이다.

본 발명 방법의 이해를 쉽게하기 위하여, 에러-인식코드 이론의 간략한 도입이 아래에 제공될 것이다.

길이 m을 갖는 2진 데이터 워드 C는 규정에 의해 데이터 워드 C의 모듈로(modulo) 2 곱일 때 코드워드라 불리며, 2진 시험 매트릭스 H는 결과 벡터로서 0벡터 0을 제공한다. 시험 매트릭스 H는 m열을 가지며(1d(m+1))행에 제공한다. 참은 행의 수(x)=N의 규정이 N이 x보다 크거나 동일한 가장 작은 자연수라는 것이다. 상기 매트릭스는 그것에 의해 2개의 조건을 만족해야 한다. 단지 0만을 포함해야할 열은 없고 곱해야할 열도 없다. 코딩식은 그러므로 다음과 같이 된다:

코드워드가 에러에 의해 방해될때, 방해받은 코드워드는 에러 벡터 F 및 방해받지 않은 코드워드 C의 합에 의해 표시될 수 있다.

시험 매트릭스에의해 방해받은 코드워드의 곱은 결과 벡터로 언급된 S 행동 양식을 발생시킨다. 결과 벡터는 코드워드에 의존하지 않지만, 발생된 에러벡터 F에 의존한다. 시험 매트릭스 H의 열이 h_i로 참조되고 에러 벡터 F의 성분이 fi로 참조될 때, 식은 다음과 같이 쓰여질 수 있다:

코드워드가 단지 한곳에서 방해될 때, 예를들면 위치 j에서, 에러 벡터의 j번째 성분이 0과 같다. 그러면 다음이 명백하다:

거기서부터 다음 동작 양식 S는 다음과 같다:

정확하게 1개의 에러가 위치 j에서 발생할 때, 동작양식은 시험 매트릭스 H의 j번째 열과 동일하다. 시험 매트릭스가 2진으로 표시된 열 위치와 대응하는 열 내용과 같이 구성될 때, 동작양식은 에러 비트의 어드레스를 직접적으로 발생시킨다.

이미 시작한 것과 같이, 에러인식 코드 이론의 동작 양식과 대응하는 제1 및 제2 결과 벡터들은 그룹의 메모리셀로부터 독출된 정보 및 에러 정정 코드에 의해 규정된 시험 매트릭스 사의 모듈로 2의 곱으로부터 구성된다. 독출된 정보는 그룹의 모든 메모리셀들이 에러에 무관하고 적어도 1개의 고장 메모리셀이 그룹내에 나타날 경우 방해받은 코드워드가 공급될 경우 방해받은 코드워드를 정확하게 공급한다.

예를들면, 16메가 또는 64메가 메모리를 위해 사용될 수 있는 16비트 병렬 시험을 위한 시험 매트릭스 H는 제1행에서 단지 1개를 포함한다. 정확하게 2개의 에러가 주어지면, 동작양식은 코딩 매트릭스의 2개열의 합과 같다. 동작양식의 제1엘레멘트는 그후 0이 되며 2중 에러를 표시한다. 행 2-5는 2진수로서 열 위치를 표시하고, 그것에 의해 2는 최하위 열(2⁰)와 대응하고 열 5는 최상위 열(2³)과 대응한다. 정확히 1개의 에러가 주어지면, 동작양식의 엘레멘트 2-5는 에러 위치를 표시한다. 해밍 코드의 도움으로 16-비트 병렬 시험을 위한 시험 매트릭스 H는 다음과 같이 간략히 될 수 있다.

코드 워드가 자유 선택 가능 데이터 비트들을 갖는 데이터 벡터와 계산된 여분벡터로 구성되므로, 1세트의 코드워드는 시험방법 도입전에 계산 되어야만한다. 이것은 에러 정정코드에 의해 규정된 여분 매트릭스와 데이터 벡터 사이 모듈로 2 매트릭스 곱의 도움으로 발생한다. 계산된 코드 워드 세트는 계속 재사용될 수 있다. 16-비트 병렬시험에 대하여 코드워드를 발생시키는 규칙은 아래에 설명되고, 그것에 의해 16비트 2진 워드는 11개의 자유 선택 가능 데이터 비트와 5개의 계산된 여분 비트로 구성된다.

데이터 및 여분 비트의 위치는 코드 선택에 의해 규정된다. 이 경우, 그것들은 다음과 같이 판독된다:

11데이타 비트가 자유 선택 가능하므로, 2¹¹=2048개의 각각 다른 시험패턴 선택이 병렬시험을 위해 유도될 수 있다. 시험 패턴에대한 이런 고도의 유연성은 바람직하며, 특별히 근접환경에서의 메모리셀 시험에 대하여 그렇다. 메모리 셀의 공간 위치 때문에 하이 0, 1을 갖는 시험 패턴에 영향을 끼치는 상호, 용량성이 사용되어져야 한다.

평가에서 결과 벡터는 나타나는 에러 성질에 의존하는 코딩 매트릭스 H의 다수의 열에 걸쳐서 가중합으로서 유도된다. 양쪽의 결과 벡터들은 짝수 또는 홀수의 다수의 에러를 위한 하나의 에러 비트와 각개 에러 어드레스를 위한 비트들을 가진다. 결과 벡터의 평가를 위하여 참을 유지하고 있는 것은 제1 및 제2결과 벡터가 0 일 때 그룹 내의 모든 메모리셀들이 동작 가능하고, 2개의 결과 벡터들중 하나가 0을 표시하고 2개의 결과 벡터들중 다른 것이 에러를 표시할 때 그룹의 정확히 1개의 메모리셀이 비동작하고 있는 것으로 확인될 수 있다.

이 경우, 그룹내의 비동작적인 메모리셀의 어드레스가 0과 다른 결과 벡터에서 개별 에러 어드레스의 비트에 의해 표시된다. 그룹 내의 정확히 2개의 메모리 셀이 비동작적일때, 이것은 2개의 결과 벡터 들중 1개가 0과 동일하고 또다른 결과 벡터가 2개의 에러로 인식될 수 있다. 메모리셀 그룹 내의 에러 어드레스는 더 이상 확인되지 않는다. 최종적으로, 2개 이상의 메모리셀들은 제1결과 벡터 및 제2결과 벡터 각각이 개별 비트 에러 어드레스를 가진에러를 표시할 때 그룹 내에서 오동작한다; 결과 벡터들중 모든 다른 비트 조합에 대하여, 인접그룹 내의 2개 이상의 메모리셀들은 비동작적 셀들이다. 코드워드가 해밍코드의 도움으로 구성되었으므로, 결과 벡터는 그것의 제1비트가 0이 아닐 때 홀수의 다수 에러를 표시한다. 반대로 짝수 에러들은 결과 벡터가 그것의 제1비트에 0을 가지고 잔여 비트들이 그것에 의해 0이 아닐 때 표시된다.

에러가 검출되고 국한될 때, 이 메모리셀은 반드시 시험되어야 하는데 왜냐하면 1보다 큰 홀수의 다수 에러는 동일한 진단 결과를 가져올 수 있기 때문이다. 이것은 에러 인식코드 즉 이 경우 해밍코드의 선택이 각개 비트에러의 교정 및 2개 비트 에러의 인식을 위해서라는 사실에서 기인한다. 잘못된 결과들은 그룹의 메모리 셀 내에서 2개 이상의 에러의 주어진 존재에서 얻어지는 것이다.

그러므로 설명된 방법에서는 1 보다 큰 홀수의 다수 에러가 발생했을 때, 개별 비트에러가 잘못되게 표시된다. 2보다 큰 다수의 짝수에러가 발생할때, 2중 에러는 이 경우 검출 된다. 숨겨진 에러의 출현은 또한 가능하다. 동일 주파수에 대해 발생하는 모든 가능 에러조합인 조건이 주어지면, 에러 방지는 에러 벡터 그 자체가 또 다시 코드 워드일때 모든 가능한 에러 경우의 3%로 표시된다. 그러나, 양쪽 코드워드 및 변환된 코드워드가 그 자체가 양쪽 경우에서 코드 워드인 에러에의해 중첩되지 않으면 안되므로, 숨겨진 에러의 출현가능성은 극히 낮아진다. 길이 m을갖는 코드워드에 대하여, 상기에러의 출현 가능성은 1:2^2N(셀(1d(M+1))=N은 그러므로 명백하다.)정도이다. 더 나아가 모든 다수 에러가 동일 주파수에 대해 발생하지 않고 각개 비트 에러 및 비트선 에러가 안정된 제작공정에서 나타나므로, 본 발명 병렬 시험 방법의 적중률은 99.9%이다. 이 경우, 비트선 에러는 개별 비트선 에러들 처럼 병렬 시험방법에 영향을 끼친다.

16비트폭 병렬시험의 예가 아래에 설명될 것이므로, 이것은 16메가 또는 64메가 반도체 메모리를가진 메모리셀을 검사하기위해 사용될 수 있다. 이 16비트 병렬시험을 위하여, 코드 워드에서 11비트는 자유 선택 가능 비트이고 데이터 벡터를 표시하며 반면에 여분벡터로 언급되는 형태인 잔여 5비트는 반드시 계산되어야 한다.

는 11자리 데이터 벡터 D로서 선택된다. 여분 벡터를 계산하기 위하여, 11자리 벡터 D는 규정된 여분 매트릭스에 의하여 모듈로 2가 곱해진다.

5자리 여분 벡터는 그러므로

로 표시될 수 있다.

선택 가능 그룹의 메모리 셀로 기록될 수 있는 16자리 코드워드를 구성하기 위하여, 11자리 데이터 벡터 및 5자리 여분 벡터는 다음과 같은 방법으로 결합될 수 있다:

이 실시예의 코드 워드는 시험될 메모리의 16-비트 그룹으로 기록된다.

다음, 인접 그룹의 메모리셀로부터 판독되는 정보는 병렬 시험기구에 인가되고, 그것에의해 다수의 에러 및 에러 어드레스가 확인 된다. 정보가 정확히 입력 코드 단어와 대응되게 판독될 때, 에러는 존재하지 않는다. 이 경우, 결과 벡터는 0 벡터이다. 이것은 판독된 정보가 시험 매트릭스 H에 의해 모듈로 2로 곱해지는 것을 도시한다.

아래에 설명되는 실시예에서, 모듈로 2매트릭스 곱은 메모리 셀 및 병렬 시험기구 사이의 하드(hard)결선을 선택함과 병렬시험 기구에 의해 실현된다.

선택된 그룹에서 메모리셀이 고장이면, 이것은 판독된 정보가 특정 코드워드와 같지 않다는 것을 감지하게 된다. 이 예에서, 메모리셀 그룹에서 자리수 10은 동작되지 않는 것으로 가정된다.

그러나, 이것은 코드 워드가 정확하게 자리수 10에서 방해 받는 것을 의미한다.

정보 판독을 위해 거기서부터 후속인 것은 그것들이 다음값을 갖는다는 것이다.

병렬 시험기구내에 상기 평가가 주어지면 E = [10101]^T는 일정한 행동 양식 또는 제각기의 결과 벡터를 유도한다. 결과 벡터는 0 과 틀리다; 즉, 에러가 인식된다. 결과 벡터의 제1비트는 1이고, 그것에 의해 각개 비트 에러가 존재한다. 이경우에 있어서 비트 2-5는 2진수 1 0 1 0을 공급하고, 그것에 의해 비트 2는 최소 유효숫자를 갖는다. 그러므로 에러는 코드워드의 자리수 10에서 인식되고 정정될수 있다. 수학적으로, 병렬 시험기구내의 평가는 시험 매트릭스에 의해 판독된 정보의 모듈로 2의 곱으로 설명될 수 있다:

제2도는 전체 결과 벡터를 계산하기 위하여 16비트 폭을 갖는 실시예 병렬 시험기구의 전체 구조를 도시하고, 그것에 의해 해밍코드는 에러-정정코드로서 사용된다. 병렬시험기구는 메모리셀로부터 정보판독 및 시험 매트릭스에 대한 모듈로 2곱이 그와 함께 수행될수 있는 것과 같이 구성된다. 독출정보는 수학적으로 벡터와 대응하므로, 판독 정보와 시험 매트릭스 사이의 모듈로 2 매트릭스 곱은 판독정보의 가중 패리티 검사와 동일하다. 그것은 판독정보성분이 시험 매트릭스에서 벡터의 1과 대응하는 것으로서 취급되는 것으로 수행된다. 시험 매트릭스에서 다수 행은 얼마나 자주 패리티식이 수행되는 가를 표시하고, 그것에 의해 시험 매트릭스의 한 행이 각각의 패리티 식에 관한 가중으로서 사용된다.

시험 매트릭스의 5개의 행중 각각은 그러므로 패리티 검사 회로와 대응한다. 매트릭스행에서 1은 데이터 입력 존재와 대응한다; 0 은 데이터 벡터의 인접 비트가 패리티 계산으로 들어가지 않는다. 최초행에서, 그러므로, 전체 정보판독에 걸친 패리티가 구성되고, 반면에 판독정보의 단지 각각의 제2비트가 시험 매트릭스 제2행에서 패리티계산에 포함된다. 판독정보의 16비트는 4비트 워드로서 반도체 메모리 I/O 라인에서 사용 가능하다. 그러므로 4-비트 패리티 모듈의 나무같은 병렬 시험 기구를 구성하는 것과 16까지의 입력을 갖는 최대 5개의 패리티 시험회로로 구성된 병렬 시험기구로 상기 모듈을 공간적으로 분리시키는 것이 바람직스럽다. 코딩 매트릭스의 제4 및 제5행의 하위 결과들은 이미 제1행의 평가 때문에 사용 가능하다. 2개의 부가적 EX-OR 게이트와 마찬가지로 단지 3개의 패리티 검사 회로 XOR 게이트 XOR1 및 XOR2는 그러므로 전체 구조를 요구한다. 최초 패리티 검사회로는 다수의 패리티 검사 모듈 PM1, PM2, PM3, PM4 및 PM5로 구성되고 그것의 출력에 결과 벡터의 제1비트 E1을 공급한다.

제2패리티 검사 회로는 다수의 검사 모듈 PM6, PM7, PM8, 및 PM10을 포함하고 결과 벡터의 제2비트 E2를 공급하며, 반면에 제3패리티 검사 회로는 다수의 패리티 검사모듈 P11, P12, P13, P14 및 P15를 포함하고 결과 벡터의 제3비트 E3를 공급한다. 제4비트 E4는 EX-OR 게이트 XOR1의 출력에 제공되고 결과벡터의 제5비트 E5는 EX-OR 게이트 XOR2의 출력에 제공된다. 각각의 패리티 검사회로는 트리모양 구조로 구성되고 그결과로 패리티 검사모듈 PM1의 출력 A1, 패리티 검사모듈 PM2의 출력 A2, 패리티 검사모듈 PM3의 출력 A3 및 패리티검사모듈 PM4의 출력 A4는 각각이 패리티 검사 모듈 PM5의 입력에 연결된다. 반면에 패리티 검사모듈 PM6의 출력 A5, 패리티 검사모듈 PM7의 출력 A6, 패리티검사모듈 PM8의 출력 A7 및 패리티 검사모듈 PM9의 출력 A8은 패리티 검사모듈 PM10의 각각의 입력에 연결된다. 패리티 검사모듈 PM11의 출력 A9, 패리티 검사 모듈 PM12의 출력 A10, 패리티 검사 모듈 PM13의 출력 A11, 패리티 검사모듈 PM14의 출력 A12는 최종적으로 패리티 검사모듈 PM15의 각각의 입력에 연결된다. 더 나아가, 출력 A2 및 A4는 각각이 EX-OR 게이트 XOR1의 입력에 연결되고 출력 A3 및 A4는 EX-OR 게이트 XOR2의 입력에 각각 연결된다. EX-OR 게이트는 2개 입력을 위한 패리티 검사회로 처럼 가장 간단한 회로 구조로 사용할 수 있다는 점을 반드시 고려해야 한다. 패리티 검사모듈 PM5의 교묘한 구조는 EX-OR 게이트 XOR2 논리함수의 동시실행을 가능하게 하고, 그결과로 동일한 것은 추가적으로 구성되지 못한다.

이미 언급한 것과 같이 시험 매트릭스의 제1행은 1개의 값을 가지며, 패리티는 판독될 전체 정보에 걸쳐서 구성된다. 여기까지, 판독될 정보의 비트 B1, B2, B3, B4는 패리티 검사모듈 PM1의 각각의 입력에 연결된다; 판독될 정보의 비트 B5, B6, B7 및 B8은 패리티 검사모듈 PM2의 각각의 입력에 연결된다; 판독될 정보의 비트 B9, B10, B11 및 B12는 패리티 검사모듈 PM3의 각각의 입력에 연결된다; 비트 B13, B14, B15 및 B16은 패리티 검사모듈 PM4의 각각의 입력에 연결된다. 시험 매트릭스의 제2행은 교대로 나타나는 0, 1 조합을 포함하고, 그 결과로 패리티 검사 모듈 PM6의 제2 및 제3입력은 패리티 계산으로 들어가지 않으며, 반면에 제2입력은 비트 B2를 수신하기 위해 연결되며 제4입력은 판독될 정보의 비트4를 수신하기위해 연결된다. 유사한 방법으로, 패리티 검사 모듈 PM7의 제1 및 제3입력은 정보 비트를 수신하기 위하여 연결되지 않으며, 제2입력은 비트 B6를 수신하기 위해 연결되고 제4입력은 비트 B8를 수신하기 위해 연결된다. 패리티 검사 모듈 PM8 및 패리티검사모듈 PM9도 마찬가지로 정보 비트들을 수신하기 위하여 연결되는 제1 및 제3비트를 갖지 않고, 반면 패리티 검사 모듈 PM8의 제2입력은 비트 B10를 수신하기 위해 연결되고 그 제4입력은 비트 B12를 수신하기 위해 연결된다. 패리티 검사 모듈 PM9의 제2입력은 비트 B14를 수신하기 위해 연결되며 그 제4입력은 비트 B16를 수신하기 위해 연결되고, 제1 및 제3입력은 정보 비트를 수신하기 위하여 연결되지 않는다. 시험 매트릭스의 제3행이 0011 시퀸스를 가지므로 패리티검사모듈 PM11, PM12, PM13 및 PM14의 제1 및 제2입력은 각각 정보 비트에 접속되지 않는 반면, 패리티 검사 모듈 PM11의 제3입력은 비트 B3를 수신하기 위해 연결되고 패리티 검사 모듈 PM11의 제4입력은 비트 B4를 수신하기 위해 연결된다.

패리티 검사 모듈 PM12의 제3 및 제4입력은 각각 비트 B7 및 B8을 수신하기 위해 접속되고, 패리티 검사모듈 PM13의 제3 및 제4입력은 각각 비트 B11 및 B12를 수신하기 위해 연결된다.

패리티 검사모듈 PM14의 제3입력은 비트 B15를 수신하기 위해 연결되고 그 제4입력은 판독되어야할 정보의 비트 B16을 수신하기 위해 연결된다.

다른 시험 매트릭스 H가 선택되면, 독출 정보의 비트 B1 내지 B6와 패리티 검사 모듈 PM1 내지 PM14 사이의 입력 접속이 상기 시험 매트릭스에 따라 수행되며 경우에 따라 EX-OR 게이트 XOR1, XOR2는 2개의 또다른 패리티 검사회로에 의해 증대될 수 있다.

제3도는 결과 벡터의 한 비트를 계산하기 위한 16비트 패리티 검사 회로의 구조를 다시 나타낸다. 이 경우 구조는 다시 다수의 패리티 검사모듈 PM1', PM2', PM3', PM4' 및 PM5'의 트리 모양으로 구성된다. 상세하게는 패리티 검사 모듈 PM1'의 출력, 패리티 검사모듈 PM2'의 출력, 패리티 검사모듈 PM3'의 출력 및 패리티 검사 모듈 PM4'의 출력이 패리티 검사 모듈 PM5'의 각 입력에 각각 접속된다. 이로인해 그 출력은 결과 벡터의 한 비트를 공급하는 반면, 독출 정보는 4비트 워드로서 패리티 검사 모듈 PM1' 내지 PM4'의 입력에 각각 공급된다.

제4도는 3개의 EX-OR 게이트 XOR1', XOR2' 및 XOR3'로 구성된 패리티 검사모듈의 제1실시예를 나타낸다. EX-OR 게이트 XOR1'의 출력 및 EX-OR 게이트 XOR2'의 출력은 EX-OR 게이트 XOR3'의 입력에 각각 접속되는 반면, EX-OR 게이트 XOR1'의 입력 E1, E2은 패리티 검사 모듈의 제1 및 제2입력을 형성하고 EX-OR 게이트 XOR2'의 입력 E3, E4은 패리티 검사 모듈의 제3 및 제4입력을 형성한다. 결국 EX-OR 게이트 XOR3'의 출력 A은 패리티 검사 모듈의 출력을 형성한다. 전체 패리티 검사 회로가 EX-OR 게이트로 구성되면, 상기 회로의 레이 아웃은 트리 구조로 인해 불균일한 면적비용을 갖는다. 그러나 제5도에 도시된 회로로 균일한 면적 비용을 갖는 패리티 검사 모듈의 실시가 가능해 진다.

제5도는 푸쉬-풀단의 직렬 회로로 구성된 패리티 검사 모듈의 제2실시예를 나타낸다. 하나의 패리티 검사 모듈에는 4개의 결합된 푸쉬-풀단이 필요하며, 2개의 결합된 푸쉬-풀단은 각각 하나의 EX-OR 함수를 형성한다. 그러나 총 4개의 단이 직렬회로를 기초로 제4도의 회로에 상응하는 논리 함수가 형성될 수 있다. 각각의 푸쉬-풀단은 제1전압 입력 및 제2전압 입력, 제1전압 출력 및 제2전압 출력 그리고 각각 상보 입력 신호가 인가된 제1데이타 입력 및 제2데이타 입력을 포함한다. 제1푸쉬-풀단의 제1전압 입력은 제1전압 V_DD에 접속되는 반면, 제1푸쉬-풀단의 제2전압 입력은 이 경우에는 접지 V_SS인 제2전압에 접속된다. 제4푸쉬-풀단의 제1 및 제2전압 입력은 각각 패리티 검사 모듈의 제1 및 제2 상보 출력 OUT, OUTQ을 형성한다. 남은 푸쉬-풀단은, 하나의 푸쉬-풀단의 제1 및 제2전압출력이 각각 다른 푸쉬-풀단의 제1 및 제2전압 입력에 접속 되도록 결합된다.

모든 푸쉬-풀단의 구조에 대한 예로서, 제1단은 동일한 전도형태를 가진 4개의 전계효과 트랜지스터로 구성되며, 제1전계효과 트랜지스터 T1 및 제2전계효과 트랜지스터 T2는 제1직렬회로를 형성하고 제3전계 효과 트랜지스터 T3 및 제4전계 효과 트랜지스터 T4는 제2직렬회로를 형성한다. 두 직렬회로는 병렬로 접속되며, 제1전계효과 트랜지스터 T1의 한 단자 및 제4전계효과 트랜지스터 T4의 한 단자는 제1공통 단자를 형성하고 제2전계 효과 트랜지스터 T2의 한 단자 및 제3전계 효과 트랜지스터 T3의 한 단자는 제2공통 단자를 형성한다. 제1공통 단자는 제1전압 입력을 형성하며 전압 V_DD을 가진 제1단에 접속되는 반면, 제2공통단자는 제2전압입력을 형성하며 이 경우에는 접지 V_SS인 제2전압에 접속된다. 제1직렬 회로의 중앙 단자는 다음 푸쉬-풀단의 전압 입력에 접속되는 제1전압 출력을 형성하는 반면, 제2직렬회로의 중앙 단자는 제1 푸쉬-풀단의 제2전압출력을 형성하며 다음 푸쉬-풀단 제2전압 입력에 접속된다. 제2전계 효과 트랜지스터 T2의 게이트 단자와 제4전계 효과 트랜지스터 T4의 게이트 단자는 공통으로 제1데이타 단자 IN1을 형성하고, 제1전계 효과 트랜지스터 T1 및 제3전계효과 트랜지스터의 게이트 단자는 공통으로 상보의, 제2데이타 입력 INQ1을 형성한다. 나머지 푸쉬-풀단도 마찬가지로 각각 동일전도형태를 가진 4개의 전계효과 트랜지스터로 구성되며, 여기서 입력 IN2, INQ2, IN3, INQ3 및 IN4, INQ4은 각각 상보 데이터 입력을 나타낸다.

결합된 푸쉬-풀단의 동작에 대해, 모든 단의 동작을 대표하여 제1단의 동작을 설명하면 다음과 같다. 하이신호는 제1데이타 입력 IN1에 인가되고 로우 신호는 제1의, 반전된 데이터 입력 INQ1에 인가된다. 상기 입력 신호의 인가시 전계효과 트랜지스터 T2 및 T4는 도통되고 전계효과 트랜지스터 T1 및 T3는 차단된다.

결과적으로 2개의 전계효과 트랜지스터 T1 및 T2 사이의 중앙 단자에 있는 제1전압 출력은 접지인 전압 V_SS에 접속되는 반면, 2개의 전계효과 트랜지스터 T3 및 T4 사이의 중앙 탭에 있는 제2전압 출력에는 동작 전압 V_DD이 인가된다. 제1데이타입력 IN1이 로우 신호에 접속되고 상보의 제2데이타 입력 INQ1이 하이 신호에 접속되면, 전압 V_DD을 가진 신호는 제1전압출력에 인가되고 전압 V_SS을 가진 신호는 제2전압출력에 인가된다. 푸쉬-풀단의 결합에 의해, 이루어지는 것은 짝수의 하이 또는 로우 신호가 입력 IN1, IN2, IN3 또는 IN4, 또는 각각 그것과 상보의 데이터 입력에 인가되면 전압 V_SS이 패리티 검사모듈의 출력 OUT에 인가되고 전압 V_DD은 출력 OUTQ에 인가될수 있다는 것이다. 이에 반해 홀수의 하이 및 그에 따라 로우 신호가 상기 또는 상보 데이터 입력에 인가되면, 전압 V_DD에 상응하는 전압신호는 출력 OUT에 나타나는 반면, 값 V_SS을 가진 전압 신호는 출력 OUTQ에 나타난다. 따라서 상기 4개의 결합된 푸쉬-풀단의 논리출력상태는 제4도의 3개의 결선된 EX-OR 게이트의 출력상태와 정확히 일치한다.

전술한 바와같이, 2개의 결합된 푸쉬-풀단은 하나의 EX-OR 게이트를 형성하고 4개의 결합된 푸쉬-풀단은 하나의 패리티 검사 모듈을 형성한다. 결합된 푸쉬-풀단에 의해 결과 벡터의 한 비트를 계산하기 위한 패리티 검사 회로를 직렬로 구성하는 것이 가능해 진다는 것도 이미 언급되었다. 이것을 위해 서로 결합된 총 16개의 푸쉬-풀단이 필요하며, 각각의 단은 제5도에 도시된 방식으로 서로 연결된다.

시험 매트릭스의 각 행이 패리티 검사회로에 상응하기 때문에, 최소화 단계에 의해 병렬 검사기구의 회로비용이 최적화될 수 있다. 시험 매트릭스가 4개의 부분으로 세분되면, 5행으로 세분될수 있는 각각 4개의 열을 가진 4개의 부분이 형성된다. 이 경우 시험 매트릭스의 상기 4부분의 행1 내지 3이 동일하면, 이것은 총 4부분의 패리티 검사 회로가 동일하다는 것을 의미함을 알 수 있다. 이것은 특히 모듈구조에 유리하다. 제6도에는 16비트의 폭를 가지는 최소화된 병렬 검사기구의 서브회로가 도시되어있다.

여기서 제2도의 패리티검사모듈 PM1-PM3, PM6-PM9 및 PM11-PM14는 제6의 4개의 상기 회로로 대체되었다. 제1서브 회로는 메모리 셀로부터 판독된 정보의 비트 B1, B2, B3 및 B4를 수신하기 위해 접속되는 반면, 제2서브 회로는 비트 B5, B6, B7 및 B8를 수신하기 위해 접속되며 제3서브 회로는 비트 B9, B10, B11 및 B12를 수신하기 위해 접속되고 제4서브 회로는 비트 B13, B14, B15 및 B16를 수신하기 위해 접속된다. 제2도의 출력 A1, A5 및 A9에 상응하는 출력은 제1서브 회로의 출력에 놓이는 반면, 출력A2, A6 및 A10의 출력신호는 제2서브회로의 출력에서 이용될 수 있다. 제3서브회로는 출력 A3, A7 및 A11을 공급하며 제4서브회로는 출력 A4, A8 및 A12을 공급한다.

상기 출력을 패리티검사모듈 PM5, PM10, PM15 및 제2도의 부가의 2 EX-OR 게이트 XOR1, XOR2에 접속하는 것은 완전한 병렬 시험기구를 구성하기 위해 거기서와 마찬가지로 수행된다. 단일 서브 회로는 4개의 EX-OR 게이트 XOR3, XOR4, XOR5 및 XOR6로 구성된다. 이때 제1의 3개의 EX-OR 게이트 XOR3, XOR4 및 XOR5는 입력 영역에 놓이는 반면, 제4 EX-OR 게이트 XOR6는 EX-OR 게이트 XOR3 및 XOR4에 후속한다. 비트 B1, B2 또는 B5, B6 등을 수신하기 위하여 접속되는 제1의 2개의 입력은 EX-OR 게이트 XOR3에 접속되는 반면 비트 B3, B4 또는 B7, B8 등은 각각 EX-OR 게이트 XOR4의 입력에 접속된다. 제3 EX-OR 게이트 XOR5는 입력 B2, B4 또는 B6, B8 등이 각각 거기에 인가되도록 2개의 EX-OR 게이트의 제2단자에 의해 각각 접속된다. EX-OR 게이트 XOR3 출력 및 EX-OR 게이트 XOR4의 출력은 각각 EX-OR 게이트 XOR6의 입력에 접속되며, 상기 EX-OR 게이트 XOR6의 출력은 제1서브회로에 출력 A1을 또는 제2서브회로에 A2 등을 공급한다. EX-OR 게이트 XOR4의 출력은 제1서브 회로에서 출력 A9을 형성하거나 제2서브회로에서 출력 A10 등을 형성한다. EX-OR 게이트 XOR5의 출력은 제1서브회로에 출력 A5을 공급하거나 제2서브회로에 출력 A6을 공급하며, 따라서 출력 A7 및 A8이 제3 및 제4서브회로에 나타난다. 제6도에 도시된 서브회로는 4x4, 총 16게이트를 가진 입력 영역을 구성하는 것을 가능하게 하며, 이것은 특히 병렬 시험기구의 구성에 있어서 공간을 훨씬 더 절약할 수 있음을 나타낸다.

특정 실시예를 참고로 발명을 설명했으나 전술한 실시예에 본 발명이 국한되는 것은 아니며, 당업자에게 명백한 본 발명의 변형 및 수정은 본 발명의 범주에 포함된다.

Claims (10)

1. 메모리가 메모리셀 그룹으로 분할된 메모리의 메모리셀을 병렬 시험하는 방법이, (a) 자유-선택 가능 데이터 비트의 시험패턴을 메모리셀 그룹의 메모리 셀로 기록하는 단계와, (b) 병렬로 그룹의 메모리셀을 판독하고 병렬로 제1시험 결과 벡터를 구성하는 단계와, (c) 또다른 시험패턴을 동일그룹의 메모리셀로 기록하는 단계와, (d) 병렬로 동일 그룹 메모리 셀을 판독하고 제2시험결과 벡터를 구성하는 단계 및 (e)에러에 의하여 영향을 받는 그룹의 메모리셀 수를 결정하기 위한 에러의 수를 제1 및 제2 시험결과 벡터로부터 결정하는 단계를 포함하는 메모리 셀의 병렬시험방법.
2. 제1항에 있어서, 제1 및 제2 시험 결과 벡터를 구성하는 단계가 에러 정정 코드에 의해 규정된 예정 시험 매트릭스를 가진 그룹의 메모리셀로부터 정보 판독의 모듈로-2 매트릭스 곱을 구성하는 단계로 정의되는 것을 특징으로 하는 메모리 셀의 병렬시험방법.
3. 제1항에 있어서, (f) 각각의 그룹에 대하여 각각의 제1 및 제2 시험결과 벡터를 얻기 위하여 메모리의 메모리 셀의 모든 또다른 그룹의 메모리 셀에 대하여 (e)를 통하여 단계(a)를 실시하는 단계와, (g) 에러에 대해 영향을 끼치는 또다른 그룹의 메모리셀을 확인하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀의 병렬 시험방법.
4. 제3항에 있어서, 자유 선택 가능 데이터 비트의 데이터 벡터로부터 기록을 위한 코드워드 및 에러정정코드로 규정된 여분 매트릭스와 데이터 벡터 사이에서 모듈로-2 곱으로부터 계산된 예정된 여분 비트의 여분 벡터를 형성하는 단계; 홀수와 짝수의 다수 에러에 대한 에러 비트 및 각개 에러 어드레스에 대한 비트로부터 제1 및 제2 시험 결과 벡터를 형성하는 단계; 및 제1 및 제2 시험결과 벡터가 0 일 때 그룹 내의 메모리 셀이 동작 가능하고, 2개의 시험 결과 벡터중 하나가 0 이고 시험 결과 벡터중 또다른 것이 에러를 표시할 때 그룹 내의 메모리셀이 동작 불가능 하고, 동작 불가능 메모리셀의 어드레스가 2개의 시험 결과 벡터중 또다른 것에서 각개 에러 어드레스 비트에 의해 표시되고, 1개의 시험 결과 벡터가 0 이고 또다른 시험 결과 벡터가 2개의 에러를 표시할 때 정확히 2개의 메모리셀이 그룹 내에서 동작 불가능 하고, 제1 및 제2 시험결과 벡터가 에러를 표시할 때 그룹 내의 2 이상의 메모리셀들이 동작 불가능하고, 그룹내의 2개의 메모리셀 이상이 시험결과 벡터의 모든 다른 비트 조합에 대하여 동작 불가능한, 에러에 대해 영향을 받는 그룹 내의 메모리 셀을 식별하기 위하여 제1 및 제2 시험 결과 벡터로부터 에러수를 계산하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀의 병렬 시험방법.
5. 제4항에 있어서, 제1비트가 0 일 때 2개의 시험 결과 벡터중 1개가 다수의 홀수 에러를 표시하고, 제1비트가 0 이고 잔여 비트가 0 이 아닐 때 2개의 결과 벡터중 1개가 다수의 홀수에러를 표시하는 것과 같이 해밍코드를 가진 코드워드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀의 병렬 시험방법.
6. 제5항에 있어서, 메모리를 4x4 비트 워드의 메모리셀 그룹으로 분할하는 단계; 4x4 비트워드 그룹으로부터 판독 정보를 판독하여 공급하는 단계; 및 11-비트 데이터벡터 및 5-비트 여분벡터를 가진 코드워드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀의 병렬 시험방법.
7. 메모리 셀이 메모리 셀의 그룹으로 분할되는 메모리의 메모리셀을 병렬시험하는 기구가, 병렬로 선택된 메모리셀 그룹의 상기 메모리셀 내외부로 자유 선택 가능 데이터 비트의 시험 패턴을 기록하고 독출하고, 그후 동일 선택된 그룹의 메모리셀의 또다른 시험 패턴을 병렬로 기록 하고 독출하기 위하여 상기 메모리에 연결된 기록 및 판독수단과, 상기 메모리에 연결되고, 상기 병렬시험 장치가 판독 정보를 수신하기 위해 다수의 열과 상기 열에 선택적으로 할당된 다수행을 포함한 시험 매트릭스와, 각개 행에 할당된 각개 패리티 검사회로에 대한 다수행에 의해 규정된 다수의 패리티 검사회로와, 선택된 그룹의 각개 패턴 셀로부터 판독 시험 패턴 정보를 수신하기 위해 각각 할당된 다수 입력을 포함하는 각개의 패리티 검사회로와, 대응 입력에서 0에 응답하는 비-패리티를 검사하고 각각 할당된 열에 의해 수신된 1에 응답하는 상기 입력에 대해 패리티를 결정하기 위하여 동작 가능한 패리티회로와, 에러 식별을 위하여 각개의 시험결과 벡터를 발생하기 위하여 동작 가능한 다수의 입력 회로로 구성된 병렬 시험장치를 포함하는 것을 특징으로 하는 메모리 셀의 병렬 시험장치.
8. 제7항에 있어서, 각개 패리티 검사 회로가 다수의 패리티 검사 모듈의 트리모양 접속을 포함한 것을 특징으로 하는 메모리셀의 병렬 시험장치.
9. 제8항에 있어서, 상기 병렬시험장치가 선택된 그룹의 메모리셀로부터 정보판독을 위해 16비트(B1, B16) 폭의 정보를 포함하고; 상기 병렬시험 장치가, 제1, 제2 및 제3 패리티 검사 회로, 5개의 패리티 검사 모듈을 포함한 제1패리티 검사 회로, 판독 정보의 최초 4비트(B1, B4)를 위하여 4개의 입력 및 1개의 출력을 포함한 제1패리티검사 모듈, 판독 정보의 제2의 4비트(B5, B8)를 위한 4개의 입력 및 1개의 출력을 포함한 제2패리티 검사모듈, 판독정보의 16비트 중 제3의 4비트(B9, B12)를 위한 4개의 입력 및 1개의 출력을 포함한 제3의 패리티 검사모듈, 판독정보의 16비트중 제4의 4비트(B13, B16)를 수신하기 위한 4개의 입력 및 1개의 출력을 포함한 제4의 패리티검사모듈, 제1, 제2, 제3 및 제4 패리티 검사모듈의 각각의 출력에 연결된 4개의 입력 및 각개의 시험결과 벡터 출력을 포함하는 5번째의 패리티 검사모듈을 포함하는 것을 특징으로 하는 메모리 셀의 병렬 시험장치.
10. 제9항에 있어서, 상기 제2패리티 검사회로가, 각개 패리티 검사 모듈의 4개의 입력이 제1, 제2, 제3 및 제4입력을 포함하고, 제1, 제2, 제3 및 제4패리티검사모듈의 제1 및 제3입력이 고정전압에 연결되고, 제1패리티 검사모듈의 제2입력이 제2비트(B2)를 수신하기 위해 연결되고 제1패리티 검사모듈의 제4입력이 제4비트(B4)를 수신하기 위해 연결되고, 패리티 검사모듈의 제2입력이 제6비트(B6)를 수신하기 위해 연결되고 제2패리티 검사 모듈의 제4입력이 제8비트(B8)를 수신하기 위해 연결되고, 제3패리티 검사 모듈의 제2입력이 제10비트(B10)를 수신하기 위해 연결되고, 제3패리티 검사모듈의 제4입력이 제12비트(B12)를 수신하기 위해 연결되고, 제4패리티 검사 모듈의 제2입력이 제14비트(B14)를 수신하기 위해 연결되고 제5패리티 검사 모듈의 제4입력의 제16비트(B16)를 수신하기 위해 연결되는 것을 특징으로 하며 상기 패리티 검사 회로에 있어서, 패리티 검사모듈의 제4입력이 제1, 제2, 제3 및 제4입력을 포함하고, 제1, 제2, 제3 및 제4 패리티 검사모듈의 제1 및 제2입력이 고정전압에 연결되고, 제1, 제2, 제3 및 제4 패리티 검사모듈의 제3입력이 제3, 제7, 제11 및 제15비트(B3, B7, B11, B15)를 수신하기 위해 연결되고, 제1, 제2, 제3 및 제4 패리티 검사모듈의 제4입력이 제4, 제8, 제12 및 제16비트(B4, B8, B12, B16)를 수신하기 위해 연결되고, 제1 및 제2 EX-OR 게이트가 제1입력 , 제2입력 및 출력을 포함하고, 제1 및 제2 EX-OR 게이트의 제1입력이 제1패리티 검사회로의 제4검사모듈의 출력에 연결되고, 제1 및 제2 EX-OR 게이트의 제2입력이 제1패리티 검사회로의 제2 및 제3패리티 검사모듈의 출력에 연결되고, 출력이 시험 결과 벡터의 제4 및 제5비트를 제공하는 것을 특징으로 하는 메모리 셀의 병렬 시험장치.

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