JPS60133599A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS60133599A JPS60133599A JP58241274A JP24127483A JPS60133599A JP S60133599 A JPS60133599 A JP S60133599A JP 58241274 A JP58241274 A JP 58241274A JP 24127483 A JP24127483 A JP 24127483A JP S60133599 A JPS60133599 A JP S60133599A
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- 239000000872 buffer Substances 0.000 claims abstract description 32
- 239000011159 matrix material Substances 0.000 abstract description 21
- 230000015654 memory Effects 0.000 abstract description 12
- 210000004027 cell Anatomy 0.000 description 28
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000002287 horizontal cell Anatomy 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、さらに詳しくは誤シ
自己訂正回路を組み込んだ半導体メモリ装置に関するも
のである。
自己訂正回路を組み込んだ半導体メモリ装置に関するも
のである。
近年の半導体メモリの進歩はめざましく、驚異的な速度
で大容量化が推し進められている。このメモリの大容量
化は微細化プロセス技術の発展を軸に進められているた
め、必然的にメモリセルはどんどん縮小化されている。
で大容量化が推し進められている。このメモリの大容量
化は微細化プロセス技術の発展を軸に進められているた
め、必然的にメモリセルはどんどん縮小化されている。
メモリセルの縮小はメモリセルの蓄積電荷量の減少につ
々がシ、最近α粒子等によるンフトエ２−の問題が顕在
化している。又、微細化されたデバイスの内部電界を適
正化するため電源電圧の低下も予想されておシ、今後半
導体メモリの大容量化がさらに進展した場合に、これま
で同様の耐ソフトエラー性を確保することは極めて困難
である。
々がシ、最近α粒子等によるンフトエ２−の問題が顕在
化している。又、微細化されたデバイスの内部電界を適
正化するため電源電圧の低下も予想されておシ、今後半
導体メモリの大容量化がさらに進展した場合に、これま
で同様の耐ソフトエラー性を確保することは極めて困難
である。
この問題を解決し、更に大容量化をはかるだめの方法の
１つに、発生したソフトエラーをメモリチップ内部で自
動的に検出、訂正する誤シ自己訂正回路をメモリに組み
込むことが考えられる。誤シ自己創正方法としては複数
のメモリセルに１ビット分の情報を記憶させ、１つのセ
ルで生じたソフトエラーをマスクしてしまう複数セル１
ビツト力式と、誤シ削正杓号を用いる方法とがあシ、誤
シ訂正に必安な伺加回路規模の観点から後者の誤υ訂正
符号を用いる方法が有力視されている。
１つに、発生したソフトエラーをメモリチップ内部で自
動的に検出、訂正する誤シ自己訂正回路をメモリに組み
込むことが考えられる。誤シ自己創正方法としては複数
のメモリセルに１ビット分の情報を記憶させ、１つのセ
ルで生じたソフトエラーをマスクしてしまう複数セル１
ビツト力式と、誤シ削正杓号を用いる方法とがあシ、誤
シ訂正に必安な伺加回路規模の観点から後者の誤υ訂正
符号を用いる方法が有力視されている。
従来提案さｆｒ、ている誤り訂正符号を用いた誤シ自己
訂正回路を有する半導体メモリ装置の構成の一例を第１
図に示す。第１図において、行アドレ、７． （Ａｏ
、 Ａｌ ＋・・・、 Ａｎ ） ハｂアドレスバッフ
ァ１１でラッチ増幅され、行選択駆動装置１２を通って
情報セルマトリクス１３及び横置セルマトリクス１４の
１本のワード線を選択する。選択されたワード線により
抗み出される情報セル及び検査セルの全情報あるいは一
部の情報はセンスアンプ及びディジット・ドライバ部１
５で増幅され、誤シ訂正回路部１８に入力される。また
列アドレス（Ｂ、。
訂正回路を有する半導体メモリ装置の構成の一例を第１
図に示す。第１図において、行アドレ、７． （Ａｏ
、 Ａｌ ＋・・・、 Ａｎ ） ハｂアドレスバッフ
ァ１１でラッチ増幅され、行選択駆動装置１２を通って
情報セルマトリクス１３及び横置セルマトリクス１４の
１本のワード線を選択する。選択されたワード線により
抗み出される情報セル及び検査セルの全情報あるいは一
部の情報はセンスアンプ及びディジット・ドライバ部１
５で増幅され、誤シ訂正回路部１８に入力される。また
列アドレス（Ｂ、。
Ｂ１．・・・、Ｂｍ）は列アドレスバッファ１６、列選
択駆動装置１７を通って誤り訂正回路部１８に入力され
る。誤り訂正回路部１８では入力された情報セルの情報
と検査セルの情報を用いて訂正信号を生成し、行アドレ
ス情報と列アドレス情報から決定される読み出すべき情
報と比較、訂正を行なう。
択駆動装置１７を通って誤り訂正回路部１８に入力され
る。誤り訂正回路部１８では入力された情報セルの情報
と検査セルの情報を用いて訂正信号を生成し、行アドレ
ス情報と列アドレス情報から決定される読み出すべき情
報と比較、訂正を行なう。
そしてこの訂正された情報を人出力バッファ１１０に出
力すると同時に、情報セルに訂正した情報を再書き込み
する。
力すると同時に、情報セルに訂正した情報を再書き込み
する。
この様な従来の誤勺自己訂正回路を有する半導体メモリ
装置においては、誤シ訂正回路部１８で訂正信号を生成
し、読み出すべき情報との比較。
装置においては、誤シ訂正回路部１８で訂正信号を生成
し、読み出すべき情報との比較。
訂正を行なう時間が大きく全体としてアクセス時間がか
なシ長くなるという欠点を有している。そしてメモリが
大規模になればなる程一般に誤シ訂正回路部工８に入力
される情報ビット数及び検査ビット数が増加するので、
誤シ訂正に要する時間は増大し、高速での読み書きが出
来なくなシ、メモリの性能を大きく損うという重大な欠
点となる。
なシ長くなるという欠点を有している。そしてメモリが
大規模になればなる程一般に誤シ訂正回路部工８に入力
される情報ビット数及び検査ビット数が増加するので、
誤シ訂正に要する時間は増大し、高速での読み書きが出
来なくなシ、メモリの性能を大きく損うという重大な欠
点となる。
本発明の目的は、上述の欠点を改善し、高速メモリ動作
が可能外自己誤シ訂正回路を有する半導体メモリ装置を
提供することにある。
が可能外自己誤シ訂正回路を有する半導体メモリ装置を
提供することにある。
本発明によれば符号を用いた誤シ自己訂正回路を有する
半導体メモリ装置において、２組の行アドレスバッファ
と、該２組の行アドレスバッファへの入力を選択的に切
シ換える入力マルチプレクサと、前記２組の行アドレス
バッファの出力を選択的に切シ換える出力マルチプレク
サと、センスアンプ及びディジットドライバ部の出力を
記憶保持し、誤り自己訂正回路部への入力となる第１の
レジスタと、該第１のレジスタと接続され、該第１のレ
ジスタの出力を記憶保持し、前記誤り自己訂正回路部の
出力とも接続されておシ、前記センスアンプ及びディジ
ットドライバ部への入力となる第２のレジスタを備えた
ことを特徴とする半導体メモリ装置が得られる。
半導体メモリ装置において、２組の行アドレスバッファ
と、該２組の行アドレスバッファへの入力を選択的に切
シ換える入力マルチプレクサと、前記２組の行アドレス
バッファの出力を選択的に切シ換える出力マルチプレク
サと、センスアンプ及びディジットドライバ部の出力を
記憶保持し、誤り自己訂正回路部への入力となる第１の
レジスタと、該第１のレジスタと接続され、該第１のレ
ジスタの出力を記憶保持し、前記誤り自己訂正回路部の
出力とも接続されておシ、前記センスアンプ及びディジ
ットドライバ部への入力となる第２のレジスタを備えた
ことを特徴とする半導体メモリ装置が得られる。
以下、図面を参照しながら本発明の詳細な説明する。第
２図に本発明の典型的な一実施例を示す。
２図に本発明の典型的な一実施例を示す。
第２図において、行アドレス（ＡＯ，Ａｌ、・・・、Ａ
ｎ）は人力マルチプレクサ２１を経て、選択的に一方の
行アドレスバッファ（２２Ａあるいは２２Ｂ）に入力さ
れ、行アドレスバッファ（２２Ａあるいは２２Ｂ）の出
力は出力マルチプレクサ３１’に通って行選択駆動装置
３２に入力され、情報セルマトリクス２３及び検査セル
マトリクス２４の１行目を選択する。そして情報セルマ
トリクス２３及び検査セルマトリクス２４の出力はセン
スアンプ及びティジットドライバ部２５ｔｌ−経て入力
レジスタ３３に入力される。入力レジスタ３３の出力は
誤り訂正回路部２８へ入力されると共にレジスタ３６に
も入力される。
ｎ）は人力マルチプレクサ２１を経て、選択的に一方の
行アドレスバッファ（２２Ａあるいは２２Ｂ）に入力さ
れ、行アドレスバッファ（２２Ａあるいは２２Ｂ）の出
力は出力マルチプレクサ３１’に通って行選択駆動装置
３２に入力され、情報セルマトリクス２３及び検査セル
マトリクス２４の１行目を選択する。そして情報セルマ
トリクス２３及び検査セルマトリクス２４の出力はセン
スアンプ及びティジットドライバ部２５ｔｌ−経て入力
レジスタ３３に入力される。入力レジスタ３３の出力は
誤り訂正回路部２８へ入力されると共にレジスタ３６に
も入力される。
一方夕１アドレス（ＢＯ，Ｂｌ、・・・、Ｂｍ）は列ア
ドレスバッファ２６に入力され、さらに列選択駆動装置
２７を通って誤り訂正回路部２８へ入力される。
ドレスバッファ２６に入力され、さらに列選択駆動装置
２７を通って誤り訂正回路部２８へ入力される。
誤シ訂正回路部２８では、入力された情報から読み出す
べき情報の誤り訂正を行なった後、訂正後の情報を人出
力バッファ２１０に出力すると共にレジスタ３６にも出
力する。入出力バッ７ア２１０は入出力切換装置２９か
らの信号によシ入カバッフアとして機能したシ、出カバ
ソファとして機能する。訂正後の情報で書き換えられた
レジスタ３６の内容は情報セルマトリクス２３及び検査
セルマトリクス２４に再書き込みされる。
べき情報の誤り訂正を行なった後、訂正後の情報を人出
力バッファ２１０に出力すると共にレジスタ３６にも出
力する。入出力バッ７ア２１０は入出力切換装置２９か
らの信号によシ入カバッフアとして機能したシ、出カバ
ソファとして機能する。訂正後の情報で書き換えられた
レジスタ３６の内容は情報セルマトリクス２３及び検査
セルマトリクス２４に再書き込みされる。
この実施例によシ具体的に動作を説明する。１番目に読
み出すべき情報の行アドレス（ＡＯｌ、 Ａｌ□。
み出すべき情報の行アドレス（ＡＯｌ、 Ａｌ□。
・、Ａｎｄ） １ｔｆ２１の行アドレスバッファ２２Ａ
にランチされ、出力マルチプレクサ３１、行選択駆動装
置３２を経由して情報セルマトリクス２３及び検査セル
マトリクス２４のｉ行目が選択され、その出力がセンス
アンプ及びディジットドライノ（部２５で増幅され入力
レジスタ３３に入力される。
にランチされ、出力マルチプレクサ３１、行選択駆動装
置３２を経由して情報セルマトリクス２３及び検査セル
マトリクス２４のｉ行目が選択され、その出力がセンス
アンプ及びディジットドライノ（部２５で増幅され入力
レジスタ３３に入力される。
ここで２番目に読み出すべき情報の行アドレス（ＡＯｓ
、 Ａｌｔ 、 −、Ａｒ＋４ ）を入力マルチプレ
クサ２１を切シ換えて第２の行アドレスノくラフ７２２
Ｂにラッチする。そして１番目の情報と同じ経路ｋ ；
Ｉｉｉって入力レジスタ３３に入力されるわけであるが
、先に入力レジスタ３３に入っていた情報は２番目の情
報が入力レジスタ３３に入るまでに誤りＩ」正を力山さ
れた口Ｊ１仮の１１ｖ報となってレジスタ３６にラッチ
されておシ、又同時に入出カッ（ソファ２１０にも出力
される。この状態で１−１目の情報の行アドレス（ＡＵ
、 、 Ａ１１．・・・、Ａｎ４）が保存されている第
１のアドレスバッファ２２Ａの情報を出力し、ｉ行目を
選択し、レジスタ３６の内容をセンスアンプ及びディジ
ットドライバ部２５を経由して再書き込みする。この間
に２番目の情報は誤シ訂正回路部２８で誤シの検出、訂
正を施される。その後訂正された情報が出力されると同
時にレジスタ３６にラッチされる。この時３番目に読み
出すべき情報の行アドレス（ＡＯ，、ＡＩ、 、・・・
。
、 Ａｌｔ 、 −、Ａｒ＋４ ）を入力マルチプレ
クサ２１を切シ換えて第２の行アドレスノくラフ７２２
Ｂにラッチする。そして１番目の情報と同じ経路ｋ ；
Ｉｉｉって入力レジスタ３３に入力されるわけであるが
、先に入力レジスタ３３に入っていた情報は２番目の情
報が入力レジスタ３３に入るまでに誤りＩ」正を力山さ
れた口Ｊ１仮の１１ｖ報となってレジスタ３６にラッチ
されておシ、又同時に入出カッ（ソファ２１０にも出力
される。この状態で１−１目の情報の行アドレス（ＡＵ
、 、 Ａ１１．・・・、Ａｎ４）が保存されている第
１のアドレスバッファ２２Ａの情報を出力し、ｉ行目を
選択し、レジスタ３６の内容をセンスアンプ及びディジ
ットドライバ部２５を経由して再書き込みする。この間
に２番目の情報は誤シ訂正回路部２８で誤シの検出、訂
正を施される。その後訂正された情報が出力されると同
時にレジスタ３６にラッチされる。この時３番目に読み
出すべき情報の行アドレス（ＡＯ，、ＡＩ、 、・・・
。
Ａｎ、）が再び入力マルチプレクサ２１を切シ換え、第
１のアドレスバッファ２２Ａにラッチされる。
１のアドレスバッファ２２Ａにラッチされる。
以後同じ動作が繰シ返される。
以上の動作のタイミングを表わすと第３図の如く表現出
来る。第３図において１，２，３．４の数字は何番目に
読み出す情報かを示しており、Ａは行アドレス情報の人
力から情報セルマトリクス、検査セルマトリクスの情報
が出力されるまでを示しておシ、ＢはＡの出力からセン
スアンプ及びディジットドライバ部によシ増幅され出力
されるまでを示している。またＣはＢの出力をラッチし
てから誤シ訂正動作終了までを示しておシ、ＤはＣの出
力から人出力バッファに出力し外部に出力するまでと、
Ｃの出力を情報セルマトリクス及び検査セルマトリクス
に杓書き込みするまでを示している。ここで第１の行ア
ドレスバッファの内容は１のＡ、Ｄ、３のＡ、Ｄと舒数
査目のＡ、Ｄのタイミングで出力される。また第２の行
アドレスバッファの内存は偶数番目のＡ、Ｄのタイミン
グで出力され、互いの行アドレスバッファの内容が同時
に出力されることはない。第３図に示したＡ−Ｂ−Ｃ−
４）で１つの従来のメモリ動作となシ、本実施例の場合
には実効的に半分の時間で出力が次々と得らノＬること
か明白である。
来る。第３図において１，２，３．４の数字は何番目に
読み出す情報かを示しており、Ａは行アドレス情報の人
力から情報セルマトリクス、検査セルマトリクスの情報
が出力されるまでを示しておシ、ＢはＡの出力からセン
スアンプ及びディジットドライバ部によシ増幅され出力
されるまでを示している。またＣはＢの出力をラッチし
てから誤シ訂正動作終了までを示しておシ、ＤはＣの出
力から人出力バッファに出力し外部に出力するまでと、
Ｃの出力を情報セルマトリクス及び検査セルマトリクス
に杓書き込みするまでを示している。ここで第１の行ア
ドレスバッファの内容は１のＡ、Ｄ、３のＡ、Ｄと舒数
査目のＡ、Ｄのタイミングで出力される。また第２の行
アドレスバッファの内存は偶数番目のＡ、Ｄのタイミン
グで出力され、互いの行アドレスバッファの内容が同時
に出力されることはない。第３図に示したＡ−Ｂ−Ｃ−
４）で１つの従来のメモリ動作となシ、本実施例の場合
には実効的に半分の時間で出力が次々と得らノＬること
か明白である。
以上述べた様に本発明によれば、誤シ自己訂正回路を組
み込んだ半導体メモリ装置のアクセス時間を従来の約１
７２に短縮できる高速アクセスが可能な誤シ自己訂正回
路付きの半導体メモリ装置を得ることが出来極めて有用
である。
み込んだ半導体メモリ装置のアクセス時間を従来の約１
７２に短縮できる高速アクセスが可能な誤シ自己訂正回
路付きの半導体メモリ装置を得ることが出来極めて有用
である。
第１図は、従来の誤り自己訂正回路を有する半導体メモ
リ装置の構成を示すブロック図であシ、第２図は本発明
による誤シ自己訂正回路を有する半導体メモリ装置の一
実施例の構成を示すブロック図である。また第３図は本
発明の一実施例のタイミングを示す図である。 図中の番号はそれぞれ １１．２２Ａ、２２Ｂ・・・行アドレスバッファ、１２
．３２・・・行選択駆動装置、１３．２３・・・情報セ
ルマトリクス、１４．２４・・・検査セルマトリクス、
２１・・・入力マルチプレクサ、３１・・・出力マルチ
プレクサ、１５．２５・・・センスアンプ及びディジッ
トドライバ部、１６．２６・・・列アトレスバッファ、
１７．２７・・・列選択駆動装置、１８．２８・・・誤
シ訂正回路部、１９．２９・・・入出力切換装置、１１
０，２１０・・・人出力バッファ、３３．３６・・・レ
ジスタ を示し、また第３図において数字は何番目に読み出すべ
き情報かを示しておシ、Ａは行アドレス情報め入力から
セルマトリクスの出力が出るまでを示しておシ、ＢはＡ
の出力からセンスアンプ及びディジットドライバ部の出
力が出るまでを示している。ＣはＢの出力から誤シ訂正
動作終了までを示しておシ、ＤＦｉ、Ｃの出力から外部
出力とセルマトリクスへの訂正後の情報の査書き込みが
終了し、１回のメモリ動作が完了するまでを示している
。 ７１ 図 ″ｌＶ２図
リ装置の構成を示すブロック図であシ、第２図は本発明
による誤シ自己訂正回路を有する半導体メモリ装置の一
実施例の構成を示すブロック図である。また第３図は本
発明の一実施例のタイミングを示す図である。 図中の番号はそれぞれ １１．２２Ａ、２２Ｂ・・・行アドレスバッファ、１２
．３２・・・行選択駆動装置、１３．２３・・・情報セ
ルマトリクス、１４．２４・・・検査セルマトリクス、
２１・・・入力マルチプレクサ、３１・・・出力マルチ
プレクサ、１５．２５・・・センスアンプ及びディジッ
トドライバ部、１６．２６・・・列アトレスバッファ、
１７．２７・・・列選択駆動装置、１８．２８・・・誤
シ訂正回路部、１９．２９・・・入出力切換装置、１１
０，２１０・・・人出力バッファ、３３．３６・・・レ
ジスタ を示し、また第３図において数字は何番目に読み出すべ
き情報かを示しておシ、Ａは行アドレス情報め入力から
セルマトリクスの出力が出るまでを示しておシ、ＢはＡ
の出力からセンスアンプ及びディジットドライバ部の出
力が出るまでを示している。ＣはＢの出力から誤シ訂正
動作終了までを示しておシ、ＤＦｉ、Ｃの出力から外部
出力とセルマトリクスへの訂正後の情報の査書き込みが
終了し、１回のメモリ動作が完了するまでを示している
。 ７１ 図 ″ｌＶ２図
Claims (1)
- 符号を用いた誤シ自己訂正回路を有する半導体メモリ装
置において、２組の行アドレスバッファと、該２組の行
アドレスバッファへの入力を選択的に切り換える入力マ
ルチプレクサと、前記２組の行アドレスバッファの出力
を選択的に切り換える出力マルチプレクサと、センスア
ンプ及びディジットドライバ部の睨み出し出力を記憶保
持し、誤シ自己訂正回路部への入力となる第１のレジス
タと、該第１のレジスタと接続され、該第１のレジスタ
の出力を記憶保持し、ＭｔＪ記誤シ自己削正回路部の出
力とも接続されており、前記センスアンプ及びディジッ
トドライバ部への入力となる第２のレジスタを備えたと
とを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241274A JPS60133599A (ja) | 1983-12-21 | 1983-12-21 | 半導体メモリ装置 |
| US06/683,446 US4672614A (en) | 1983-12-21 | 1984-12-19 | Semiconductor memory device with parallel addressing and data-correcting functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241274A JPS60133599A (ja) | 1983-12-21 | 1983-12-21 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60133599A true JPS60133599A (ja) | 1985-07-16 |
Family
ID=17071816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241274A Pending JPS60133599A (ja) | 1983-12-21 | 1983-12-21 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4672614A (ja) |
| JP (1) | JPS60133599A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006345646A (ja) * | 2005-06-09 | 2006-12-21 | Kawamura Electric Inc | 分電盤 |
| US7692943B2 (en) | 2002-12-27 | 2010-04-06 | Renesas Technology Corp. | Semiconductor memory device layout comprising high impurity well tap areas for supplying well voltages to N wells and P wells |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4845664A (en) * | 1986-09-15 | 1989-07-04 | International Business Machines Corp. | On-chip bit reordering structure |
| JP2514954B2 (ja) * | 1987-03-13 | 1996-07-10 | 三菱電機株式会社 | Ｉｃカ−ド |
| JP2713902B2 (ja) * | 1987-04-28 | 1998-02-16 | 三洋電機株式会社 | アドレス発生回路 |
| US4894770A (en) * | 1987-06-01 | 1990-01-16 | Massachusetts Institute Of Technology | Set associative memory |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
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