JPS63181197A - スタチツク型半導体メモリ装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置に関し、さらに詳しくは誤
り自己訂正回路を組み込んだ半導体メモリ装置と、その
駆動方法に関するものである。

〔従来の技術〕

半導体メモリにおいては、微細化に伴いアルファ粒子等
によるソフトエラーの問題が顕在化しており、また電源
電圧の低下による動作マージンの減少によるソフトエラ
ーの発生も予想されている。

このような問題を解決する手段として、発生したソフト
エラーをメモリチップ内で自動的に検出、訂正する誤り
自己訂正回路をメモリに組み込むという方法が提案され
ている。誤り自己訂正方法としては、複数のメモリセル
に１ビット分の情報を記憶させ、１つのセルで生じたソ
フトエラーをマスクしてしまうという複数セル１ビット
方式と、誤り訂正符号を用いる方法とがあり、誤り訂正
に必要な付加回路規模の観点から後者の誤り訂正符号を
用いる方法が有力視されている。

符号を用いた誤り訂正回路を組み込んだメモリとしては
、例えば真野らによって１９８３年国際固体回路会議（
Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅ
　Ｃ１ｒ−ｅｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ）予稿ｐ
、２３４−２３５に”Ｓｕｂｍｉｃｒｏｎ　ＶＬＳＩ　
Ｍｅｍｏｒｙ　Ｃ１ｒｃｕｉｔｓ”と題して発表された
ものがある。このような従来提案されている誤り訂正符
号を用いた誤り自己訂正回路を有する半導体メモリ装置
の構成の概略図を第３図に示す。

第３図において、行アドレス（＾０．ＡＩ、・・・、Ａ
１１）は行アドレスバッファ３１でラッチ、増幅され、
行選択駆動装置３２を通ってメモリマトリクス３３の１
本のワード線を選択する。選択されたワード線により読
み出される情報セル及び検査セルの全情報あるいは一部
の情報は、センスアンプで増幅された後、誤り訂正回路
３４に入力される。また列アドレス（８０，Ｉｌｌ、・
・・Ｂｍ）は列アドレスバッファ３５、列選択駆動装置
３６及び符号選択駆動装置３７を通ってメモリマトリク
ス３３及び誤り訂正回路３４に入力される。誤り訂正回
路３４では入力された情報セルの情報と検査セルの情報
とを用いて訂正信号を生成し、行アドレス情報と列アド
レス情報から決定される読み出すべき情報と比較、訂正
を行なう、そしてこの訂正された情報を人出カバファ３
８に出力すると同時にメモリマトリクス内の情報セルに
訂正した情報を再書き込みする。

従来例では、破壊読み出しのため読み出した後の再書き
込みが必要なダイナミック型のメモリを対象としている
ので、誤り訂正回路を付加したことによるサイクル時間
の遅延は、はぼ付加した誤り訂正回路分の遅延のみとな
る。

ところで、一般に誤り訂正符号としてはＳＥＣＤＥＤ（
Ｓｉｎｇｌｅ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　Ｄ
ｏｕｂｌｅ　Ｅｒｒｏｒ　ＤｅｔｅＣｔ４ｏｏ）の能力
をもつ符号が用いられるが、このような符号では２つ以
上のエラーを訂正することができない、メモリではアク
セスが各セルに均一にあるという保証はなく、アクセス
されないセルのエラーは訂正されないためエラーが蓄積
し、誤り訂正符号の能力をこえ訂正不可能になるという
問題が生じるので定期的に全セルのチェックを施し、エ
ラーの蓄積を防止する必要がある。従来例では、リフレ
ッシュ動作の必要なダイナミック型のメモリを対象とし
ているので、このリフレッシュ期間を利用して全セルの
チェックをおこなうことができる。

〔発明が解決しようとする問題点〕

前述のような従来技術をスタチック型のメモリに適用す
る場合、サイクル時間の大幅な遅延が問題となる。一般
にスタチック型のメモリは非破壊読み出しのメモリであ
るので、読み出されたメモリセルは再書き込みする必要
がなく、スタチック型のメモリ誤り訂正回路を付加した
ことによる遅延時間は、付加した誤り訂正回路の遅延時
間と、読み出したデータを再書き込みする時間との和と
なるからである。

従って、誤り訂正回路を付加したことによりメモリ性能
の劣化が大きくなり、ユーザに受は入れられないものと
なる可能性が高い。またスタチック型のメモリではリフ
レッシュが必要ないため、エラーの蓄積を防止するため
の定期的な全セルのチェックがオーバヘッドなしにはで
きないという大きな欠点がある。

本発明の目的は、上述の従来技術の欠点を改善し、誤り
訂正回路を付加することによるサイクル時間の増大をで
きるかぎり抑え、しかも全セルのチェックをオーバーヘ
ッドなしに行なうことを可能にした誤り自己訂正回路を
有するスタチ・ツク型の半導体メモリ装置を提供するこ
とにある。

〔問題点を解決するための手段〕

本発明の第１の発明の符号を用いた誤り訂正回路を有す
るスタチック型の半導体メモリ装置は、符号を用いた誤
り訂正回路を有するスタチック型の半導体メモリ装置に
おいて、 それぞれ独立にアクセスできる第１のポートと第２のポ
ートとの２つのポートを有するメモリセルから成るメモ
リマトリクスと、 前記第１のポートで作用する外部から与えられたアドレ
スに対する読み出し手段と、 前記第２のポートで作用する前記アドレス及びアドレス
カウンタが示すアドレスに対する読み出し、書き込み手
段と、 前記第１のポートのアドレスと前記第２のポートで使用
されているアドレスとの一致を検出する第１の比較回路
と、 前記第２のポートで使用されているアドレスと前記アド
レスカウンタが示すアドレスとの一致を検出する第２の
比較回路と、 前記第１のポートで読み出されたデータ及び前記第１の
ポートのアドレスを入力とし前記アドレスに応じたデー
タを出力するセレクタと、前記第１のポートで読み出さ
れたデータを入力とする第１のラッチと、 前記第２のポートで読み出されたデータを保持する第２
のラッチと、 前記第１のラッチの出力及び前記第２のラッチの出力を
入力とし、いずれか一方を選択的に出力する第１のマル
チプレクサと、 前記第１のマルチプレクサの出力及び外部入力データ及
び前記第２のポートのアドレスを入力とする誤り訂正回
路と、 前記誤り訂正回路の出力及び前記セレクタの出力を入力
とし選択的に一方を出力バッファに入力する第２のマル
チプレクサとを備えて構成される。

また本発明の第２の発明の符号を用いた誤り訂正回路を
有するスタチック型の半導体メモリの駆動方法は、 それぞれ独立にアクセスできる第１のポートと第２のポ
ートとの２つのポートを有するメモリセルから成るメモ
リマトリクスと、 前記第１のポートで作用する外部から与えられたアドレ
スに対する読み出し手段と、 前記第２のポートで作用する前記アドレス及びアドレス
カウンタが示すアドレスに対する読み出し、書き込み手
段と、 前記第１のポートのアドレスと前記第２のポートで使用
されているアドレスとの一致を検出する第１の比較回路
と、 前記第２のポートで使用されているアドレスと前記アド
レスカウンタが示すアドレスとの一致を検出する第２の
比較回路と、 前記第１のポートで読み出されたデータ及び前記第１の
ポートのアドレスを入力とし前記アドレスに応じたデー
タを出力するセレクタと、前記第１のポートで読み出さ
れたデータを入力とする第１のラッチと、 前記第２のポートで読み出されたデータを保持する第２
のラッチと、 前記第１のラッチの出力及び前記第２のラッチの出力を
入力とし、いずれか一方を選択的に出力する第１のマル
チプレクサと、 前記第１のマルチプレクサの出力及び外部入力データ及
び前記第２のポートのアドレスを入力とする誤り訂正回
路と、 前記誤り訂正回路の出力及び前記セレクタの出力を入力
とし選択的に一方を出力バッファに入力する第２のマル
チプレクサとを備えてなることを特徴とするスタチップ
型半導体メモリ装置の駆動方法において、 前記半導体メモリ装置に対する外部からの情報読み出し
要求及び情報書き込み要求に対し、第１のサイクルで前
記第１のポートを用いて読み出し動作を行なわせ、読み
出し要求の場合には読み出したデータをそのまま出力さ
せ、書き込み要求の場合には前記第１のポートから読み
出したデータを前記第１のラッチに入力し、第２のサイ
クルで前記誤り訂正回路に入力し誤り訂正されたのち前
記第２のポートを用いて書き込みを行なわせることによ
って対応し、前記書き込みをおこなわない時前記第２の
ポートでは順次前記アドレスカウンタにより指定される
アドレスのメモリセルのデータを読み出し前記第２のラ
ッチに保持する読み出しサイクルと、前記第２のラッチ
に保持されたデータを前記誤り訂正回路に入力し誤り訂
正を行なった後にもとのメモリセルに再書き込みする書
き込みサイクルとからなるチェックモードを行なわせ、
前記第１の比較回路が前記第１のポートのアドレスと前
記第２のポートのアドレスの一致を検出し、かつ前記第
２のポートが書き込み動作を行なう時には、書き込むデ
ータを前記第１のマルチプレクサを経由して第１のポー
トに転送し、前記第２の比較回路が前記第２のポートで
使用されているアドレスと前記アドレスカウンタがしめ
すアドレスの一致を検出したときには、前記第２のラッ
チに保持されているデータを無効とし次の前記チェック
モードは読み出しサイクルとなるように制御することを
含んで構成される。

〔作用〕

本発明は上述の構成をとることにより従来技術における
問題点を改善した。

つまり、ダイナミック型のメモリに用いられている従来
技術をそのままスタチック型のメモリに適用するとデー
タの読み出しと、読み出したデータの誤り訂正後の再書
き込みとを時間的に直列に行なうことになるので、再書
き込みが終了してから次のアクセスが可能になり、この
ため通常のスタチック型のメモリと比較して誤り訂正回
路を付加することによる遅延が大幅に増大するわけで、
本発明では２ポートのメモリセルを用い読み出しと書き
込みのポートを分離することで、読み出し終了するとす
ぐに同じポートで次のアクセスが可能となることを基本
的なアイデアにしており、実行的に再書き込みに要する
時間を見えなくしな。

また読み出し時には誤り訂正を行なわないようにするこ
とで、読み出し時に再書き込みのサイクルが不要になり
、この空いた時間を利用して順次全ピットチェックを行
なうことにより全ピットチェックをユーザが意識する必
要をなくし、オーバヘッドを取り除いたのである。

〔実施例〕

以下、図面を参照しながら本発明の詳細な説明する。第
１図に本発明の典型的な１実施例のメモリ構成を示す、
なお第１図に示した実施例では、１ビツト構成のメモリ
の場合を表わしているが、これは説明の便宜上のもので
あって多ビツト構成のメモリに適用できることは言うま
でもない。外部からの要求が読み出しの場合がら説明す
る。第１図において外部から入力された行アドレス（Ａ
Ｏ９ＡＩ、・・・、Ａｎ）は、２ポートのメモリセルが
ら成るメモリマトリクス２７の第１のポート側に作用す
る行アドレスバッファ１にラッチされる。行アドレスバ
ッファ１にラッチされた行アドレス情報は、メモリマト
リクス２７の第１のポート側に作用する行選択駆動装置
５を通ってメモリマトリクス２７の第１のポート側の１
本のワード線を選択する。

選択されたワード線によりメモリセルから読み出された
データはセンスアンプで増幅される。

また、外部から入力された列アドレス（Ｂｅ、Ｂｌ。

・・・、Ｂｍ）はメモリマトリクス２７の第１のポート
側に作用する列アドレスバッファ９にラッチされ、その
うちの一部が第１のポート側に作用する列選択駆動装置
１４を通って、メモリマトリクス２７のセンスアンプで
増幅されたデータのうちの一つの符号を形成するデータ
を選択的にセレクタ２１に入力する。セレクタ２１には
列アドレスの残りのアドレス情報も入力され、この情報
とデータとから読み出すべきデータを選択し、第２のマ
ルチプレクサであるマルチプレクサ２４を通って出力バ
ッファ２５に入力し、チップ外部に出力する。

読み出しの場合は誤り訂正を行なわず、従って誤り訂正
後の再書き込みも当然ないのでこれで１サイクルが終了
し、次のアクセスが可能となる。

次に外部から要求が書き込みの場合について説明する。

書き込み要求の場合にもまず第１のポートを用いて書き
込むアドレスを含む符号を形成するデータが読み出され
る。即ち、第１図において外部から入力された行アドレ
ス（Ａθ、Ａ１．・・・、Ａｎ）は、２ポートのメモリ
セルから成るメモリマトリクス２７の第１のポート側に
作用する行アドレスバッファ１にラッチされ、メモリマ
トリクス２７の第１のポート側に作用する行選択駆動装
置５を通ってメモリマトリクス２７の第１のポート側の
１本のワード線を選択する。選択されたワード線により
メモリセルから読み出されたデータはセンスアンプで増
幅された後、外部から入力された列アドレス（ＢＯ，Ｉ
ｌｌ、・・・、８ｍ）の一部により選択された一つの符
号を形成するデータが第１のラッチであるラッチ１８に
入力される。この間に行アドレスバッファ１にラッチさ
れた行アドレス情報及び列アドレスバッファ９にラッチ
された列アドレス情報は、それぞれ第２のポート側に作
用する行アドレスバッファ２及び列アドレスバッファ１
０にラッチされる。また書き込むべきデータは外部から
入力バッファ２３に取り込まれる。

書き込みの場合の１サイクルはこれで終了し、次のサイ
クルで第２のポートを用いて書き込み動作を行なわれ、
同時に第１のポートでは次のアクセスが可能になる。次
のサイクルでは、ラッチ１８に保持されたデータ第１の
マルチプレクサであるマルチプレクサ２０を通して誤り
訂正回路２２に入力されると共に、入力バッファ２３に
保持されていたデータ及び列アドレス情報が誤り訂正回
路２２に入力され、書き込むべきデータの符号化、がな
される。符号化されたデータは、第２のポート側に作用
する行アドレスバッファ２及び列アドレスバッファ１０
に保持されているアドレス情報で示されるアドレスに書
き込まれる。これで１サイクルが終了するわけであるが
、前述したようにこの時同時に第１のポートでは次の外
部要求を処理する。

以上の説明で理解されるように、第１のポート側は各サ
イクル常に動作するが、第２ポート側は外部要求が書き
込みの場合のみその次のサイクルで動作する。従って本
発明では第２のポート側の空いている時間、つまり外部
要求が読み出しの場合の次のサイクルを利用して順次全
ピットチェックを行なわせる。即ち、１サイクル前に読
み出し要求があった場合、マルチプレクサ４はアドレス
カウンタ３の内容を第２のポートの行選択駆動装置６に
入力するように制御される。同様にマルチプレクサ１２
はアドレスカウンタ１１の内容を第２のポートの列選択
駆動装置１５に入力するように制御される。

２つのアドレスカウンタ３及び１１により指定された１
つの符号を形成するデータがメモリマトリクス２７から
読み出され第２のラッチであるラッチ１９に保持される
。ここまでが１サイクルで行なわれ、この後に発生した
外部読み出し要求の次のサイクルで、ラッチ１９のデー
タがマルチプレクサ２０を通して誤り訂正回路２２に入
力されると共にアドレスカウンタ１１の内容が誤り訂正
回路２２に入力され誤り訂正された後、書き込みバッフ
ァ２６によりアドレスカウンタ３及びアドレスカウンタ
１１で示されるアドレスに再書き込みされる。この様に
して２回の読み出し要求の発生で１ビツトのチェックが
完了することになり、これを繰り返すことにより順次全
ビットのチェックをすることが可能となる。

以上述べた本発明における第１のポート及び第２のポー
トの動作例を第２図に示す。図において、Ｒは外部読み
出し要求による読み出し動作、ＷＲは外部書き込み要求
による読み出し動作、ＷＷが外部書き込み要求による書
き込み動作、ＥＲは全ピットチェックモードにおける読
み出し動作、ＥＷは全ピットチェックモードにおける書
き込み動作を示している。また矢印は一つの読み出し、
書き込み動作のベアを示している。第２図かられかるよ
うに、本発明によれば外部からの要求は第１のポートで
１サイクル毎に受けつけられ、従ってサイクル時間はア
クセス時間と実効的に等しく、しかも全ビットチェック
は第２のポートを利用して行なうのでループは全く意識
しなくてよい。

この様に基本的な動作は第２図に示したものでよいわけ
であるが、ここで問題が２つある。１つは、第２図の３
．５．１０サイクル目に示した状態、つまり第１のポー
トで外部からの読み出し要求に対する読み出し動作が行
なわれ第２のポートで書き込み要求に対する書き込み処
理が行なわれている場合における両ポートのアドレスの
一致である。即ち、この場合外部からの読み出し要求は
１つ前のサイクルで書き込んだアドレスのデータを読み
出すことを求めており、この読み出すべきデータはまだ
メモリセルには書き込まれていないため、第１のポート
でそのまま読み出しを実行したので誤ったデータを読み
出してしまうからである。従って第２のポートで書き込
もうとしているデータを読み出す必要がある。第１図に
示した本発明の実施例においては、第１のポートに対す
るアクセスの行アドレスと第２のポートに対するアクセ
スの行アドレスは第１の比較回路である比較器７で比較
され、同様に第１のポート側の列アドレスと第２のポー
ト側の列アドレスは第２の比較回路である比較器１３で
比較され、両方の比較結果が一致を示しかつ第２のポー
トの動作が書き込みである時には、制御回路１７により
マルチプレクサ２４は誤り訂正回路２２から出力される
データを出力バッファ２５に入力されるように制御され
る。従って、“第１のポート側の外部からの読み出し要
求を処理している場合には第２のポート側の書き込みデ
ータが出力としてでることになり、外部読み出し要求を
正しく満たすことになる。

もう１つの問題は、第２図の４〜６サイクル及び７〜１
０サイクルに示した状態、つまり第２のポートで行なわ
れる全ピットチェックモードの読み出しと誤り訂正後の
再書き込みの間に同じアドレスに対し外部要求による書
き込みが行なわれる場合である。この場合、外部要求に
より書き込んだデータが、書き込み前に読み出された全
ピットチェックモードの再書き込みにより破壊されてし
まう恐れがあるのである。第１図に示した本発明の実施
例において第２のポート側に作用する行アドレスバッフ
ァ２とアドレスカウンタ３の行アドレスは第１の比較回
路である比較器８で比較され、同様に第２のポート側に
作用する列アドレスバッファ１０とアドレスカウンタ１
１の列アドレスは第２の比較回路である比較器１６で比
較され、両方の比較器の比較結果が一致を示した時、制
御回路１７は第２のポート側から読み出したデータを保
持しているラッチ１９に制御信号を送信し、ラッチ１９
に格納されている前回行なわれた全ピットチェックモー
ドの読み出しデータを無効とさせる。さらに次の全ピッ
トチェックモードを読み出しサイクルにセットする。

この様に駆動することにより、外部書き込み要求前に読
み出されていた全ピットチェックモードのデータは再書
き込みされないので、外部書き込み要求に基づく書き込
みデータの破壊は生じない。

〔発明の効果〕

以上述べたように本発明によれば、サイクル時間がアク
セス時間と実効的にほぼ等しく、全ピットチェックによ
るメモリビジーのない誤り訂正回路を有するスタチック
型の半導体メモリ装置及びその駆動方法が得られるとい
う効果がある。また本発明の当然の効果として、アクセ
ス時間が誤り訂正回路を備えていないメモリ装置と殆ん
どかわらないという事実が挙げられる。読み出し時にエ
ラー訂正をしないのであるから当然であるが、第２のポ
ートで順次行なわれる全ビットチェックでソフトエラー
は十分カバーできるという効果もある。

【図面の簡単な説明】

第１図は本発明の典型的な１実施例の構成を示すブロッ
ク図であり、第２図は本発明の駆動方法による動作例を
模式的に示した図表である。また第３図は従来の誤り訂
正回路を有する半導体メモリ装置の構成を示すブロック
図である。 １．２．３１・・・行アドレスバッファ、５，６゜３２
・・・行選択駆動装置、２７．３３・・・メモリマトリ
クス、２２．３４・・・エラー訂正回路、９，１０゜３
５・・・列アドレスバッファ、１４．１５．３６・・・
列選択駆動装置、３．１１・・・アドレスカウンタ、４
．１２．２０．２４・・・マルチプレクサ、７，８゜１
３．１６・・・比較器、１７・・・制御回路、１８．１
９・・・ラッチ、２１・・・セレクタ、２３・・・入力
バッファ、２５・・・出力バッファ、２６・・・書き込
みバッファ、３７・・・符号選択駆動装置、３８・・・
人出力バッファ、Ｒ・・・外部読み出し要求による読み
出し動作、ＷＲ・・・外部書き込み要求による読み出し
動作、ＷＷ・・・外部書き込み要求による書き込み動作
、ＥＲ・・・全ピットチェックモードの読み出し動作、
ＥＷ・・・全ピットチェックモードの書き込み動作。 第ｆ　図 ＩＮ　　　ＯＵＴ 第３図

Claims (2)

【特許請求の範囲】
1. （１）符号を用いた誤り訂正回路を有するスタチック型
   の半導体メモリ装置において、 それぞれ独立にアクセスできる第１のポートと第２のポ
   ートとの２つのポートを有するメモリセルから成るメモ
   リマトリクスと、 前記第１のポートで作用する外部から与えられたアドレ
   スに対する読み出し手段と、 前記第２のポートで作用する前記アドレス及びアドレス
   カウンタが示すアドレスに対する読み出し、書き込み手
   段と、 前記第１のポートのアドレスと前記第２のポートで使用
   されているアドレスとの一致を検出する第１の比較回路
   と、 前記第２のポートで使用されているアドレスと前記アド
   レスカウンタが示すアドレスとの一致を検出する第２の
   比較回路と、 前記第１のポートで読み出されたデータ及び前記第１の
   ポートのアドレスを入力とし前記アドレスに応じたデー
   タを出力するセレクタと、 前記第１のポートで読み出されたデータを入力とする第
   １のラッチと、 前記第２のポートで読み出されたデータを保持する第２
   のラッチと、 前記第１のラッチの出力及び前記第２のラッチの出力を
   入力とし、いずれか一方を選択的に出力する第１のマル
   チプレクサと、 前記第１のマルチプレクサの出力及び外部入力データ及
   び前記第２のポートのアドレスを入力とする誤り訂正回
   路と、 前記誤り訂正回路の出力及び前記セレクタの出力を入力
   とし選択的に一方を出力バッファに入力する第２のマル
   チプレクサとを備えてなることを特徴とするスタチック
   型半導体メモリ装置。
2. （２）それぞれ独立にアクセスできる第１のポートと第
   ２のポートとの２つのポートを有するメモリセルから成
   るメモリマトリクスと、 前記第１のポートで作用する外部から与えられたアドレ
   スに対する読み出し手段と、 前記第２のポートで作用する前記アドレス及びアドレス
   カウンタが示すアドレスに対する読み出し、書き込み手
   段と、 前記第１のポートのアドレスと前記第２のポートで使用
   されているアドレスとの一致を検出する第１の比較回路
   と、 前記第２のポートで使用されているアドレスと前記アド
   レスカウンタが示すアドレスとの一致を検出する第２の
   比較回路と、 前記第１のポートで読み出されたデータ及び前記第１の
   ポートのアドレスを入力とし前記アドレスに応じたデー
   タを出力するセレクタと、 前記第１のポートで読み出されたデータを入力する第１
   のラッチと、 前記第２のポートで読み出されたデータを保持する第２
   のラッチと、 前記第１のラッチの出力及び前記第２のラッチの出力を
   入力とし、いずれか一方を選択的に出力する第１のマル
   チプレクサと、 前記第１のマルチプレクサの出力及び外部入力データ及
   び前記第２のポートのアドレスを入力とする誤り訂正回
   路と、 前記誤り訂正回路の出力及び前記セレクタの出力を入力
   とし選択的に一方を出力バッファに入力する第２のマル
   チプレクサとを備えてなることを特徴とするスタチック
   型半導体メモリ装置の駆動方法において、 前記半導体メモリ装置に対する外部からの情報読み出し
   要求及び情報書き込み要求に対し、第１のサイクルで前
   記第１のポートを用いて読み出し動作を行なわせ、読み
   出し要求の場合には読み出したデータをそのまま出力さ
   せ、書き込み要求の場合には前記第１のポートから読み
   出したデータを前記第１のラッチに入力し、第２のサイ
   クルで前記誤り訂正回路に入力し誤り訂正されたのち前
   記第２のポートを用いて書き込みを行なわせることによ
   つて対応し、前記書き込みをおこなわない時前記第２の
   ポートでは順次前記アドレスカウンタにより指定される
   アドレスのメモリセルのデータを読み出し前記第２のラ
   ッチに保持する読み出しサイクルと、前記第２のラッチ
   に保持されたデータを前記誤り訂正回路に入力し誤り訂
   正を行なった後にもとのメモリセルに再書き込みする書
   き込みサイクルとからなるチェックモードを行なわせ、
   前記第１の比較回路が前記第１のポートのアドレスと前
   記第２のポートのアドレスの一致を検出し、かつ前記第
   ２のポートが書き込み動作を行なう時には、書き込むデ
   ータを前記第１のマルチプレクサを経由して第１のポー
   トに転送し、前記第２の比較回路が前記第２のポートで
   使用されているアドレスと前記アドレスカウンタがしめ
   すアドレスの一致を検出したときには、前記第２のラッ
   チに保持されているデータを無効とし次の前記チェック
   モードは読み出しサイクルとなるように制御することを
   特徴とするスタチック型半導体メモリ装置の駆動方法。