JPH0713786A - エラー訂正方法及びエラー訂正装置 - Google Patents
エラー訂正方法及びエラー訂正装置Info
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- JPH0713786A JPH0713786A JP5273381A JP27338193A JPH0713786A JP H0713786 A JPH0713786 A JP H0713786A JP 5273381 A JP5273381 A JP 5273381A JP 27338193 A JP27338193 A JP 27338193A JP H0713786 A JPH0713786 A JP H0713786A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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Abstract
(57)【要約】
【目的】 制限された数のエラー訂正ビットを使用して
メモリのＢビット・ブロック中のエラーを訂正するこ
と。 【構成】 各メモリ・ワードをＮ個のＢビット・ブロッ
クから編成するようにしたメモリにおいて、簡約化され
たパリテイ検査行列から制限された数のエラー訂正ビッ
トを計算して求め、これを各メモリ・ワードのデータ・
ビットへ付加しておく。各メモリ・ワードを定期的に読
み取り、エラー状態にあると判別されたＢビット・ブロ
ック中のエラーを訂正し、訂正済みのデータ・ビットを
対応するエラー訂正ビットとともにメモリへ再書き込み
する。
メモリのＢビット・ブロック中のエラーを訂正するこ
と。 【構成】 各メモリ・ワードをＮ個のＢビット・ブロッ
クから編成するようにしたメモリにおいて、簡約化され
たパリテイ検査行列から制限された数のエラー訂正ビッ
トを計算して求め、これを各メモリ・ワードのデータ・
ビットへ付加しておく。各メモリ・ワードを定期的に読
み取り、エラー状態にあると判別されたＢビット・ブロ
ック中のエラーを訂正し、訂正済みのデータ・ビットを
対応するエラー訂正ビットとともにメモリへ再書き込み
する。
Description
【０００１】
【産業上の利用分野】本発明は、制限された数のエラー
訂正コード（ＥＣＣ）ビットを使用することによって、
メモリ中のパケット・エラーの訂正を最適化するように
した効率的なエラー訂正方法及びエラー訂正装置に係
る。
訂正コード（ＥＣＣ）ビットを使用することによって、
メモリ中のパケット・エラーの訂正を最適化するように
した効率的なエラー訂正方法及びエラー訂正装置に係
る。
【０００２】
【従来の技術】エラーを検出し且つ訂正することは、半
導体メモリを実現する際に解決すべき重要な問題の一つ
である。
導体メモリを実現する際に解決すべき重要な問題の一つ
である。
【０００３】この問題を広範に検討した論文に、C.L.Ch
en et al,"Error Correcting Codefor Semi-conductor
Memory Applications: A State of the Art", IBM Jour
nalof Research and Development, Vol.28, No.2, Marc
h 1984 がある。この論文で検討されているのは、広範
に現用されている１ビット・エラー訂正／２ビット・エ
ラー検出コードや、ワード編成型メモリが複数のＢビッ
ト・ブロックから構成されている場合に使用可能なブロ
ック式エラー訂正コードである。
en et al,"Error Correcting Codefor Semi-conductor
Memory Applications: A State of the Art", IBM Jour
nalof Research and Development, Vol.28, No.2, Marc
h 1984 がある。この論文で検討されているのは、広範
に現用されている１ビット・エラー訂正／２ビット・エ
ラー検出コードや、ワード編成型メモリが複数のＢビッ
ト・ブロックから構成されている場合に使用可能なブロ
ック式エラー訂正コードである。
【０００４】各ブロックが４ビットから成る場合（Ｂ＝
４）、同一ブロック中の１乃至４個のエラー・ビットを
訂正し且つ２ブロックがエラー状態にあることを検出可
能とするためには、８個の４ビット・ブロックを構成す
るように配置された３２ビットのデータ・ワードに対
し、１２ビットのエラー訂正コード（ＥＣＣ）を付加し
なければならない。
４）、同一ブロック中の１乃至４個のエラー・ビットを
訂正し且つ２ブロックがエラー状態にあることを検出可
能とするためには、８個の４ビット・ブロックを構成す
るように配置された３２ビットのデータ・ワードに対
し、１２ビットのエラー訂正コード（ＥＣＣ）を付加し
なければならない。
【０００５】メモリの信頼性を向上させるというＥＣＣ
の主たる目標に対し、２種類のエラーが悪影響を与え
る。第１のものは永久ハード・エラーと呼ばれ、生起頻
度は低いが一度に複数ビットに悪影響を与えるという点
で、メモリの信頼性を相当低下させる。第２のものは一
時的ソフト・エラーと呼ばれ、生起頻度は比較的に高い
が、一度に１ビットにしか悪影響を与えないことが多
い。メモリの信頼性を低下させる主要な原因は、第１に
ハード・エラーであり、第２にハード・エラーと整列し
たソフト・エラーであり、第３にソフト・エラーであ
る。公知の殆ど全てのＥＣＣは、最初の２つのエラー原
因からメモリを保護することができる。このことは、こ
れらのＥＣＣが同一モジュール中の全てのエラーを訂正
し且つ異なる２モジュール中の複数エラーを検出可能で
あることを意味する。
の主たる目標に対し、２種類のエラーが悪影響を与え
る。第１のものは永久ハード・エラーと呼ばれ、生起頻
度は低いが一度に複数ビットに悪影響を与えるという点
で、メモリの信頼性を相当低下させる。第２のものは一
時的ソフト・エラーと呼ばれ、生起頻度は比較的に高い
が、一度に１ビットにしか悪影響を与えないことが多
い。メモリの信頼性を低下させる主要な原因は、第１に
ハード・エラーであり、第２にハード・エラーと整列し
たソフト・エラーであり、第３にソフト・エラーであ
る。公知の殆ど全てのＥＣＣは、最初の２つのエラー原
因からメモリを保護することができる。このことは、こ
れらのＥＣＣが同一モジュール中の全てのエラーを訂正
し且つ異なる２モジュール中の複数エラーを検出可能で
あることを意味する。
【０００６】１ビット・ブロックからそれぞれ編成され
ているメモリの環境において、前記論文中の単一ビット
・エラー訂正／２ビット・エラー訂正（ＳＥＣ／ＤＥ
Ｄ）コードを適用する場合、３２ビットのメモリ・ワー
ドについて７又は８ビットのＥＣＣを使用すると、高度
の信頼性を得ることができる。
ているメモリの環境において、前記論文中の単一ビット
・エラー訂正／２ビット・エラー訂正（ＳＥＣ／ＤＥ
Ｄ）コードを適用する場合、３２ビットのメモリ・ワー
ドについて７又は８ビットのＥＣＣを使用すると、高度
の信頼性を得ることができる。
【０００７】
【発明が解決しようとする課題】３２ビットのメモリ・
ワードが８個の４ビット・ブロックから編成されている
環境において、単一ブロック訂正／２ブロック・エラー
検出（ＳＢＣ／ＤＢＤ）コードを適用する場合、同程度
の信頼性を得ようとすれば、１２ビットのエラー訂正コ
ード（ＥＣＣ）が必要となる。一般に、メモリは複数の
モジュールから構成され、異なるワード・ブロックはそ
れぞれ異なるモジュールに置かれる。例えば、低廉なメ
モリの中には１０個のモジュールから構成されるものが
あるが、信頼性がキーとなるような環境ではかかるメモ
リを使用することはできない。
ワードが８個の４ビット・ブロックから編成されている
環境において、単一ブロック訂正／２ブロック・エラー
検出（ＳＢＣ／ＤＢＤ）コードを適用する場合、同程度
の信頼性を得ようとすれば、１２ビットのエラー訂正コ
ード（ＥＣＣ）が必要となる。一般に、メモリは複数の
モジュールから構成され、異なるワード・ブロックはそ
れぞれ異なるモジュールに置かれる。例えば、低廉なメ
モリの中には１０個のモジュールから構成されるものが
あるが、信頼性がキーとなるような環境ではかかるメモ
リを使用することはできない。
【０００８】本発明の目的は、ブロック編成型メモリ中
で制限された数のＥＣＣビットを使用することによっ
て、メモリの信頼性を向上させるようにしたエラー訂正
方法及びエラー訂正装置を提供することにある。
で制限された数のＥＣＣビットを使用することによっ
て、メモリの信頼性を向上させるようにしたエラー訂正
方法及びエラー訂正装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明に従った方法は、
ワード編成型メモリ中のエラーを訂正するために使用さ
れる。このため、各ワードをそれぞれ構成するＮ個のＢ
ビット・ブロックは、データ・ビットを記憶するＮ１個
のＢビット・ブロックと、エラー訂正コード（ＥＣＣ）
ビットを記憶するＮ２個のＢビット・ブロックとを含
む。これらのＥＣＣビットを生成するには、以下の形式
のパリテイ検査行列を使用する。
ワード編成型メモリ中のエラーを訂正するために使用さ
れる。このため、各ワードをそれぞれ構成するＮ個のＢ
ビット・ブロックは、データ・ビットを記憶するＮ１個
のＢビット・ブロックと、エラー訂正コード（ＥＣＣ）
ビットを記憶するＮ２個のＢビット・ブロックとを含
む。これらのＥＣＣビットを生成するには、以下の形式
のパリテイ検査行列を使用する。
【００１０】
【数８】
【００１１】但し、ＴはＢｘＢのコンパニオン行列であ
り、ＩはＢｘＢの単位行列であり、ＯはＢｘＢの零行列
であり、前記のパリテイ検査行列は１ブロック・エラー
を訂正し且つ２ブロック・エラーを検出可能なＥＣＣビ
ットを生成することができる。本発明の方法は、以下の
ステップから成ることを特徴とする。
り、ＩはＢｘＢの単位行列であり、ＯはＢｘＢの零行列
であり、前記のパリテイ検査行列は１ブロック・エラー
を訂正し且つ２ブロック・エラーを検出可能なＥＣＣビ
ットを生成することができる。本発明の方法は、以下の
ステップから成ることを特徴とする。
【００１２】最初に、メモリのアドレスされた位置へ記
憶すべき各メモリ・ワードごとに、データ・ビットへ付
加すべきＥＣＣビットを以下の構成を有する簡約化され
た（ｄｅｐｏｐｕｌａｔｅｄ）パリテイ検査行列から計
算する。
憶すべき各メモリ・ワードごとに、データ・ビットへ付
加すべきＥＣＣビットを以下の構成を有する簡約化され
た（ｄｅｐｏｐｕｌａｔｅｄ）パリテイ検査行列から計
算する。
【００１３】
【数９】
【００１４】これはエラー状態にある１ブロックのみを
訂正する能力を与える。この場合、制限された数のＥＣ
Ｃビットだけが必要となるにすぎない。
訂正する能力を与える。この場合、制限された数のＥＣ
Ｃビットだけが必要となるにすぎない。
【００１５】次に、記憶された各メモリ・ワードを順次
に読み取り、エラー状態にあると判別されたデータビッ
ト・ブロック中のエラー・ビットを訂正し、訂正済みの
データ・ビットへ付加すべきエラー訂正ビットを計算
し、訂正済みのデータ・ビット及び計算済みのエラー訂
正ビットを先に読み取られたメモリ・ワードに代えてメ
モリへ再書き込みする、という操作を行うのである。
に読み取り、エラー状態にあると判別されたデータビッ
ト・ブロック中のエラー・ビットを訂正し、訂正済みの
データ・ビットへ付加すべきエラー訂正ビットを計算
し、訂正済みのデータ・ビット及び計算済みのエラー訂
正ビットを先に読み取られたメモリ・ワードに代えてメ
モリへ再書き込みする、という操作を行うのである。
【００１６】本発明は、前記方法を実現するためのエラ
ー訂正装置にも関係する。
ー訂正装置にも関係する。
【００１７】
【実施例】以下の説明の便宜上、本発明が実現されるメ
モリは複数の４０ビット・メモリワードから編成され且
つ各メモリ・ワードは互いに異なるメモリ・モジュール
上の１０個の４ビット・ブロックにそれぞれ記憶される
ものとする。
モリは複数の４０ビット・メモリワードから編成され且
つ各メモリ・ワードは互いに異なるメモリ・モジュール
上の１０個の４ビット・ブロックにそれぞれ記憶される
ものとする。
【００１８】本発明に従った方法は、８個の４ビット・
モジュールから編成された３２データ・ビットに対し、
通常のＳＢＣ／ＤＢＤコードが必要としていた１２個の
エラー訂正コード（ＥＣＣ）ビットではなく、僅かに８
個のＥＣＣビットを付加するだけで、１ブロック中の全
てのエラー・ビットを訂正することができる。このＥＣ
Ｃは２個のモジュールの全てのエラー状態を検出するこ
とができるわけではないが、このようなエラー状態の略
半分を検出することができる。
モジュールから編成された３２データ・ビットに対し、
通常のＳＢＣ／ＤＢＤコードが必要としていた１２個の
エラー訂正コード（ＥＣＣ）ビットではなく、僅かに８
個のＥＣＣビットを付加するだけで、１ブロック中の全
てのエラー・ビットを訂正することができる。このＥＣ
Ｃは２個のモジュールの全てのエラー状態を検出するこ
とができるわけではないが、このようなエラー状態の略
半分を検出することができる。
【００１９】このＥＣＣのみを使用したときに遭遇する
であろう高い障害率を補償するために、本発明の方法は
クリーニング・ステップを含み、そのステップ中に効率
的なスクラビング（ｓｃｒｕｂｂｉｎｇ）ルーチンを循
環的に実行してソフト・エラーの累積を防止するように
している。このスクラビング・ルーチンは、複数のワー
ドを定期的に読み取り、或るモジュール中にエラーが存
在することを判別すれば、エラー状態にあるビットを訂
正する、というものである。この場合、メモリ・リフレ
ッシュ・サイクル時の行選択を有効に利用すると、実際
のメモリ・アクセスに関するオーバヘッドを最小とする
ことができる。
であろう高い障害率を補償するために、本発明の方法は
クリーニング・ステップを含み、そのステップ中に効率
的なスクラビング（ｓｃｒｕｂｂｉｎｇ）ルーチンを循
環的に実行してソフト・エラーの累積を防止するように
している。このスクラビング・ルーチンは、複数のワー
ドを定期的に読み取り、或るモジュール中にエラーが存
在することを判別すれば、エラー状態にあるビットを訂
正する、というものである。この場合、メモリ・リフレ
ッシュ・サイクル時の行選択を有効に利用すると、実際
のメモリ・アクセスに関するオーバヘッドを最小とする
ことができる。
【００２０】前述の制限されたエラー訂正コード（ＥＣ
Ｃ）は、ＳＢＣ／ＤＢＤコードのパリテイ検査行列を、
後述するように簡約化することによって決定することが
できる。
Ｃ）は、ＳＢＣ／ＤＢＤコードのパリテイ検査行列を、
後述するように簡約化することによって決定することが
できる。
【００２１】Ｈを、３２データ・ビットのメモリ・ワー
ドに対するＳＢＣ／ＤＢＤコードのパリテイ検査行列と
する：
ドに対するＳＢＣ／ＤＢＤコードのパリテイ検査行列と
する：
【００２２】
【数１０】
【００２３】Ｄを、３２ビットのデータ・ワードとす
る：
る：
【００２４】
【数１１】
【００２５】ＣＢを、このコードに関連する計算済みの
１２検査ビットとする：
１２検査ビットとする：
【００２６】
【数１２】
【００２７】このＳＢＣ／ＤＢＤコードの特性（コード
の線形性）は、次式のように記述することができる：
の線形性）は、次式のように記述することができる：
【００２８】
【数１３】
【００２９】読み取りワードは、そのデータ・ビット又
は検査ビットがメモリ障害によって損傷を受けるため
に、修正されることがある。Ｅを、４０ビットのエラー
・ワードとする：
は検査ビットがメモリ障害によって損傷を受けるため
に、修正されることがある。Ｅを、４０ビットのエラー
・ワードとする：
【００３０】
【数１４】
【００３１】この場合、読み取りワードを、次のように
して書き込みワードから得ることができる：
して書き込みワードから得ることができる：
【００３２】
【数１５】
【００３３】前式において、”＋”は排他ＯＲを表す。
また、メモリ中でエラーが生じなければ、Ｅ＝０であ
り、読み取りワードは書き込みワードと等しくなる：エ
ラー・シンドロームＳを、次のように定義する：
また、メモリ中でエラーが生じなければ、Ｅ＝０であ
り、読み取りワードは書き込みワードと等しくなる：エ
ラー・シンドロームＳを、次のように定義する：
【００３４】
【数１６】
【００３５】式１６から、シンドロームは１２ビット幅
であり、これを以下のように定義する： 式１６を展開すると、その結果は次式の通りである：
であり、これを以下のように定義する： 式１６を展開すると、その結果は次式の通りである：
【００３６】
【数１７】
【００３７】本発明の目的は、互いに異なる２ブロック
中のエラー検出について如何なる条件をも課すことな
く、１ブロック中の全てのエラーを訂正することにあ
る。従って、（１）エラー状態にあるブロックの特定、
及び（２）このブロック中のエラー分散、という２種類
の情報だけが必要である。
中のエラー検出について如何なる条件をも課すことな
く、１ブロック中の全てのエラーを訂正することにあ
る。従って、（１）エラー状態にあるブロックの特定、
及び（２）このブロック中のエラー分散、という２種類
の情報だけが必要である。
【００３８】この意味する処は、本発明の課題を解決す
るには２個の式だけが必要であるにすぎない、というこ
とである。次の章における証明と適合させるために、Ｓ
０＝ｓ１であり、Ｓ１＝ｓ０であることに注意するのが
望ましい： ｓ０＝Ｅ０＋Ｔ.Ｅ１＋Ｔ2.Ｅ２＋・・・＋Ｅ８ ｓ１＝Ｅ０＋ Ｅ１ ＋Ｅ２ ＋・・・＋Ｅ７ かくて、簡約化された新しいパリテイ検査行列Ｈは、次
式のようになる：
るには２個の式だけが必要であるにすぎない、というこ
とである。次の章における証明と適合させるために、Ｓ
０＝ｓ１であり、Ｓ１＝ｓ０であることに注意するのが
望ましい： ｓ０＝Ｅ０＋Ｔ.Ｅ１＋Ｔ2.Ｅ２＋・・・＋Ｅ８ ｓ１＝Ｅ０＋ Ｅ１ ＋Ｅ２ ＋・・・＋Ｅ７ かくて、簡約化された新しいパリテイ検査行列Ｈは、次
式のようになる：
【００３９】
【数１８】
【００４０】もし、パリテイ検査行列が簡約化されるの
であれば、検査ビットのワード・サイズも、次のように
縮小することができる：
であれば、検査ビットのワード・サイズも、次のように
縮小することができる：
【００４１】
【数１９】
【００４２】ここで、特定の行列Ｔがどのように選ばれ
るかを説明する。本発明の実施例では、図１を参照して
後述するように、各メモリ・ワードは複数の４ビット・
ブロックから編成されている。
るかを説明する。本発明の実施例では、図１を参照して
後述するように、各メモリ・ワードは複数の４ビット・
ブロックから編成されている。
【００４３】体ＧＦ(２4)における単一エラーの訂正
は、２元の体ＧＦ(２)における４ビット・ブロックの訂
正と等価であるから、特定の行列Ｔは体ＧＦ(２4)の全
てのメンバ、すなわち
は、２元の体ＧＦ(２)における４ビット・ブロックの訂
正と等価であるから、特定の行列Ｔは体ＧＦ(２4)の全
てのメンバ、すなわち
【００４４】
【数２０】
【００４５】ここで、ＧＦ(２)における位数４の原始多
項式として、例えば次のものを選ぶものとする： ・ ｇ(ｘ)＝ｘ4＋ｘ＋１ ＧＦ(２4)のメンバは、ｇ(ｘ)を法として簡約化された
ＧＦ(２)からの係数を持つ、ｘ(ＧＦ(２)〔ｘ〕)におけ
る多項式の剰余類である。
項式として、例えば次のものを選ぶものとする： ・ ｇ(ｘ)＝ｘ4＋ｘ＋１ ＧＦ(２4)のメンバは、ｇ(ｘ)を法として簡約化された
ＧＦ(２)からの係数を持つ、ｘ(ＧＦ(２)〔ｘ〕)におけ
る多項式の剰余類である。
【００４６】ＧＦ(２4)の複数の元は、次のように記述
することができる： ・ ２元の４タプル ・ ２元の４ｘ４行列
することができる： ・ ２元の４タプル ・ ２元の４ｘ４行列
【００４７】
【数２１】
【００４８】４タプルを持つ表現は、次の通りである：
【００４９】
【数２２】
【００５０】
【数２３】
【００５１】ＧＦ(１６）上では、２4−１＝１５種類の
４タプルがある。
４タプルがある。
【００５２】４ｘ４行列を持つＧＦ(１６）の表現 ４ｘ４行列を持つ ＧＦ(２4)の全てのメンバを計算する
と、
と、
【００５３】
【数２４】
【００５４】但し、 ・ Ｔは、ｇ(Ｔ)＝０(ｄｅｇ(ｇ(ｘ))＝４) となるよ
うに４ｘ４の行列によって 表されたＧＦ(２4）の原
始元であり、 ・ ｍ＝３２／４＝８≦ ２4−１＝１５ である。
うに４ｘ４の行列によって 表されたＧＦ(２4）の原
始元であり、 ・ ｍ＝３２／４＝８≦ ２4−１＝１５ である。
【００５５】ここで、ＧＦ(２)における位数４の次の原
始多項式を選ぶものとする： ・ ｇ(ｘ)＝ｘ4＋ｘ＋１ ＧＦ(２4) のメンバは、ｇ(ｘ)を法として簡約化された
ＧＦ(２)からの係数を持つ、ｘ(ＧＦ(２)〔ｘ〕)におけ
る多項式の剰余類である。ＧＦ(２4)の複数の元は、２
元の４ｘ４行列として記述することができる。ここで、
Ｔが、ＧＦ(２4)，ｇ(Ｔ)＝０という構造からの、ｘそ
れ自体の剰余類を表すものとする。そうすると、ＧＦ
(２4) は、ＧＦ(２) からの係数を持つ、次数≦３のＴ
における全ての多項式から成る。ＧＦ(２4)の各元は、
始多項式を選ぶものとする： ・ ｇ(ｘ)＝ｘ4＋ｘ＋１ ＧＦ(２4) のメンバは、ｇ(ｘ)を法として簡約化された
ＧＦ(２)からの係数を持つ、ｘ(ＧＦ(２)〔ｘ〕)におけ
る多項式の剰余類である。ＧＦ(２4)の複数の元は、２
元の４ｘ４行列として記述することができる。ここで、
Ｔが、ＧＦ(２4)，ｇ(Ｔ)＝０という構造からの、ｘそ
れ自体の剰余類を表すものとする。そうすると、ＧＦ
(２4) は、ＧＦ(２) からの係数を持つ、次数≦３のＴ
における全ての多項式から成る。ＧＦ(２4)の各元は、
【００５６】
【数２５】
【００５７】ＧＦ(１６)上には、２4−１＝１５種類の
４タプルが存在する。
４タプルが存在する。
【００５８】行列Ｔの決定 行列Ｔは、次の特性を有する： １． Ｔは、４ｘ４の行列であり、 ２． Ｔは、ＧＦ(２4)の４タプルから成り、 ３． ｇ(Ｔ)＝０である。
【００５９】
【数２６】
【００６０】このケースはあり得ない。なぜなら、Ｔ＝
Ｉ (単位行列）であり、しかも式ｇ(Ｔ)＝０は真ではな
いからである。
Ｉ (単位行列）であり、しかも式ｇ(Ｔ)＝０は真ではな
いからである。
【００６１】
【数２７】
【００６２】この場合、式 ｇ(Ｔ)＝０は真である。こ
れは、以下の行列Ｔを与える：
れは、以下の行列Ｔを与える：
【００６３】
【数２８】
【００６４】
【数２９】
【００６５】
【数３０】
【００６６】パリテイ検査行列Ｈを決定するには、
(Ｉ，Ｔ，Ｔ2，Ｔ3，Ｔ4，Ｔ5，・・・，Ｔ14）に属す
る、８行列のサブセットを選ぶことが必要である。
(Ｉ，Ｔ，Ｔ2，Ｔ3，Ｔ4，Ｔ5，・・・，Ｔ14）に属す
る、８行列のサブセットを選ぶことが必要である。
【００６７】復号を簡単にするために、最小数の１を有
する行列を選ぶ。このようにすると、ＥＣＣ復号回路中
の排他ＯＲゲートの数が最小になるからである。最適の
選択は、（Ｉ，Ｔ，Ｔ2，Ｔ3，Ｔ5，Ｔ6，Ｔ13，Ｔ14）
である。
する行列を選ぶ。このようにすると、ＥＣＣ復号回路中
の排他ＯＲゲートの数が最小になるからである。最適の
選択は、（Ｉ，Ｔ，Ｔ2，Ｔ3，Ｔ5，Ｔ6，Ｔ13，Ｔ14）
である。
【００６８】従って、式２０の当初のパリテイ検査行列
から、最終的なパリテイ検査行列Ｈを次式のように得る
ことができる。
から、最終的なパリテイ検査行列Ｈを次式のように得る
ことができる。
【００６９】
【数３１】
【００７０】かくて、本発明によれば、データ・ビット
に付加すべきＥＣＣビットは、この簡約化されたパリテ
イ検査行列を使用して生成する。スクラビング・ルーチ
ンを実現するには、メモリから各ワードを定期的に読み
取り、エラー状態にある１ブロックを含む各ワードを訂
正するとともに、訂正済みの各ワードを再書き込みすれ
ばよい。
に付加すべきＥＣＣビットは、この簡約化されたパリテ
イ検査行列を使用して生成する。スクラビング・ルーチ
ンを実現するには、メモリから各ワードを定期的に読み
取り、エラー状態にある１ブロックを含む各ワードを訂
正するとともに、訂正済みの各ワードを再書き込みすれ
ばよい。
【００７１】このスクラビング・ルーチンは、ＥＣＣの
能力に従って、メモリ・ブロック中に生起しうるソフト
・エラーをクリーンににするためのものである。このス
クラビング・ルーチンは、読み取りー修正ー書き込みと
いうメモリ動作を通して行われる。ダイナミック式メモ
リでは不可欠のリフレッシュ要求の後は、スクラビング
要求が常にメモリ制御装置へ送られる。
能力に従って、メモリ・ブロック中に生起しうるソフト
・エラーをクリーンににするためのものである。このス
クラビング・ルーチンは、読み取りー修正ー書き込みと
いうメモリ動作を通して行われる。ダイナミック式メモ
リでは不可欠のリフレッシュ要求の後は、スクラビング
要求が常にメモリ制御装置へ送られる。
【００７２】図１は、本発明に従ったメモリ編成を示
す。メモリ・アクセスを制御するためのメモリ制御装置
１０は、メモリ・ユーザからメモリ・アクセス制御信号
を受け取るとともに、メモリへ書き込むべきデータ・ビ
ットを受け取るか又はメモリから読み取られたデータ・
ビットを与える。制御信号には、線１２上のＲ／Ｗ（読
み取り／書き込み制御）信号及びアドレス・バス１４上
のアドレス信号が含まれる。データ・ビットは、データ
・バス１６を介して授受される。
す。メモリ・アクセスを制御するためのメモリ制御装置
１０は、メモリ・ユーザからメモリ・アクセス制御信号
を受け取るとともに、メモリへ書き込むべきデータ・ビ
ットを受け取るか又はメモリから読み取られたデータ・
ビットを与える。制御信号には、線１２上のＲ／Ｗ（読
み取り／書き込み制御）信号及びアドレス・バス１４上
のアドレス信号が含まれる。データ・ビットは、データ
・バス１６を介して授受される。
【００７３】メモリ制御装置１０は制御バス２３を介し
てメモリ２０へアクセス制御信号を供給するとともに、
アドレス・バス２４を介して選択論理回路２８へメモリ
・アドレスを供給する。選択論理回路２８は、これに応
じて、アドレス済みのワードを読み取るか又は書き込む
ための選択信号を生成する。
てメモリ２０へアクセス制御信号を供給するとともに、
アドレス・バス２４を介して選択論理回路２８へメモリ
・アドレスを供給する。選択論理回路２８は、これに応
じて、アドレス済みのワードを読み取るか又は書き込む
ための選択信号を生成する。
【００７４】メモリ２０は、１０個のメモリ・モジュー
ルＭ０乃至Ｍ９から成る。本発明の実施例では、各メモ
リ・モジュールは４ビット・ブロックの１０２４行及び
１０２４列を含んでいる。１個の４０ビット・ワードを
選択してその読み取り又は書き込みを行うには、各メモ
リ・モジュールＭ０乃至Ｍ９毎に、１本の列線（ＣＯＬ
ｉ）及び１本の行線（ＲＯＷ ｊ）を活動化すればよ
い。各メモリ・モジュールの選択済みブロックから読み
取られた４ビットがマルチプレクス回路３０を通してデ
ータ・バス２６へ供給されるのに対し、書き込むべきビ
ットはデータ・バス２６からマルチプレクス回路３０を
通して選択済みのブロックへ供給される。
ルＭ０乃至Ｍ９から成る。本発明の実施例では、各メモ
リ・モジュールは４ビット・ブロックの１０２４行及び
１０２４列を含んでいる。１個の４０ビット・ワードを
選択してその読み取り又は書き込みを行うには、各メモ
リ・モジュールＭ０乃至Ｍ９毎に、１本の列線（ＣＯＬ
ｉ）及び１本の行線（ＲＯＷ ｊ）を活動化すればよ
い。各メモリ・モジュールの選択済みブロックから読み
取られた４ビットがマルチプレクス回路３０を通してデ
ータ・バス２６へ供給されるのに対し、書き込むべきビ
ットはデータ・バス２６からマルチプレクス回路３０を
通して選択済みのブロックへ供給される。
【００７５】図２は、メモリ制御装置１０の一層詳細な
構成を示す。その構成要素であるスクラビング及びメモ
リ・アクセス制御回路４０は、メモリ・ユーザからＲ／
Ｗ線１２、アドレス・バス１４及びデータ・バス１６を
通してメモリ要求を受け取るとともに、スクラビング要
求を生成する。このスクラビング要求は、メモリ２０か
ら選択されたワードを読み取り、必要であればこれを訂
正した後にメモリ２０への再書き込みを行わしめる、と
いうものである。
構成を示す。その構成要素であるスクラビング及びメモ
リ・アクセス制御回路４０は、メモリ・ユーザからＲ／
Ｗ線１２、アドレス・バス１４及びデータ・バス１６を
通してメモリ要求を受け取るとともに、スクラビング要
求を生成する。このスクラビング要求は、メモリ２０か
ら選択されたワードを読み取り、必要であればこれを訂
正した後にメモリ２０への再書き込みを行わしめる、と
いうものである。
【００７６】メモリ・ユーザからの要求又はスクラビン
グ要求に応答して、アドレス・バス４４上のワード・ア
ドレス及び線２２上のＲ／Ｗ信号が、有限状態機械４２
へ供給される。
グ要求に応答して、アドレス・バス４４上のワード・ア
ドレス及び線２２上のＲ／Ｗ信号が、有限状態機械４２
へ供給される。
【００７７】メモリ２０へ書き込むべき３２データ・ビ
ットは、スクラビング及びメモリ・アクセス制御回路４
０からバス４５を通してＥＣＣビット・エンコーダ４６
へ供給される。ＥＣＣビット・エンコーダ４６は３２デ
ータ・ビットへ付加すべき８個のＥＣＣビットを計算
し、かくてメモリ２０へ書き込むべき４０ビット・ワー
ドがバス４７を通して有限状態機械４２へ供給されるこ
とになる。
ットは、スクラビング及びメモリ・アクセス制御回路４
０からバス４５を通してＥＣＣビット・エンコーダ４６
へ供給される。ＥＣＣビット・エンコーダ４６は３２デ
ータ・ビットへ付加すべき８個のＥＣＣビットを計算
し、かくてメモリ２０へ書き込むべき４０ビット・ワー
ドがバス４７を通して有限状態機械４２へ供給されるこ
とになる。
【００７８】ＥＣＣビット・エンコーダ４６は、簡約化
されたパリテイ検査行列Ｈを使用して、データ・ビット
ｄ０乃至ｄ３１へ付加すべき８個のＥＣＣビットを生成
する。ＥＣＣビットｃｏ乃至ｃ７の各々は、簡約化され
たパリテイ検査行列Ｈの各行にある１によって定義され
た８ビット・フィールドのパリテイ・ビットである。例
えば、ｃ０は、第１行の１によって定義されたｄｏ、ｄ
５、ｄ１０、ｄ１２、ｄ１５、ｄ１７、ｄ１８、ｄ２
０、ｄ２２、ｄ２３、ｄ２６、ｄ２７、ｄ３１から成る
フィールドのパリテイ・ビットである。
されたパリテイ検査行列Ｈを使用して、データ・ビット
ｄ０乃至ｄ３１へ付加すべき８個のＥＣＣビットを生成
する。ＥＣＣビットｃｏ乃至ｃ７の各々は、簡約化され
たパリテイ検査行列Ｈの各行にある１によって定義され
た８ビット・フィールドのパリテイ・ビットである。例
えば、ｃ０は、第１行の１によって定義されたｄｏ、ｄ
５、ｄ１０、ｄ１２、ｄ１５、ｄ１７、ｄ１８、ｄ２
０、ｄ２２、ｄ２３、ｄ２６、ｄ２７、ｄ３１から成る
フィールドのパリテイ・ビットである。
【００７９】メモリ２０からの読み取りワードは、有限
状態機械４２から４０ビットのバス５１を介して供給さ
れる。そのうちの３２データ・ビットを受け取るＥＣＣ
ビット・エンコーダ５０は、これらのデータ・ビットに
応じてＥＣＣ’ビットｃ’０乃至ｃ’７を計算する。こ
のＥＣＣビット・エンコーダ５０は、ＥＣＣビット・エ
ンコーダ４６と同様の構成を有する。エラー・シンドロ
ーム生成回路５２は、バス５４を通してＥＣＣ’ビット
ｃ’０乃至ｃ’７を受け取るとともに、メモリ２０から
読み取られたＥＣＣビットｃ０乃至ｃ７をも受け取り、
これに応じてバス５６上にエラー・シンドロームを生成
する。エラー訂正回路５８は、このエラー・シンドロー
ムを受け取り、読み取りデータ中のエラー・ビットを訂
正するとともに、訂正済みのデータ・ビットをバス６０
を介してスクラビング及びメモリ・アクセス制御回路４
０へ供給する。
状態機械４２から４０ビットのバス５１を介して供給さ
れる。そのうちの３２データ・ビットを受け取るＥＣＣ
ビット・エンコーダ５０は、これらのデータ・ビットに
応じてＥＣＣ’ビットｃ’０乃至ｃ’７を計算する。こ
のＥＣＣビット・エンコーダ５０は、ＥＣＣビット・エ
ンコーダ４６と同様の構成を有する。エラー・シンドロ
ーム生成回路５２は、バス５４を通してＥＣＣ’ビット
ｃ’０乃至ｃ’７を受け取るとともに、メモリ２０から
読み取られたＥＣＣビットｃ０乃至ｃ７をも受け取り、
これに応じてバス５６上にエラー・シンドロームを生成
する。エラー訂正回路５８は、このエラー・シンドロー
ムを受け取り、読み取りデータ中のエラー・ビットを訂
正するとともに、訂正済みのデータ・ビットをバス６０
を介してスクラビング及びメモリ・アクセス制御回路４
０へ供給する。
【００８０】エラー・シンドロームは、ＥＣＣビット及
びＥＣＣ’ビットを排他ＯＲすることによって得られ
る。エラー状態にある各メモリ・ブロック及び当該ブロ
ック中のエラー・ビットの各々毎に、特有のエラー・シ
ンドロームが存在する。例えば、メモリ・モジュールＭ
０中にある特定ブロックのビット０及び２がエラー状態
にあれば、エラー・シンドロームは「１１００１１０
０」となる。
びＥＣＣ’ビットを排他ＯＲすることによって得られ
る。エラー状態にある各メモリ・ブロック及び当該ブロ
ック中のエラー・ビットの各々毎に、特有のエラー・シ
ンドロームが存在する。例えば、メモリ・モジュールＭ
０中にある特定ブロックのビット０及び２がエラー状態
にあれば、エラー・シンドロームは「１１００１１０
０」となる。
【００８１】このエラー・シンドローム及びバス５１上
の読み取りデータ・ビットは、データ訂正回路５８へ供
給される。この回路は、シンドロームとメモリ・モジュ
ールＭ０乃至Ｍ９の４ビット・ブロック中にあるエラー
・ビットとの間の対応関係を指示するテーブルから構成
されている。計算済みのエラー・シンドロームをこのテ
ーブル中の可能なエラー・シンドロームと比較すると、
或るメモリ・モジュール中でエラー状態にあるビットの
位置を特定することができる。従って、かかるエラー状
態にあるビットを反転することにより、バス６０に訂正
済みのワードを供給することが可能となる。
の読み取りデータ・ビットは、データ訂正回路５８へ供
給される。この回路は、シンドロームとメモリ・モジュ
ールＭ０乃至Ｍ９の４ビット・ブロック中にあるエラー
・ビットとの間の対応関係を指示するテーブルから構成
されている。計算済みのエラー・シンドロームをこのテ
ーブル中の可能なエラー・シンドロームと比較すると、
或るメモリ・モジュール中でエラー状態にあるビットの
位置を特定することができる。従って、かかるエラー状
態にあるビットを反転することにより、バス６０に訂正
済みのワードを供給することが可能となる。
【００８２】図３のＥＣＣビット・エンコーダ４６を参
照するに、メモリ２０へ書き込むべきワードの３２デー
タ・ビット（ｄｏ乃至ｄ３１）は、バス４５から３２ビ
ットのレジスタ７０へ供給される。検査ビットｃｏ乃至
ｃ７は、パリテイ検査行列Ｈが決定する選択済みのビッ
トを入力として受け取る、８個のパリテイ生成器７２−
０乃至７２−７によって生成される。パリテイ生成器７
２−０乃至７２−３は１３個の入力を有し、パリテイ検
査行列Ｈの行０乃至３にある「１」によって決定される
データ・ビットを受け取る。これに対し、パリテイ生成
器７２−４乃至７２−７は８個の入力を有し、パリテイ
検査行列Ｈの行４乃至７にある「１」によって決定され
るデータ・ビットを受け取る。
照するに、メモリ２０へ書き込むべきワードの３２デー
タ・ビット（ｄｏ乃至ｄ３１）は、バス４５から３２ビ
ットのレジスタ７０へ供給される。検査ビットｃｏ乃至
ｃ７は、パリテイ検査行列Ｈが決定する選択済みのビッ
トを入力として受け取る、８個のパリテイ生成器７２−
０乃至７２−７によって生成される。パリテイ生成器７
２−０乃至７２−３は１３個の入力を有し、パリテイ検
査行列Ｈの行０乃至３にある「１」によって決定される
データ・ビットを受け取る。これに対し、パリテイ生成
器７２−４乃至７２−７は８個の入力を有し、パリテイ
検査行列Ｈの行４乃至７にある「１」によって決定され
るデータ・ビットを受け取る。
【００８３】読み取りパスにあるＥＣＣビット・エンコ
ーダ５０を実現するためにも、これと同様の回路を使用
することができる。
ーダ５０を実現するためにも、これと同様の回路を使用
することができる。
【００８４】前述のように、制限された数のＥＣＣビッ
トを使用すると、１ブロック中のエラー・ビットだけを
訂正することができるにすぎない。２ブロック中のエラ
ー・ビットは、これを検出することができない。
トを使用すると、１ブロック中のエラー・ビットだけを
訂正することができるにすぎない。２ブロック中のエラ
ー・ビットは、これを検出することができない。
【００８５】図４のスクラビング及びメモリ・アクセス
制御回路４０は、メモリ２０中のエラーをクリーンにす
るためのスクラビング・ルーチンを実現したものであ
る。この制御回路４０に含まれるスクラビング要求制御
装置８０は、線８２を介してメモリ・アクセス・アービ
タ８４へスクラビング要求信号を供給し、線８６にＲ／
Ｗ信号を、そしてバス８８にメモリ・ワード・アドレス
を供給する。本発明の実施例では、スクラビング要求信
号は、線１０６上のリフレッシュ・クロック信号の制御
下で活動化される。かくて、スクラビング・ルーチンを
実現した制御回路４０は、メモリ２０の性能を低下させ
るものではない。後述するように、ダイナミック型のメ
モリでは不可欠のリフレッシュ動作の制御下で、スクラ
ビング・ルーチンが実行されるからである。
制御回路４０は、メモリ２０中のエラーをクリーンにす
るためのスクラビング・ルーチンを実現したものであ
る。この制御回路４０に含まれるスクラビング要求制御
装置８０は、線８２を介してメモリ・アクセス・アービ
タ８４へスクラビング要求信号を供給し、線８６にＲ／
Ｗ信号を、そしてバス８８にメモリ・ワード・アドレス
を供給する。本発明の実施例では、スクラビング要求信
号は、線１０６上のリフレッシュ・クロック信号の制御
下で活動化される。かくて、スクラビング・ルーチンを
実現した制御回路４０は、メモリ２０の性能を低下させ
るものではない。後述するように、ダイナミック型のメ
モリでは不可欠のリフレッシュ動作の制御下で、スクラ
ビング・ルーチンが実行されるからである。
【００８６】メモリ要求バッファ４０は、メモリ・ユー
ザからこの制御回路４０へ供給される線１２上のＲ／Ｗ
信号及びバス１４上のメモリ・ワード・アドレスを受け
取り、これに応じて線９２を介してアービタ８４へユー
ザ要求を供給する。
ザからこの制御回路４０へ供給される線１２上のＲ／Ｗ
信号及びバス１４上のメモリ・ワード・アドレスを受け
取り、これに応じて線９２を介してアービタ８４へユー
ザ要求を供給する。
【００８７】このアービタ８４は、線９２上のユーザ要
求と線８２上のスクラビング要求とを受け取る。もし、
どのスクラビング要求も活動的でなければ、アービタ８
４は、線９４を介してゲート論理回路９６及び９８へゲ
ーテイング信号を供給して、線１２上のＲ／Ｗ信号及び
バス１４上のメモリ・ワード・アドレスを、Ｒ／Ｗ線２
２及びアドレス・バス４４へそれぞれゲートさせる。線
９４上のゲーテイング信号はゲート論理回路１００及び
１０４にも供給され、かくてメモリ２０へ書き込むべき
ワードをバス４５へゲートさせるか、又はメモリ２０か
ら読み取られた訂正済みのワードをバス１６へゲートさ
せる。このように、スクラビング要求が活動的でない場
合には、ユーザ要求が実行されることになる。
求と線８２上のスクラビング要求とを受け取る。もし、
どのスクラビング要求も活動的でなければ、アービタ８
４は、線９４を介してゲート論理回路９６及び９８へゲ
ーテイング信号を供給して、線１２上のＲ／Ｗ信号及び
バス１４上のメモリ・ワード・アドレスを、Ｒ／Ｗ線２
２及びアドレス・バス４４へそれぞれゲートさせる。線
９４上のゲーテイング信号はゲート論理回路１００及び
１０４にも供給され、かくてメモリ２０へ書き込むべき
ワードをバス４５へゲートさせるか、又はメモリ２０か
ら読み取られた訂正済みのワードをバス１６へゲートさ
せる。このように、スクラビング要求が活動的でない場
合には、ユーザ要求が実行されることになる。
【００８８】一方、スクラビング要求が活動的となる場
合は、現在のユーザ要求は処理されるが、次のユーザ要
求は凍結されてしまう。すなわち、次のユーザ要求は、
アービタ８４によって選択されずに、ユーザ要求バッフ
ァ９０でスタックされるのである。この場合、アービタ
８４は線９４を介してゲート論理回路９６、９８、１０
０及び１０４へゲーテイング信号を供給して、バス８８
上のアドレス及びスクラビング要求制御装置８０が生成
した線８６上のＲ／Ｗ信号を、アドレス・バス４４及び
線２２へそれぞれゲートさせる。次いで、ＥＣＣ読み取
りパスを通して読み取り動作が行われて、バス６０から
の読み取りデータ（訂正可能なエラーが見い出された場
合、この読み取りデータは訂正済みである）は、ゲート
論理回路１０４によって他のゲート論理回路１００の入
力側にあるバス１０８にゲートされる。次いで、この訂
正済みのワードをメモリ２０へ再書き込みするために、
バス１０８上の読み取りワードはゲート論理回路１００
によってバス４５に供給され、これと同時に線２２に書
き込み制御信号が供給される。
合は、現在のユーザ要求は処理されるが、次のユーザ要
求は凍結されてしまう。すなわち、次のユーザ要求は、
アービタ８４によって選択されずに、ユーザ要求バッフ
ァ９０でスタックされるのである。この場合、アービタ
８４は線９４を介してゲート論理回路９６、９８、１０
０及び１０４へゲーテイング信号を供給して、バス８８
上のアドレス及びスクラビング要求制御装置８０が生成
した線８６上のＲ／Ｗ信号を、アドレス・バス４４及び
線２２へそれぞれゲートさせる。次いで、ＥＣＣ読み取
りパスを通して読み取り動作が行われて、バス６０から
の読み取りデータ（訂正可能なエラーが見い出された場
合、この読み取りデータは訂正済みである）は、ゲート
論理回路１０４によって他のゲート論理回路１００の入
力側にあるバス１０８にゲートされる。次いで、この訂
正済みのワードをメモリ２０へ再書き込みするために、
バス１０８上の読み取りワードはゲート論理回路１００
によってバス４５に供給され、これと同時に線２２に書
き込み制御信号が供給される。
【００８９】図５は、スクラビング・ルーチンによって
実現される読み取り−修正−書き込み動作のタイミング
を示す。
実現される読み取り−修正−書き込み動作のタイミング
を示す。
【００９０】このスクラビング機械に含まれるアドレス
・カウンタは、全てのメモリ・ワードを順次にアドレス
することができるように、各スクラビング要求毎に増分
される。
・カウンタは、全てのメモリ・ワードを順次にアドレス
することができるように、各スクラビング要求毎に増分
される。
【００９１】図２の有限状態機械４２は、図５に示す内
部クロック信号の制御下でメモリ・アクセスを行うため
に、５個の基本状態を使用する。これらの状態は、次の
通りである。
部クロック信号の制御下でメモリ・アクセスを行うため
に、５個の基本状態を使用する。これらの状態は、次の
通りである。
【００９２】Ｓ１： アドレス有効； Ｓ２： データＤ０の読み取り； Ｓ３： データＤ０を最終的に訂正してこれをＤ１とす
るために使用される修正サイクル； Ｓ４： データＤ１の書き込み（最終的にＥＣＣによっ
て訂正される）； Ｓ５： 他のアクセス前のプリチャージ。
るために使用される修正サイクル； Ｓ４： データＤ１の書き込み（最終的にＥＣＣによっ
て訂正される）； Ｓ５： 他のアクセス前のプリチャージ。
【００９３】図５中の略語の意味は、次の通りである： ＲＡＳ： 行アドレス・ストローブ（制御バス２３中の
１本の線）； ＣＡＳ： 列アドレス・ストローブ（制御バス２３中の
１本の線）； Ｒ／Ｗ： 書き込み（ロー）／読み取り（ハイ）制御信
号（制御バス２３中の１本の線）； ＯＥ： データ出力使用可能（アクテイブ・ロー）
（制御バス２３中の１本の線）； ＭＵＸ ＡＤＤ： アドレス・バス２４上の行／列ア
ドレス； Ｄ．ＩＮ／ＯＵＴ： 双方向性の内部データ入力／デー
タ出力用のメモリ・バス２６； ／／／／： Ｄｏｎ’ｔ ｃａｒｅ。
１本の線）； ＣＡＳ： 列アドレス・ストローブ（制御バス２３中の
１本の線）； Ｒ／Ｗ： 書き込み（ロー）／読み取り（ハイ）制御信
号（制御バス２３中の１本の線）； ＯＥ： データ出力使用可能（アクテイブ・ロー）
（制御バス２３中の１本の線）； ＭＵＸ ＡＤＤ： アドレス・バス２４上の行／列ア
ドレス； Ｄ．ＩＮ／ＯＵＴ： 双方向性の内部データ入力／デー
タ出力用のメモリ・バス２６； ／／／／： Ｄｏｎ’ｔ ｃａｒｅ。
【００９４】この新しいコードは、当初のＳＥＣ／ＤＥ
Ｄコードと同じ拡張の可能性を有する。すなわち、この
コードは、最大６０ビットのワード幅まで有効に使用す
ることができる。また、一層多くのエラー訂正ビットを
使用し、それに応じたパリテイ検査行列を選択すれば、
これを更に拡張することができる。
Ｄコードと同じ拡張の可能性を有する。すなわち、この
コードは、最大６０ビットのワード幅まで有効に使用す
ることができる。また、一層多くのエラー訂正ビットを
使用し、それに応じたパリテイ検査行列を選択すれば、
これを更に拡張することができる。
【００９５】
【発明の効果】以上説明したように、本発明によれば、
８個の４ビット・モジュールから編成された３２データ
・ビットに対し、通常のＳＢＣ／ＳＢＤコードが必要と
していた１２個のＥＣＣビットではなく、僅かに８個の
ＥＣＣビットを付加するだけで、１ブロック中の全ての
エラー・ビットを訂正することができる。
８個の４ビット・モジュールから編成された３２データ
・ビットに対し、通常のＳＢＣ／ＳＢＤコードが必要と
していた１２個のＥＣＣビットではなく、僅かに８個の
ＥＣＣビットを付加するだけで、１ブロック中の全ての
エラー・ビットを訂正することができる。
【図１】本発明を実現したメモリ編成及びメモリ制御装
置を示す図である。
置を示す図である。
【図２】図１のメモリ制御装置１０の構成を示す図であ
る。
る。
【図３】図２のＥＣＣビット・エンコーダ４６の構成を
示す図である。
示す図である。
【図４】図２のスクラビング及びメモリ・アクセス制御
回路４０の構成を示す図である。
回路４０の構成を示す図である。
【図５】スクラビング要求に応答して行われるメモリの
読み取り−修正−書き込み動作のタイミングを示す図で
ある。
読み取り−修正−書き込み動作のタイミングを示す図で
ある。
１０・・・・・・メモリ制御装置 ２０・・・・・・メモリ ２８・・・・・・選択論理 ３０・・・・・・マルチプレクス回路 ４０・・・・・・スクラビング及びメモリ・アクセス制
御回路 ４２・・・・・・有限状態機械 ４６、５０・・・ＥＣＣビット・エンコーダ ５２・・・・・・シンドローム ５８・・・・・・データ訂正回路
御回路 ４２・・・・・・有限状態機械 ４６、５０・・・ＥＣＣビット・エンコーダ ５２・・・・・・シンドローム ５８・・・・・・データ訂正回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・クニイ フランス国、06610 ラ・ゴード、シュ ミ・ド・カンス 319番地 (72)発明者 フィリップ・クライン フランス国、06800 カンス−シュル−メ ル、ルート・ド・フランス 51番地 (72)発明者 オリバー・モーレル フランス国、06110 ル・カンヌ、リュ・ フォービル 15番地 (72)発明者 ジェーン−ルック・ペーター フランス国、06140 バンス、シュミ・ド ゥ・ピュウラー 1890番地
Claims (7)
- 【請求項１】メモリ中の各メモリ・ワードがＮ個のＢビ
ット・ブロックから編成され、前記Ｎ個のＢビット・ブ
ロックが、データ・ビットを記憶するためのＮ１個のＢ
ビット・ブロックと、次式に示す形式のパリテイ検査行
列を使用して生成されるエラー訂正ビットを記憶するた
めのＮ２個のＢビット・ブロックとを含み（但し、Ｎ、
Ｎ１、Ｎ２及びＢはいずれも正の整数であり、Ｎ＝Ｎ１
＋Ｎ２である）、 【数１】 （式中、ＴはＢｘＢのコンパニオン行列、ＩはＢｘＢの
単位行列、ＯはＢｘＢの零行列である） 前記パリテイ検査行列が、エラー状態にある１ブロック
を訂正し且つエラー状態にある２ブロックを検出する能
力を持つエラー訂正ビットを生成するようにしたメモリ
・システムにおいて、 前記メモリのアドレスされた位置へ記憶すべき各メモリ
・ワードごとに、データ・ビットへ付加すべきエラー訂
正ビットを次式の構成を有する簡約化されたパリテイ検
査行列から計算し、 【数２】 記憶された各メモリ・ワードを順次に読み取り、エラー
状態にあると判別されたデータビット・ブロック中のエ
ラー・ビットを訂正し、訂正済みのデータ・ビットへ付
加すべきエラー訂正ビットを計算し、訂正済みのデータ
・ビット及び計算済みのエラー訂正ビットを先に読み取
られたメモリ・ワードに代えて前記メモリへ再書き込み
することを特徴とする、エラー訂正方法。 - 【請求項２】Ｂが４に等しく、Ｎが１６より小さい正の
整数である、請求項１に記載のエラー訂正方法。 - 【請求項３】Ｎが１０に等しく、パリテイ検査行列が次
式の構成を有する、請求項２に記載のエラー訂正方法。 【数３】 - 【請求項４】コンパニオン行列Ｔが次式の構成を有す
る、請求項３に記載のエラー訂正方法。 【数４】 - 【請求項５】メモリ中の各メモリ・ワードがＮ個のＢビ
ット・ブロックから編成され、前記Ｎ個のＢビット・ブ
ロックが、データ・ビットを記憶するためのＮ１個のＢ
ビット・ブロックと、次式の構成を有する簡約化された
パリテイ検査行列を使用して生成されるエラー訂正ビッ
トを記憶するためのＮ２個のＢビット・ブロックとを含
むメモリ・システムにおいて（但し、Ｎ、Ｎ１、Ｎ２及
びＢはいずれも正の整数であり、Ｎ＝Ｎ１＋Ｎ２であ
る）、 【数５】 （式中、ＴはＢｘＢのコンパニオン行列、ＩはＢｘＢの
単位行列、ＯはＢｘＢの零行列である） 前記メモリの選択されたワード位置をアドレスするため
のメモリ・アドレス手段であって、複数のメモリ・アク
セス要求を定期的に発生するための手段を含むものと、 選択されたワード位置へ書き込むべきデータ・ビットを
受け取り、前記パリテイ検査行列を使用して当該データ
・ビットへ付加すべきエラー訂正ビットを計算するとと
もに、当該データ・ビット及び計算済みのエラー訂正ビ
ットを当該選択されたワード位置へ書き込むための書き
込み手段と、 選択されたワード位置から読み取られたメモリ・ワード
を読み取り、前記パリテイ検査行列を使用して当該メモ
リ・ワードからエラー・シンドロームを生成するための
読み取り手段と、 前記エラー・シンドロームに応答して、前記読み取られ
たメモリ・ワード中のデータ・ビットを訂正するための
訂正手段とを備え、 前記メモリ・メモリ・アクセス要求に応答して前記メモ
リの各ワード位置を順次にアドレスし、アドレスされた
当該各ワードを前記読み取り手段を通して読み取り、訂
正された当該各ワードを前記書き込み手段を通して前記
メモリへ再書き込みするようにしたことを特徴とする、
エラー訂正装置。 - 【請求項６】Ｂが４に等しく、Ｎが１０に等しく、Ｎ２
が２に等しく、パリテイ検査行列が次式の構成を有す
る、請求項５に記載のエラー訂正装置。 【数６】 - 【請求項７】コンパニオン行列Ｔが次式の構成を有す
る、請求項６に記載のエラー訂正装置。 【数７】
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92480187.1 | 1992-11-30 | ||
| EP92480187A EP0600137A1 (en) | 1992-11-30 | 1992-11-30 | Method and apparatus for correcting errors in a memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713786A true JPH0713786A (ja) | 1995-01-17 |
Family
ID=8211808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273381A Pending JPH0713786A (ja) | 1992-11-30 | 1993-11-01 | エラー訂正方法及びエラー訂正装置 |
Country Status (3)
| Country | Link |
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| EP (1) | EP0600137A1 (ja) |
| JP (1) | JPH0713786A (ja) |
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- 1993-11-18 US US08/154,686 patent/US5511078A/en not_active Expired - Fee Related
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