JPS61117641A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61117641A JPS61117641A JP59238195A JP23819584A JPS61117641A JP S61117641 A JPS61117641 A JP S61117641A JP 59238195 A JP59238195 A JP 59238195A JP 23819584 A JP23819584 A JP 23819584A JP S61117641 A JPS61117641 A JP S61117641A
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- refresh
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
水兄Ｉｌｌは記憶ｖｔ′Ｉｌに関し、特に半尋体ダイナ
ミック型の記４ａ素子を使用しかつ当該記憶素子のα線
によるいわゆるソフト１ラーの発９．を救湾づるように
した記憶装δにＩｌ！ｌ？ｌる。
ミック型の記４ａ素子を使用しかつ当該記憶素子のα線
によるいわゆるソフト１ラーの発９．を救湾づるように
した記憶装δにＩｌ！ｌ？ｌる。
従来技術
半尋体ダイナミック型記憶素子のＥチ密度化に「１′い
、記憶装置のケース材料から放出されるα線によって記
憶情報の破壊現象が生じていわゆるラフ１〜エラーが発
生ずる。かかるソフトエラーの！５！済方法どして、従
来の記憶装置ｒは、１ピツ１〜ｎＴ ＋丁−２ビットエ
ラー検出は能を（ＮＪ加して、外部からの読出し動作時
に１ピツＩ〜１ラーが検出されると。
、記憶装置のケース材料から放出されるα線によって記
憶情報の破壊現象が生じていわゆるラフ１〜エラーが発
生ずる。かかるソフトエラーの！５！済方法どして、従
来の記憶装置ｒは、１ピツ１〜ｎＴ ＋丁−２ビットエ
ラー検出は能を（ＮＪ加して、外部からの読出し動作時
に１ピツＩ〜１ラーが検出されると。
当該エラービットを訂正して外部装置へｆ−タを転送づ
°ると具に、１ピツ１へ−エラー検出偕ちをも送るよう
になっている。そしにの場合、外部’ｓ＆ Ｍ’、（Ｃ
１よこのエラー検出槽２）に応答して動作−１１１込み
を行い、再度記憶Ｓ置に封して受信した読出しデー／Ｊ
を８込みデータとして転送して円込み動作を実行さ吐る
ようにしている。
°ると具に、１ピツ１へ−エラー検出偕ちをも送るよう
になっている。そしにの場合、外部’ｓ＆ Ｍ’、（Ｃ
１よこのエラー検出槽２）に応答して動作−１１１込み
を行い、再度記憶Ｓ置に封して受信した読出しデー／Ｊ
を８込みデータとして転送して円込み動作を実行さ吐る
ようにしている。
かかる方法で）Ｊ、外部装置における割込み、ｆｉｌｌ
１１ｎの増加により記憶装置との聞のスルーブッ１−
の低下を１Ｇ来し、また記憶装置にあっては、アクセス
されていないアドレスにλ・１してソフ１−」ニラ−が
生じてこれ等が同一アドレスで生ずる場合には訂正率１
１ｉ’、 Ｌシーとなる機会が増大するという欠員があ
る。
１１ｎの増加により記憶装置との聞のスルーブッ１−
の低下を１Ｇ来し、また記憶装置にあっては、アクセス
されていないアドレスにλ・１してソフ１−」ニラ−が
生じてこれ等が同一アドレスで生ずる場合には訂正率１
１ｉ’、 Ｌシーとなる機会が増大するという欠員があ
る。
発明の目的
本発明１よＬ記従来装置の欠点をＩＡ除ずべくなされた
ものであり、ぞの目的どりるどころ（、Ｌ、記憶回路の
全アドレス空回をリフレッシュ動作周用毎に読出しＶエ
ラー検出をなし、エラー検出さ机ればそれを訂■しＣ記
憶回路ヘト１１込みしかる１ｐリフレツシ１動作へ移行
りるように構成して、記憶素ｆの（Ｘ線によるソフＩへ
ｊ−シーのｊ！Ｉ汎処狸峙聞を短縮し２１Ｊ′Ｆ良くｌ
シー救済を／１すにうにした記憶装置を提供づることに
ある。
ものであり、ぞの目的どりるどころ（、Ｌ、記憶回路の
全アドレス空回をリフレッシュ動作周用毎に読出しＶエ
ラー検出をなし、エラー検出さ机ればそれを訂■しＣ記
憶回路ヘト１１込みしかる１ｐリフレツシ１動作へ移行
りるように構成して、記憶素ｆの（Ｘ線によるソフＩへ
ｊ−シーのｊ！Ｉ汎処狸峙聞を短縮し２１Ｊ′Ｆ良くｌ
シー救済を／１すにうにした記憶装置を提供づることに
ある。
発明の構成
本発明による記憶装置は、ダイナミック■１記憶素子と
、出込みデータにエラー訂正符Ｆ）を（＝ｌ加しＣ記憶
素子へ書込むエラー訂正符号発１手段と、記憶素子から
の読出しデータの１ピッ１−エラー発生を検出してこの
エラービフ１−を訂正づる１′／−検出訂正手段と、記
憶素子の記憶内容のリフレッシュ動作を１ＩＩＩ御する
リフレッシュυ制御手段とをイｊする記憶￥を胃であつ
′Ｃ、リフレッシコ動作の周１引良にリフレッシユυ１
込み要求に応ろして記憶素子からデータを読出す読出手
段と、この読出し−ｆ−夕がエラー検出訂正手段により
Ｃエン−検出乙１正されたときのみこの訂正ｆ−夕を記
ｔｉ木千へぶ込むよう指示口■；込手段とをイ１し、リ
フレッシュａｉ制御手段は、読出手段及び８込手段の動
作終了後にリフレッシュ動作をなしこのリフレッシＵ
’ｊ）ｊ ｉ’１終了１ｕにリフレッシュ割込み要求を
解除りるＪ、うＪｉ４成されでいることを特徴とりる。
、出込みデータにエラー訂正符Ｆ）を（＝ｌ加しＣ記憶
素子へ書込むエラー訂正符号発１手段と、記憶素子から
の読出しデータの１ピッ１−エラー発生を検出してこの
エラービフ１−を訂正づる１′／−検出訂正手段と、記
憶素子の記憶内容のリフレッシュ動作を１ＩＩＩ御する
リフレッシュυ制御手段とをイｊする記憶￥を胃であつ
′Ｃ、リフレッシコ動作の周１引良にリフレッシユυ１
込み要求に応ろして記憶素子からデータを読出す読出手
段と、この読出し−ｆ−夕がエラー検出訂正手段により
Ｃエン−検出乙１正されたときのみこの訂正ｆ−夕を記
ｔｉ木千へぶ込むよう指示口■；込手段とをイ１し、リ
フレッシュａｉ制御手段は、読出手段及び８込手段の動
作終了後にリフレッシュ動作をなしこのリフレッシＵ
’ｊ）ｊ ｉ’１終了１ｕにリフレッシュ割込み要求を
解除りるＪ、うＪｉ４成されでいることを特徴とりる。
１こ／１１例
１ス下、１和而を用い−ＣＡ光明の実／ｌＩ！ｉ例を説
明する。
明する。
第゛１図は本発明の実施例のブ［コック図であり、図に
Ｊメいて、図示Ｕぬ外部装Ｊ９からのｔ９込みデータ１
はデータ選択用スイッチ２の１人力とな−）でいる、、
このスイッチ２の曲入力に１．ｌ、１ビット訂ｉ１ ２
ビア１・、ｌシー検出回路１）の出力ｔが供給されＣＪ
ｉす、この出力９は記憶装置の読出しデータとして外！
ｆＢｖ：ｃｒｔへも供給されている、スイッ′ｆ２によ
る選択データ３は１ラ一訂正符号発生回路呼ニＪメいて
、Ｔシー訂正符号がｆ］加されてｖ１込みデータ５とな
っＴ：記憶回路６へ入力される。この記憶回路６からの
読出しデータ７はエラー検出訂正回路８に入力されてエ
ラー検出及び訂正１ｆｉなされりＧの読出しデータ９ど
なるのＣある。
Ｊメいて、図示Ｕぬ外部装Ｊ９からのｔ９込みデータ１
はデータ選択用スイッチ２の１人力とな−）でいる、、
このスイッチ２の曲入力に１．ｌ、１ビット訂ｉ１ ２
ビア１・、ｌシー検出回路１）の出力ｔが供給されＣＪ
ｉす、この出力９は記憶装置の読出しデータとして外！
ｆＢｖ：ｃｒｔへも供給されている、スイッ′ｆ２によ
る選択データ３は１ラ一訂正符号発生回路呼ニＪメいて
、Ｔシー訂正符号がｆ］加されてｖ１込みデータ５とな
っＴ：記憶回路６へ入力される。この記憶回路６からの
読出しデータ７はエラー検出訂正回路８に入力されてエ
ラー検出及び訂正１ｆｉなされりＧの読出しデータ９ど
なるのＣある。
外ｔＪＩ装置よりのアドレス信号１０ ｔＪ信号選択用
スイッヂ１１の１人力となってＪ３す、ぞの他入力には
、内部アドレス発生回路１５から発生されるアドレス１
古″；′ＩＪ１６が印加され工いる１、この内部アドレ
ス発生回路’ｌ ５１Ｊ、リフレッシュ割込み制υ１１
１Ｑ回路１３からのりフレッシコ割込み（二号１４を入
力として２進計数回路をイｊＩｊるものぐ、この＾１数
回路の計数出力がリフレッシュ用のアドレス信号１６と
なる。当該リフレッシ７割込みａｔｌＩ ａ Ｆｉｔ路
１３１まりフレッシｌ仙作を周１１１Ｊ的に行うｌこめ
に必要なタイマ回路をイｊしており、このタイマ回路に
Ｊ、１［す７レツシ！割込み：１？求（１４）が周１引
的に発生されて先の内部アドレス発生回路１５及び外部
装置へ転送されるのである。
スイッヂ１１の１人力となってＪ３す、ぞの他入力には
、内部アドレス発生回路１５から発生されるアドレス１
古″；′ＩＪ１６が印加され工いる１、この内部アドレ
ス発生回路’ｌ ５１Ｊ、リフレッシュ割込み制υ１１
１Ｑ回路１３からのりフレッシコ割込み（二号１４を入
力として２進計数回路をイｊＩｊるものぐ、この＾１数
回路の計数出力がリフレッシュ用のアドレス信号１６と
なる。当該リフレッシ７割込みａｔｌＩ ａ Ｆｉｔ路
１３１まりフレッシｌ仙作を周１１１Ｊ的に行うｌこめ
に必要なタイマ回路をイｊしており、このタイマ回路に
Ｊ、１［す７レツシ！割込み：１？求（１４）が周１引
的に発生されて先の内部アドレス発生回路１５及び外部
装置へ転送されるのである。
外部装置からのアドレス１０と内部アドレス発生口に’
３１５からのアドレスとはアドレス信オ選択用スイッチ
１２により択一的に選択されて配憶回路６のアドレスと
４【る。
３１５からのアドレスとはアドレス信オ選択用スイッチ
１２により択一的に選択されて配憶回路６のアドレスと
４【る。
２１は外部装置から転送される初負指定情報並びに動ｌ
￥要求信号ＣありｆｌＪｎ解読制御回Ｖδ２２へ供給さ
れ、この動作解読制御回路２２からは仙（′１要求信号
２３及び各種動作指定信号２４が人々発生される。リフ
レッシュ待合せ回路１７ ＧｉＬ、この動ｌ￥要求信号
２３及びリフレッシｊ割迷み要求割込１４を入力として
リフレッシ」要求がないどきに動作要求信号があれば、
外部装置からの仙作旧定に従うａ、ＩＩ １２Ｉを行い
、一方、動作四求信号がないどきにリフレッシュ割込み
要求があれば、記憶回路６に対してリフレッシュ！ＩＪ
Ｊ作制御を行う、、また、この回路１７は、リフレッシ
−’？；’Ｉ込み要求（、ｉ ；３と動作要求１；！ｙ
ｊとがある期間重畳づれば、動作要求（５号を優つ１シ
させて実行し、その動イ１終了後にリフレッシュす１作
を実行するａｉｌＪ御をなす機能を右り′る。
￥要求信号ＣありｆｌＪｎ解読制御回Ｖδ２２へ供給さ
れ、この動作解読制御回路２２からは仙（′１要求信号
２３及び各種動作指定信号２４が人々発生される。リフ
レッシュ待合せ回路１７ ＧｉＬ、この動ｌ￥要求信号
２３及びリフレッシｊ割迷み要求割込１４を入力として
リフレッシ」要求がないどきに動作要求信号があれば、
外部装置からの仙作旧定に従うａ、ＩＩ １２Ｉを行い
、一方、動作四求信号がないどきにリフレッシュ割込み
要求があれば、記憶回路６に対してリフレッシュ！ＩＪ
Ｊ作制御を行う、、また、この回路１７は、リフレッシ
−’？；’Ｉ込み要求（、ｉ ；３と動作要求１；！ｙ
ｊとがある期間重畳づれば、動作要求（５号を優つ１シ
させて実行し、その動イ１終了後にリフレッシュす１作
を実行するａｉｌＪ御をなす機能を右り′る。
このリフレッシュ待合せ回路１７の出力１８ど各ｆＩＩ
！動作指定４ｇ号２４とはタイミング信号発生回路１つ
へ人力され、各動作指定のａ＋ｌｌ陣に要するり・（ミ
ング濡号を発生するｂのＣある。こタイミング信号の１
つ２０は記憶回路６へ供給きれて、口「ンアドレススト
［１−ブ、コラムフ２ドレスストローブ及び出込みタイ
ミング信号となる。
！動作指定４ｇ号２４とはタイミング信号発生回路１つ
へ人力され、各動作指定のａ＋ｌｌ陣に要するり・（ミ
ング濡号を発生するｂのＣある。こタイミング信号の１
つ２０は記憶回路６へ供給きれて、口「ンアドレススト
［１−ブ、コラムフ２ドレスストローブ及び出込みタイ
ミング信号となる。
かかる構成の記憶１ｉ！において、半尋体ダイナミック
型記憶素子のα線によるラフ１〜１ラーの救済処理は記
憶セルに保持されている情報の誤りを正しく復元りるこ
とぐあり、Ｊ、って配憶回路の全アドレス空間を適当な
周期で読出し動作を１１い、そのＦ＋！１宋１ピッ１−
「シーとし【検出された場合は、当該ピッＩ−をエラー
訂正した後再痕当：浅７′ドレスに対し【書込み動作を
ｌＪすようにすれば良い、。
型記憶素子のα線によるラフ１〜１ラーの救済処理は記
憶セルに保持されている情報の誤りを正しく復元りるこ
とぐあり、Ｊ、って配憶回路の全アドレス空間を適当な
周期で読出し動作を１１い、そのＦ＋！１宋１ピッ１−
「シーとし【検出された場合は、当該ピッＩ−をエラー
訂正した後再痕当：浅７′ドレスに対し【書込み動作を
ｌＪすようにすれば良い、。
そこで、リフレッシ：Ｌ動伯の周１１毎に内部ｊノドレ
ス情報をアドレス光（１回路１５からπ１し、このとき
の内部アドレスに対応ツる；Ａ２ Ｓ回路６への通１片
の続出し動作を実行さけこの７ドレスＬ二にるに出しデ
ータをエラー検出ぎ迂回路８に（倹白してその結果エラ
ーがな１プれば、この＋ｈ １１に杭い（通常のリフレ
ッシュ動肖を行なう。−・ｌＪ、］］Ｔ７−検出土■正
回路で１ビットエラーが検出されれば、当該ビットを訂
正した後通常目込み仙ｒ［を行い。
ス情報をアドレス光（１回路１５からπ１し、このとき
の内部アドレスに対応ツる；Ａ２ Ｓ回路６への通１片
の続出し動作を実行さけこの７ドレスＬ二にるに出しデ
ータをエラー検出ぎ迂回路８に（倹白してその結果エラ
ーがな１プれば、この＋ｈ １１に杭い（通常のリフレ
ッシュ動肖を行なう。−・ｌＪ、］］Ｔ７−検出土■正
回路で１ビットエラーが検出されれば、当該ビットを訂
正した後通常目込み仙ｒ［を行い。
この訂正データを１号度スイッチ２及び」−シー５１正
符号発生回路４を介して同一アドレスの記（Ｑｌｉ１路
へこれを出込み、その後に通常のリフレッシュ動作を行
うのである。
符号発生回路４を介して同一アドレスの記（Ｑｌｉ１路
へこれを出込み、その後に通常のリフレッシュ動作を行
うのである。
かかる一連の動作を記憶回路６の全アドレス゛空間に対
して行えば、ソフトエラーの救溜がより効果的に可能と
なる。
して行えば、ソフトエラーの救溜がより効果的に可能と
なる。
第２図はかかる動作のタイムチ１？−１−の例でｄｌす
、Ａは周１ｊＪ Ｔ １毎に発生するりフレッシｊυ１
込み１に弓でＣりり、Ｃμソフト■ラシー清に１″Ｊ与
り゛る読出し仙肖であり、Ｄはこの読出し動作Ｃの結果
１ビットエラーが検出され！、：場合にこのピッＩ〜を
訂正した後に記憶回路へ再疫デークを忠込む仙伯である
。［は通常のリフレッシュ動作ぐあり、Ｆ（、Ｌ動作へ
によって記憶回路の全アドレス空間を指示りる内部アド
レス信号Ｃあり、周期Ｔ１毎に２進加Ｑされる。８は外
部装置からの動作要求に対する実１ｊ状態を示しており
、リフレッシュ動作と重畳し／〔”１４合に（ま、リフ
レッシコ持合１！回路１７によるａ、ＩＩ ＩＩＩによ
って、この外部からの指令動作Ｂが他の動（ＴＣ・〜Ｅ
に対しＣ優先して行われるのである。９７１７２１４８
作が終了１゛れば、リフレツ１１６号八は消失す６゜ 凡用の旌ｌ 本発明によれば、リフレッシ−Ｉ動作の周期ＩＩ７に記
憶回路からデータを読出しこれをエラー検出りるにうに
し、上シー検出されればエラーを訂１１−シて後リフレ
ッシュ＋））（’＋をなすＪ：うにし！こので、リフレ
ッシュ要求に対１Ｊる通゛常動作のジ−クンスフ、１１
込み処理や、読出し１ビットエラー１．ＩＩの再、１：
込、ｈ動作に対する割込み処理等を必セとしｌＪ−いの
Ｕ−１記憶装置聞Ｃのスルーブッ１−の低下をＲ，１宋
りることがない。また、記憶装囮内ＣＩクヒスされない
アト−レス領域でのソノ１−エラー発生率の増加を減少
させることが可能どなる。
、Ａは周１ｊＪ Ｔ １毎に発生するりフレッシｊυ１
込み１に弓でＣりり、Ｃμソフト■ラシー清に１″Ｊ与
り゛る読出し仙肖であり、Ｄはこの読出し動作Ｃの結果
１ビットエラーが検出され！、：場合にこのピッＩ〜を
訂正した後に記憶回路へ再疫デークを忠込む仙伯である
。［は通常のリフレッシュ動作ぐあり、Ｆ（、Ｌ動作へ
によって記憶回路の全アドレス空間を指示りる内部アド
レス信号Ｃあり、周期Ｔ１毎に２進加Ｑされる。８は外
部装置からの動作要求に対する実１ｊ状態を示しており
、リフレッシュ動作と重畳し／〔”１４合に（ま、リフ
レッシコ持合１！回路１７によるａ、ＩＩ ＩＩＩによ
って、この外部からの指令動作Ｂが他の動（ＴＣ・〜Ｅ
に対しＣ優先して行われるのである。９７１７２１４８
作が終了１゛れば、リフレツ１１６号八は消失す６゜ 凡用の旌ｌ 本発明によれば、リフレッシ−Ｉ動作の周期ＩＩ７に記
憶回路からデータを読出しこれをエラー検出りるにうに
し、上シー検出されればエラーを訂１１−シて後リフレ
ッシュ＋））（’＋をなすＪ：うにし！こので、リフレ
ッシュ要求に対１Ｊる通゛常動作のジ−クンスフ、１１
込み処理や、読出し１ビットエラー１．ＩＩの再、１：
込、ｈ動作に対する割込み処理等を必セとしｌＪ−いの
Ｕ−１記憶装置聞Ｃのスルーブッ１−の低下をＲ，１宋
りることがない。また、記憶装囮内ＣＩクヒスされない
アト−レス領域でのソノ１−エラー発生率の増加を減少
させることが可能どなる。
第１図は本発明の実施例の１０ツク図、第２図は第１図
の動作の１Ｆ／４を示ツタイムブ！・−トｒ：ある。 主要部分の符号の説明
の動作の１Ｆ／４を示ツタイムブ！・−トｒ：ある。 主要部分の符号の説明
Claims (1)
- ダイナミック型記憶素子と、書込みデータにエラー訂正
符号を付加して前記記憶素子へ書込むエラー訂正符号発
生手段と、前記記憶素子からの読出しデータの１ビット
エラー発生を検出してこのエラービットを訂正するエラ
ー検出訂正手段と、前記記憶素子の記憶内容のリフレッ
シュ動作を制御するリフレッシュ制御手段とを有する記
憶装置であつて、リフレッシュ動作の周期毎にリフレッ
シュ割込み要求に応答して前記記憶素子からデータを読
出す読出手段と、この読出しデータが前記エラー検出訂
正手段によつてエラー検出訂正されたときのみこの訂正
データを前記記憶素子へ書込むよう指示する書込手段と
を有し、前記リフレッシュ制御手段は、前記読出手段及
び書込手段の動作終了後にリフレッシュ動作をなしこの
リフレッシュ動作終了後に前記リフレッシュ割込み要求
を解除するよう構成されていることを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238195A JPS61117641A (ja) | 1984-11-12 | 1984-11-12 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238195A JPS61117641A (ja) | 1984-11-12 | 1984-11-12 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117641A true JPS61117641A (ja) | 1986-06-05 |
Family
ID=17026568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238195A Pending JPS61117641A (ja) | 1984-11-12 | 1984-11-12 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317761A (ja) * | 1989-06-15 | 1991-01-25 | Nec Corp | 主記憶装置 |
| JPH0713786A (ja) * | 1992-11-30 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | エラー訂正方法及びエラー訂正装置 |
-
1984
- 1984-11-12 JP JP59238195A patent/JPS61117641A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317761A (ja) * | 1989-06-15 | 1991-01-25 | Nec Corp | 主記憶装置 |
| JPH0713786A (ja) * | 1992-11-30 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | エラー訂正方法及びエラー訂正装置 |
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