JPS6010340B2 - メモリ診断制御方式 - Google Patents
メモリ診断制御方式Info
- Publication number
- JPS6010340B2 JPS6010340B2 JP55093620A JP9362080A JPS6010340B2 JP S6010340 B2 JPS6010340 B2 JP S6010340B2 JP 55093620 A JP55093620 A JP 55093620A JP 9362080 A JP9362080 A JP 9362080A JP S6010340 B2 JPS6010340 B2 JP S6010340B2
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- JP
- Japan
- Prior art keywords
- diagnostic
- memory
- data
- access
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はメモリの診断制御方式に関するものである。
半導体メモリの技術進歩は近年非常にめざましいものが
あり、チップ内に大容量のメモリセルを内蔵するため、
そのメモリセルを構成するトランジスタおよびこれらの
セル間の結線のための導線パターンは微細化しつつある
。
あり、チップ内に大容量のメモリセルを内蔵するため、
そのメモリセルを構成するトランジスタおよびこれらの
セル間の結線のための導線パターンは微細化しつつある
。
しかしながらトランジスタや導線が微細化すると、記憶
セルを構成している物質そのものが破壊されてしまうこ
とによる物質的欠陥に起因するハードエラーの他に記憶
セルが保持している“１”又は“０”の情報が反転して
しまうというソフトエラーが問題となってくる。
セルを構成している物質そのものが破壊されてしまうこ
とによる物質的欠陥に起因するハードエラーの他に記憶
セルが保持している“１”又は“０”の情報が反転して
しまうというソフトエラーが問題となってくる。
ここでソフトエラーとはメモリデバイスにランダムに発
生し、繰返すことのないシングルビットエラーであり、
このエラーは永久的なものではない。
生し、繰返すことのないシングルビットエラーであり、
このエラーは永久的なものではない。
従ってソフトエラーを起したビットは次の該ビットに対
する書込みサイクルで完全に回復してしまう。ＭＯＳダ
イナミックＲＡＭやＣＣＤ等の調ゆる蓄積コンデンサの
小数キャリャ電荷があるかないかにより、バィナリーな
情報を保持する記憶素子を使用したダイナミックメモリ
システムに見られるソフトェラ−は、システムノイズや
、電圧余裕の限界センス増幅器あるいはパターン感度に
よって起るものの他に最近ソフトエラーの新しいメカニ
ズムとして、パッケージ材料等からの強電離性放射線（
主にＱ線）がダイナミックノードを一時的に逆転するこ
とが明らかになってきた。
する書込みサイクルで完全に回復してしまう。ＭＯＳダ
イナミックＲＡＭやＣＣＤ等の調ゆる蓄積コンデンサの
小数キャリャ電荷があるかないかにより、バィナリーな
情報を保持する記憶素子を使用したダイナミックメモリ
システムに見られるソフトェラ−は、システムノイズや
、電圧余裕の限界センス増幅器あるいはパターン感度に
よって起るものの他に最近ソフトエラーの新しいメカニ
ズムとして、パッケージ材料等からの強電離性放射線（
主にＱ線）がダイナミックノードを一時的に逆転するこ
とが明らかになってきた。
このＱ線等によるソフトエラーは蓄積される電荷量に大
いに関係がある。
いに関係がある。
即ち電荷が蓄積された状態を情報“１”、電荷が放電さ
れ、空の状態を情報“０”に対応づけたとき“１”と“
０”の境界電荷である臨界電荷が大きければＱ線による
影響は小さく、情報が反転することがなくなる。しかし
ながら一般的にはメモリ素子の高集積化が進むにつれて
前に述べたようにセルを構成するトランジスタは小さく
なり、この臨界電荷も小さくなる。このことはＱ線等に
よるソフトエラー発生頻度の増大を招くことになる。高
信頼度記憶装置を構成する場合、一般には１ビットエラ
ー修正、２ビットエラー検出のエラー訂正機構（ＳＥＣ
−ＤＥＤ コードの採用）が設けられているが、上記の
ようなソフトエラーが頻発するとこのＳＥＣ−ＤＥＤ
コードでも十分な装置信頼度が得られなくなる。
れ、空の状態を情報“０”に対応づけたとき“１”と“
０”の境界電荷である臨界電荷が大きければＱ線による
影響は小さく、情報が反転することがなくなる。しかし
ながら一般的にはメモリ素子の高集積化が進むにつれて
前に述べたようにセルを構成するトランジスタは小さく
なり、この臨界電荷も小さくなる。このことはＱ線等に
よるソフトエラー発生頻度の増大を招くことになる。高
信頼度記憶装置を構成する場合、一般には１ビットエラ
ー修正、２ビットエラー検出のエラー訂正機構（ＳＥＣ
−ＤＥＤ コードの採用）が設けられているが、上記の
ようなソフトエラーが頻発するとこのＳＥＣ−ＤＥＤ
コードでも十分な装置信頼度が得られなくなる。
即ちソフト１ビットエラーが重なり、２ビット以上のエ
ラーとなるケースが出てくるし、他に固定的なハード障
害の１ビットエラーがあり、これにソフト１ビットエラ
ーが重なり、２ビット以上のエラーになるケースが生じ
てくるからである。ソフトエラーそのものを消す手段と
しては例えば特公昭５１一２８４８４に示されるように
、外部装置である中央演算装置又はチャネル制御装置か
らメモリへの書込み動作又は議出し動作とは別に定期的
にメモリを議出し、エラーがあれば、該エラーを修正し
、修正されたデータをメモ川こ再書込みをするための診
断走査手段を用意することが考えられる。
ラーとなるケースが出てくるし、他に固定的なハード障
害の１ビットエラーがあり、これにソフト１ビットエラ
ーが重なり、２ビット以上のエラーになるケースが生じ
てくるからである。ソフトエラーそのものを消す手段と
しては例えば特公昭５１一２８４８４に示されるように
、外部装置である中央演算装置又はチャネル制御装置か
らメモリへの書込み動作又は議出し動作とは別に定期的
にメモリを議出し、エラーがあれば、該エラーを修正し
、修正されたデータをメモ川こ再書込みをするための診
断走査手段を用意することが考えられる。
一方、該メモリ部からの論出しデータを一時保持する読
出しデータレジスタを有する記憶装置において、該メモ
リ部からの議出しデータを調べる場合、該議出しデータ
レジスタの内容を装置に用意されている保守盤又は外部
コンソールのランプに表示し、その表示よりオペレータ
が目視判断するという手法が一般的に行なわれる。
出しデータレジスタを有する記憶装置において、該メモ
リ部からの議出しデータを調べる場合、該議出しデータ
レジスタの内容を装置に用意されている保守盤又は外部
コンソールのランプに表示し、その表示よりオペレータ
が目視判断するという手法が一般的に行なわれる。
この場合、通常アクセスの間隔が非常に短く、かつリー
ドメラィトデータの値に何らの規則性もないとすればリ
ードデータの状態を上述保守盤等の表示部に表示しても
ランプの点灯、半点灯及び消灯の３者が区別し得る程度
である。上述診断アクセスの周期は２〔ｍｓ〕程度が一
般的であり、通常アクセスの間隔はこれより更に短い間
隔で動作することが多いため通常アクセスの状態を表示
したところでオペレータによるリートーデータの値を直
接目視判断することは困難である。しかしながら、通常
アクセスがオペレータが目視判断できる程度の間隔で行
なわれる場合、あるいは、通常アクセスの間隔はかなり
短かくても特定の規則性を有するデータを観測するとき
、更にはマニアルクロツク動作時にはランプに表示され
るデータ値は充分目視可能である。
ドメラィトデータの値に何らの規則性もないとすればリ
ードデータの状態を上述保守盤等の表示部に表示しても
ランプの点灯、半点灯及び消灯の３者が区別し得る程度
である。上述診断アクセスの周期は２〔ｍｓ〕程度が一
般的であり、通常アクセスの間隔はこれより更に短い間
隔で動作することが多いため通常アクセスの状態を表示
したところでオペレータによるリートーデータの値を直
接目視判断することは困難である。しかしながら、通常
アクセスがオペレータが目視判断できる程度の間隔で行
なわれる場合、あるいは、通常アクセスの間隔はかなり
短かくても特定の規則性を有するデータを観測するとき
、更にはマニアルクロツク動作時にはランプに表示され
るデータ値は充分目視可能である。
ところがこのような場合に診断アクセスが行なわれると
、本釆表示されるべきリードデータが講出しデータレジ
スタから消滅してしまい、ランプ上での見え方が異なっ
てしまうことになる。このような不都合をなくすため、
正常アクセス用論出しデータレジスタと、診断動作用読
出しデータレジスタを別々に用意し、診断動作において
は正常アクセス用議出しデータレジスタの内容が変らな
いようにする手法が考えられるが、金物量が膨大になり
、コスト的増大を招くことになる。
、本釆表示されるべきリードデータが講出しデータレジ
スタから消滅してしまい、ランプ上での見え方が異なっ
てしまうことになる。このような不都合をなくすため、
正常アクセス用論出しデータレジスタと、診断動作用読
出しデータレジスタを別々に用意し、診断動作において
は正常アクセス用議出しデータレジスタの内容が変らな
いようにする手法が考えられるが、金物量が膨大になり
、コスト的増大を招くことになる。
本発明は、コスト的増大を招くことなく、有効なデータ
チェックを行なうことを目的とする。そのため、診断動
作終了後、該診断動作開始直前のアドレスに対応する議
出しデータをリードデータレジスタに再格納することを
特徴とする。以下、図面に基き本発明を説明する。
チェックを行なうことを目的とする。そのため、診断動
作終了後、該診断動作開始直前のアドレスに対応する議
出しデータをリードデータレジスタに再格納することを
特徴とする。以下、図面に基き本発明を説明する。
第１図は本発明を適用するメモリ診断構成の一実施例で
あり、メモリエラー訂正機構として１ビットエラー訂正
コードを採用している。
あり、メモリエラー訂正機構として１ビットエラー訂正
コードを採用している。
１‘よ〆モリ部であり、データ部ＭＤとチェックビット
部ＭＣによりなっている。
部ＭＣによりなっている。
ＭＤ，ＭＣからの論出しデータそれぞれ１６，１７は議
出しデータレジスタ２に一時格納される。２の出力１８
（データ部）１９（チェックビット部）は共にシンドロ
ーム計算回路３、データ修正回路５および表示回路１１
へ送られる。
出しデータレジスタ２に一時格納される。２の出力１８
（データ部）１９（チェックビット部）は共にシンドロ
ーム計算回路３、データ修正回路５および表示回路１１
へ送られる。
シンドｏ−ム計算回路３においては１８，１９のデータ
の中にどのようなエラーがあったかを計算し、修正可能
な誤りである場合には、そのシンドローム１，ｏをシン
ドロームデコーダ４１こ送る。
の中にどのようなエラーがあったかを計算し、修正可能
な誤りである場合には、そのシンドローム１，ｏをシン
ドロームデコーダ４１こ送る。
４においてはシンドローム１，ｏをデコーダし、１８，
１９のうちのどのビットを修正すべきかを判断し、その
結果１，．を、データ修正回路５に送り、５において１
８，１９のうちの誤りデータを修正し、外部処理装置へ
修正データ１，２を転送する。
１９のうちのどのビットを修正すべきかを判断し、その
結果１，．を、データ修正回路５に送り、５において１
８，１９のうちの誤りデータを修正し、外部処理装置へ
修正データ１，２を転送する。
一方、本例の記憶装置において診断制御回路１０が設け
てあり、定期的にメモリ部１を走査（講出し動作）し、
１の中に誤りがあれば、該誤りデータを修正し、修正デ
ータをメモリ１へ書直すという動作を実行する。１０の
中にはタイマーとアドレスカウンタおよびメモリ起動ク
ロック発生回路があり、一定周期で１の全アドレスを走
査するよう制御される。
てあり、定期的にメモリ部１を走査（講出し動作）し、
１の中に誤りがあれば、該誤りデータを修正し、修正デ
ータをメモリ１へ書直すという動作を実行する。１０の
中にはタイマーとアドレスカウンタおよびメモリ起動ク
ロック発生回路があり、一定周期で１の全アドレスを走
査するよう制御される。
１回の走査（１診断サイクル）では１アドレス分のみの
謙出し動作とエラーがあれば修正のための書込み動作が
実行され、次に、タイマーで指定される一定の時間（例
えば１仇ｈＳ）すぎると、次のアドレスに対する１診断
サイクルが実行される。
謙出し動作とエラーがあれば修正のための書込み動作が
実行され、次に、タイマーで指定される一定の時間（例
えば１仇ｈＳ）すぎると、次のアドレスに対する１診断
サイクルが実行される。
アドレスの歩進は診断制御回路１０が備えるアドレスカ
ウンタにより行われる。タイマにより指定される一定時
間が来ると診断要求信号１２ｏを外部処理装置へ送り、
外部処理装置より診断動作。
ウンタにより行われる。タイマにより指定される一定時
間が来ると診断要求信号１２ｏを外部処理装置へ送り、
外部処理装置より診断動作。
ＯＫという信号１２，を受取ると、診断起動クロツクー
，８を発生し該信号を、起動クロック切換回路９へ送出
する。
，８を発生し該信号を、起動クロック切換回路９へ送出
する。
又アドレスカウンタで指定された診断アドレスー，４を
アドレス切換回路８へ送出する。
アドレス切換回路８へ送出する。
診断動作ＯＫとなったとき、信号１，６により回路９，
８において外部処理装置からの正常メモリ起動クロック
１４およびアドレスレジスタ７に入っているアドレス情
報１，３に代り、１，６，１，４を選択する。
８において外部処理装置からの正常メモリ起動クロック
１４およびアドレスレジスタ７に入っているアドレス情
報１，３に代り、１，６，１，４を選択する。
選択されたメモリ起動クロック１，７、アドレス１，５
‘こより１の読出し動作を実行する。
‘こより１の読出し動作を実行する。
この動作において１８，１９の中に誤りがない場合、又
は訂正不可の誤りがあった場合にはこの診断サイクルは
完了するが、訂正可能なエラーが検出された時は、該誤
りデータを修正すると共に、シンドローム計算回路３に
より訂正可能なエラーがあったことを信号１，９により
１川こ伝える。１，９を受取ると１０は書込み起動クロ
ックを発生し、先きの読出しアドレスと同じアドレスに
対し、５によって修正されたデータ１，２を書込みデー
タ選択回路６で、ＭＤ，ＭＣの書込みデータとして、１
，２を使用するよう選択し、該修正されたデータを書込
む動作を実行し、１診断サイクルを完了する。
は訂正不可の誤りがあった場合にはこの診断サイクルは
完了するが、訂正可能なエラーが検出された時は、該誤
りデータを修正すると共に、シンドローム計算回路３に
より訂正可能なエラーがあったことを信号１，９により
１川こ伝える。１，９を受取ると１０は書込み起動クロ
ックを発生し、先きの読出しアドレスと同じアドレスに
対し、５によって修正されたデータ１，２を書込みデー
タ選択回路６で、ＭＤ，ＭＣの書込みデータとして、１
，２を使用するよう選択し、該修正されたデータを書込
む動作を実行し、１診断サイクルを完了する。
完了したのちは１，８をオフにし、正常動作が実行され
るよう回路６，８，９においてそれぞれ外部処理装置か
らの書込みデータ１，，１２、外部処理装置からのアド
レス１３をレジス夕に入れた情報１，３、および外部処
理装置からのメモリ起動クロック１４を選択する。
るよう回路６，８，９においてそれぞれ外部処理装置か
らの書込みデータ１，，１２、外部処理装置からのアド
レス１３をレジス夕に入れた情報１，３、および外部処
理装置からのメモリ起動クロック１４を選択する。
次に、上述診断動作開始直前のアドレスに塞き議出し動
作を実行せしめることによって、該診断動作直前にリー
ドデータレジスタ２に格納されていた論出しデータを再
格納する。尚、該診断動作開始直前のアドレスは、当該
診断動作においてアドレスレジスタ７が用いられずに直
接メモリ１に対して出力されるため、上述アドレスレジ
スタ７には診断動作開始直前のアドレスが格納されてい
る。よって、該アドレスレジス夕７に格納されている診
断動作直前のアドレスに基き読出しすることによりリー
ドデータレジスタ２に期待データを格納できる。以上の
ように本発明によれば、定期的論出し動作（診断動作）
終了後、該診断動作開始直前のアドレスに対して読出し
を行なうことによって、当該アドレスに対応するりード
データをレジスタに格納することができる。
作を実行せしめることによって、該診断動作直前にリー
ドデータレジスタ２に格納されていた論出しデータを再
格納する。尚、該診断動作開始直前のアドレスは、当該
診断動作においてアドレスレジスタ７が用いられずに直
接メモリ１に対して出力されるため、上述アドレスレジ
スタ７には診断動作開始直前のアドレスが格納されてい
る。よって、該アドレスレジス夕７に格納されている診
断動作直前のアドレスに基き読出しすることによりリー
ドデータレジスタ２に期待データを格納できる。以上の
ように本発明によれば、定期的論出し動作（診断動作）
終了後、該診断動作開始直前のアドレスに対して読出し
を行なうことによって、当該アドレスに対応するりード
データをレジスタに格納することができる。
即ち、上述診断動作のために消滅してしまうリードデー
タを再格納しデータチェックを行なうことができる。
タを再格納しデータチェックを行なうことができる。
図は本発明の一実施例を説明するための記憶装置である
。 １……メモリ、２……リードデータレジスタ、３・・…
・シンドローム計算回路、４・・・・・・デコーダ、５
・・・・・・データ訂正回路、６・・・・・・書込みデ
ータ選択回路、７・・・・・・アドレスレジスタ、８，
９・・・・・・切換回路、１０……診断制御回路、１１
・・…・表示回路。 芥／函
。 １……メモリ、２……リードデータレジスタ、３・・…
・シンドローム計算回路、４・・・・・・デコーダ、５
・・・・・・データ訂正回路、６・・・・・・書込みデ
ータ選択回路、７・・・・・・アドレスレジスタ、８，
９・・・・・・切換回路、１０……診断制御回路、１１
・・…・表示回路。 芥／函
Claims (1)
- １ 情報処理システムにおける処理プログラムやデータ
の格納に使用されるメモリ部と該メモリ部からの読出し
データを一時保持する読出しデータレジスタと外部処理
装置からのメモリ部へのアクセス（正常アクセス）に対
するアドレス情報を一時保持するアドレスレジスタ、お
よび該メモリ部の診断のために正常アクセスとは別にメ
モリ部に対し診断アクセスを実行せしめる手段を有する
記憶装置のメモリ診断制御方式において、正常アクセス
に対しても、診断アクセスに対しても前記読出しデータ
レジスタを使用するとき、診断アクセス完了後、読出し
データレジスタの内容を該診断アクセス直前の正常アク
セス時の状態に復帰させることを特徴とするメモリ診断
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55093620A JPS6010340B2 (ja) | 1980-07-09 | 1980-07-09 | メモリ診断制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55093620A JPS6010340B2 (ja) | 1980-07-09 | 1980-07-09 | メモリ診断制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720996A JPS5720996A (en) | 1982-02-03 |
| JPS6010340B2 true JPS6010340B2 (ja) | 1985-03-16 |
Family
ID=14087357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55093620A Expired JPS6010340B2 (ja) | 1980-07-09 | 1980-07-09 | メモリ診断制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010340B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537314Y2 (ja) * | 1986-08-30 | 1993-09-21 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008010233A1 (de) | 2008-02-21 | 2009-08-27 | Robert Bosch Gmbh | Anordnung zur Überprüfung eines Programmspeichers einer Recheneinheit |
-
1980
- 1980-07-09 JP JP55093620A patent/JPS6010340B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537314Y2 (ja) * | 1986-08-30 | 1993-09-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720996A (en) | 1982-02-03 |
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