SU1249590A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может найти применение при построении оперативных запоминающих устройств. Целью изобретени   вл етс  повьппение надежности устройства. Устройство содержит формирователь контрольных сигналов , блок управлени , формирователь сигналов ошибки, регистр адреса , блок свертки по модулю два, блок контрол , блок коррекции, первый и второй коммутаторы, накопитель, адресные , управл ющие информационные входы и выходы. Поставленна  цель достигаетс  введением формировател  сигналов ошибки и блока свертки по модулю два и соответствующими св з ми этих блоков с известными блоками устройства. 5 ил. с $ (Л

Description

Изобретение относитс  к вычислительной технике и может найти применение при построении оперативных запоминающих устройств (ОЗУ).

Цель изобретени  - повышение надежности устройства.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - схема блока управлени ; на фиг. 3 - схема блока контрол ; на фиг. 4 - схема блока свертки по модулю два; на фиг. 5 - схема первого коммутатора .

Устройство содержит адресные 1, управл ющий 2, информационные 3,и второй управл ющий 4 входы, выходы 5-1 и 5-2, формирователь 6 контрольных сигналов, блок 7 управлени , формирователь 8 сигналов ошибки, ре- гистр 9 адреса, блок 10 свертки по модулю два, блок 11 контрол , блок 12 коррекции, первый 13 и второй 14 коммутаторы и накопитель 15.

Формирователь 6 контрольных разр дов представл ет собой блок элементов свертки по модулю два, предназначен дл  формировани  дополнительных контрольных разр дов с использованием , например, матрицы кода Хзмминга и может быть реализован на интегральных микросхемах ИМС

Блок 7 управлени  (фиг. 2) содержит дешифратор 16,элементы НЕ 17 и 18 генератор 19, элементы И 20- 23 и триггер 24д предназначен  л  формировани  управл юпщх сигналов, синхронизирующих работу узлов устройства .

Формирователь 8 сигналов ошибки содержит регистр 25 сдвига с параллельной записью и элемент И 26,

Регистр 9 адреса предназначен дл  хранени  кода адреса, при чтении по которому данных с накопител  15 происходит сбой.

Блок 10 свертки по модулю два (фиг. 4) выполнен на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ.

Блок 11 контрол  (фиг. 3),содержащий формирователь 27 синдромов, элемент НЕ 28, свертку 29 по модулю два, дешифратор 30 номера корректирующего разр да, элементы И 31, НЕ 32, И 33 и ИЛИ 34, предназначен дл  анализа считанной из накопител  15 информации и формировани  сигнало ошибок.

5

Блок 12 коррекции предназначен дл  исправлени  тех разр дов данных, в которых обнаружены ошибки, и представл ет собой блок сверток по модулю два.

Коммутатор 13 (фиг. 5) предназначен дл  формировани  истинных либо и инверсных значений основных и контрольных разр дов данных. Коммутатор 14 предназначен дл  формировани  на выходе устройства откорректированного кода данных либо при наличии сбоев кода адреса сбойной  чейки контролируемой пам ти. Накопитель 15 предназначен дл  временного хранени  кода данных.

Перед началом работы устройство устанавливаетс  в начальное состо ние . Установка осуществл етс  про- 0 граммно или оператором по цепи 4.

В начальном состо нии на выходах регистра 25 формировател  8 сигналов ошибки устанавливаетс  уровень Лог. О и устройство готово к работе в штатном режиме.

Устройство работает следующим образом .

Информационные разр ды даннь1х поступают с информационной входной шины 3 на входы формировател  6 контрольных сигналов, формировател  8 сигнала ошибки, блока 10 свертки по модулю два и коммутатора 13. На выходе Формировател  6 формируетс j 5 использу  матрицу кода Хэмминга, дополнительные контрольные разр ды которые поступают затем иа блоки 8, 10 и 13. Таким образом, на выхо-- дах коммутатора 13 присутствуют сигналы с информационной шины 3 и с выхода формировател  6,

5

0

0

Количество разр дов сдвигового регистра 25 формировател  8 сигналов ошибки соответствует числу основных (информационных) и дополнительных (контрольных) разр дов данных, поступающих на его вход.

Количество ИМС блока 10 свертки по модулю два и коммутатора 14 соот- ветствует числу разр дов сдвигового регистра 25.

С выхода коммутатора 13 основные и контрольные разр ды данных поступа- ют на вход накопител  15, запись в

последний осуществл етс  по призна- ку Запись, который выставл етс  процессором на шине 2. При этом на

вотне 1 адреса процессор выставл ет код адреса  чейки накопител  15.

В режиме чтени  блок 11 контрол  анализирует записанные в накопитель 15 информационные и контрольные разр ды данных. При обнаружении однократной ошибки блок 12 коррекции инвертирует искаженный .разр д. С выхода блока 12 коррекции через коммутатор 14 данные поступают на информа-Ю записи, нулевой р&р д данных инверционные выхрды 5 устройства.

Если количество искаж енных разр дов данных, поступающих на блок 11 контрол  превьшгает корректируюш е вможности кода Хэмминга, на одном из выходов блока I 1 формируетс  сигнал Ошибка с уровнем Лог. О, поступающий на блок 7 управлени . В последнем сигнал Ошибка инвертируетс  элементом НЕ 18 и поступает на первый вход элемента И 23, на второй вход которого поступает тактова частота с местного генератора 19. Далее сигнал Ошибка с выхода блока 7 поступает на синхронизирующий вход регистра 9 адреса, при этом призводитс  запись кода адреса сбойной  чейки по другому входу регистра 9 с шины 1 адреса. По сигналу, поступающему с выхода дешифратора 16 бло- ка 7 управлени , сигнал с выхода регистра 9 через коммутатор 14 подключаетс  к выходной шине 5, Этот сигнал формируетс  при выставлении процессором на шину адреса кода подключени  , который  вл етс  адресом одной из  чеек накопител  15 из общего пол  адресов доступных процес сору.

При проведении диагностики узлов ОЗУ имитируетс  однократна  ошибка. Дл  нанесени  однократной ошибки в данные,которые занос тс  в накопитель 15,процессор выставл ет код вида 00.., 01 на шину 3 данных и код адреса за- писи на шину 1 адреса, который  вл етс  адресом одной из  чеек накопител  15 из общего пол  адресов, доступных процессору. Код адреса записи формирует на втором выходе де- шифратора 16 блока 7 управлени  сигнал Лог. 1.

При наличии признака Запись на шине 2 управлени  с второго выхода блока 7 управлени  поступает сигнал на третий вхоД формировател  6, При этом в регистр 25 сдвига формировател  8 записываетс  код данных,, посту

2495904

пающий с информационной шины 3, и блокируетс  работа формировател  6, на выходах которого формируетс  уровень Лог. О. На выходе регистра 5 25 формировател  8 формируетс  код вида 00...01. Этот код, имеющий 1 в нулевом разр де данных, указывает, что при обращении к накопителю по вполне определенному адресу в режиме

20 25 зо

5 0

5

5

0

тируетс .

Код адреса  чейки накопител  выбираетс  из услови  максимального числа обращений к ней программы процессора . Например, при использовании ОЗУ в аппаратуре, предназначенной дл  построени  центров коммутации сообщений , таким кодом адреса может быть адрес одной из буферных  чеек накопител . Обычно буферна  зона накопител  занимает объем в 32-64  чейки и при средней длине сообщени  300- 400 знаков код адреса  чейки буферной зоны даже при приеме одного сообщени  формируетс  несколько раз.

Пусть код адреса  чейки накопител  имеет вид 1010...10. При обращении процессора к  чейке с таким кодом адреса в режиме записи на четвертом выходе дешифратора 16 блока 7 управлени  формируетс  сигнал, который поступает на первый вход формировател  8 сигналов ошибки, разреша  прохождение сигналов с регистра 25 через элемент И 26 на входы коммутатора 13 и блока 10.

ИМС блока 10 свертки по модулю два (фиг. 4) инвертируют нулевой разр д кода, поступающего с информационной шины 3, под действием 1, присутствующей в нулевом разр де кода, поступающего на блок 10 с выхода формировател  8. Сигнал с выхода блока 10 свертки по модулю два поступает на входы ИМС коммутатора 13, В результате в накопитель 15 в  чейку с адресом 1010...10 записываетс  код данных с искаженным нулевым разр дом.

Признак Запись, поступающий на управл юш 1й вход 2 устройства,  вл етс  синхронизирующим. При сн тии этого признака по заднему фронту сигнала , сформированного на п том выходе блока 7 управлени , сдвиговый регистр 25 формировател  8 сигнала ошибки продвигает 1 из нулевого в первый разр д. Вследствие этого при следующем обращении к накопителю 15

l-IMC блока 10 свертки по модулю два инвертируют первый разр д кода.

При .чтении информации буферной области накопител  15 на шестом вы- ходе блока 7 управлени  формируетс  сигнал с уровнем Лог. О, который поступает на четвертый вход блока 11 контрол . При анализе сбойного слова данных на выходе формировател  27 блока 11 по вл етс  код адреса сбойного разр да, а свертка 29 по модулю два зафиксирует наличие одиночного сбо . Правильность работы элементов 27 и 29 блока 11 анализируетс  по сигналу с уровнем Лог. 1 на одном из входов элемента И 33 блока 1I, Если в момент анализа на выходе элемента И 33 блока 11 по вл етс  синал с уровнем Лог. О, то по выход- ной цепи 2 в процессор поступает сигнал Ошибка.

Затем точно также провер етс  реакци  блока 11.контрол  на искажение второго и последующих разр дов кода данных.

После восьми циклов запись/чтение при по-байтовой организации, поступающей на шину 3 информации, будет проверена реакци  узлов ОЗУ на искажени основных разр дов данных.

Затем анализируютс  реакци  узлов ОЗУ на искажение дополнительных ( контрольных/ разр дов.

Если исправл юща  способность ко- да равна единице, то такой контроль, который проводитс  в процессе функционировани  ОЗУ, можно считать достаточным дл  проверки его узлов,

При записи в регистре 25 формиро- вател  8 сигналов ошибки кода, в котором присутствует две 1, диагностируютс  двойные сбои. Эти 1 могут быть записаны в любые разр ды регистра. Диагностика на обнаружение двойных сбоев проводитс  во врем  отсутстви  информации в канапе св зи к которому относитс  область буферной зоны накопител . Это может быть, например, врем  между получением KOM бинации Конец текста КТ на принимаемое сообщение и до установлени  нового соединени . Поэтому процессор не реагирует на искаженный байт данных , считанный из накопител  15.

В процессе диагностики процессор провер ет функционирование второго т оммутатора 14, регистра 9 адреса.

блока 7 управлени  и блока 11 контрол . Функционирование этих узлов провер етс  по коду адреса блокировки , выставленному процессором. Блокировке подвергаетс  элемент 29 блока 1. При этом в пегистр 9 апоес  заноситс  код адреса  чейки ОЗУ, имеющей сбойную информацию, а по входной цепи 5-2 процессор информируетс  о наличии некорректируемой ошибки. По этому сигналу процессор начинает анализировать сбойную информацию , котора  поступает с регистра 9 через коммутатор 14 на выходную цепь 5-1 устройства.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с самоконтролем , содержащее формирователь контрольных сигналов, регистр адреса , блок контрол , накопитель, блок коррекции, первый и второй коммутаторы ,- блок управлени , первый и второй входы которого подключены к первому -и второму входам накопител  и  вл ютс  адресным и первым управл - юшим входами устройства, информационным входом которого  вл етс  первый вход формировател  контрольных сигналов, выход которого соединен с первым входом первого коммутатора, выход которого подключен к третьему входу накопител  первый выход блока контрол  соединенс одним входом блока коррекции, выход которого подключен к первому входу второго ком- мутатора, выход которого и второй выход блока контрол   вл ютс  выходами устройетва, отличающеес  тем, что, с целью повьш1ени  надежности, в него введены формирователь сигналов ошибки и блок свертки по модулю два, входы которого подключены к выходу формировател  сигналов ошибки, выходу и первому входу формировател  контрольных сигналов, выход блока свертки по модулю два соединен с вторым входом первого коммутатора, третий и четвертый входы которого подключены соответственно к выходу формировател  сигналов ошибки и к первому входу формировател  контрольных сигналов, выходы накопител  соединены с первым и вторым входами блока контрол , третий выход которого подключен к

   третьему входу блока управлени ,другой вход блока коррекции соединен с одним из выходов накопител , выходы блока управлени  подключены соответственно к второму входу второго коммутатора , первому входу регистра адреса , третьему и четвертому входам блока контрол , первому, второму и третьему входам формировател  сигналов ошибки, четвертый вход которого соединен с выходом формировател  контрольньгх сигналов, второй вход которого подключен к третьему входу формировател  сигналов ошибки, п тый вход которого соединен с первым вхо- дом формировател  контрольных сигналов , четвертый вход блока управлени  подключен к шестому входу формировател  сигналов ошибки и  вл етс  вторым управл ющим входом устройства, первый вход накопител  соединен с вторым входом регистра адреса, выход которого подключен к третьему входу вторрго коммутатора.

   (Риг.1

   /4

   го

   кО

   ami

   16

   л

   кИ

   от г

   -Ч 7

   21

   19

   к а

   с 11

   23

   Фиг. 3

   8

   w

   Х13

   7

   с6

   Y

   r

   u

   И

   c3

   fe(

   ФигЛ

   Фиг. 5