JPH0317761A - 主記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理システムに利用され、データのエラ
ー訂正機能を備えた主記憶装置に関する。

〔従来の技術〕

従来、エラー訂正符号をデータと共に記憶し、データの
読出し時にデータのエラー訂正をする主記憶装置が種々
存在する。

この種の主記憶装置は、従来では一般にリクエスタから
の読出し要求によってエラー訂正機能が働くようになっ
ていた。

また、従来のある装置では読出し時のエラー訂正の事象
を報告させる回路を設け、エラーが検出されたときのみ
このエラー検出番地に対しソフトウエアで再書込みを実
行させるようになっていた．〔発明が解決しようとする
課題〕 このように従来の主記憶装置は、リクエスタからの読出
し要求があったときにのみエラー訂正を行ない、エラー
検出（エラー訂正）時にのみ再書込みするようになって
いたので、エラー状態になっていても読出し要求のなさ
れないビットは再書込みがなされず長時間エラー状態に
保持されたままになるという欠点があった。

特に、近年のメモリ素子の高集積化により発生しやすく
なるα線による記憶ビットの反転あるいは宇宙空間で使
用される場合にうける放射線による記憶ビットの反転等
は、長時間、該記憶データが読出されないとエラー訂正
が不能な２ビットエラーにおちいってしまうという問題
があった。

本発明はこのような従来の欠点を改善したもので、その
目的は、あるビットがエラー状゛態になってこのビット
に対してリクエスタからの読出し要求がなされない場合
であっても、このビットを訂正可能なエラーの段階で正
常に戻すことの可能な機能を備えた主記憶装置を提供す
ることにある。

〔課題を解決するための手段〕

本発明の主記憶装置は、エラー訂正符号を含むデータを
記憶する記憶装置と、一定時間毎に記憶手段の再書込み
要求を発生するタイマ手段し、記憶手段に対し再書込み
アドレスを順次指定するアドレスカウンタ手段と、記憶
部からの読出しデータのビット誤りを訂正するエラー訂
正手段と、エラー訂正されたデータにエラー訂正符号を
付加して記憶手段に再書込みデータとして供給する再書
込みデータ供給手段とを有している。

〔作　用〕

タイマ手段からは一定時間毎に記憶手段の再書込み要求
を発生すると、この要求に応じて、アドレスカウンタ手
段は再書込みアドレスを順次に指定する。記憶手段から
読出されたデータは、エラー訂正手段でエラー訂正され
、再書込みデータ供給手段において、エラー訂正された
データにエラー訂正符号を付加して記憶手段に再書込デ
ータとして供給される。これにより、記憶手段には、順
次に更新される再書込みアドレス位置に再書込みデータ
が再書込みされる。

〔実施例〕

次に本発明の一実施例について図面を参照して説明する
．第１図は、本発明の主記憶装置が適用される情報処理
システムの構戒図であり、第２図は本発明の主記憶装置
の一実施例を示すブロック図である。第１図において、
情報処理システムは、処理プログラムや処理データを記
憶する主記憶装置２０２と、主記憶装置２０２中の処理
プログラムを実行する演算処理装置２０１と、周辺装置
（図示せず）が接続され、演算処理装置２０１からの指
示により主記憶装置２０２と周辺装置との間のデータ転
送を制御する周辺制御装置２０３とを備えている。

なお演算処理装置２０１、主記憶装置２０２、周辺制御
装置２０３は、バス２０４によって接続されている。

第２図において、主記憶装置２０２は、エラー訂正符号
付きデータ（処理プログラム及び処理データ）を記憶す
る記憶部１１２と、記憶部１１２からの読出しデータの
エラー訂正符号を調べ１ビットエラーの検出時には修正
するエラー訂正回路１０８と、記憶部１１２からの読出
しデータが格納されるリードデータレジスタ１０１と、
リクエスタからの書込み要求時に送出される書込みデー
タを保持するライトデータレジスタ１０２と、リードデ
ータレジスタ１０１とライトデータレジスタ１０２との
いずれか一方を選択するデータ選択回路１０４と、デー
タ選択回路１０４の出力からエラー訂正符号生戒回路１
０９と、リクエスタからの主記憶要求時に送出されるア
ドレスを格納するアドレスレジスタ１０３と、再書込み
動作をさせるアドレスを指定するアドレスカウンタ１０
５と、アドレスレジスタ１０３とアドレスカウンタ１０
５とのいずれか一方を選択し記憶部１１２にアドレスを
与える選択回路１１０と、予め定められた時間（例えば
１時間）を計測する毎に主記憶要求を発生するタイマ回
路１０７と、リクエスタからの主記憶要求信号とタイマ
回路１０７からの主記憶要求との優先順位を決定する優
先順位回路１０６と、主記憶装置２０２を制御する制御
回路１１１とを有している。なお、読出しデータ、アド
レス、書込みデータ、リクエスタからの要求、コマンド
はバス２０４を介して転送される。

次にこのような構戒の主記憶装置の動作を説明する。

先ずリクエスタからの主記憶要求があると、アドレス選
択回路１１０はアドレスレジスタ１０３を選択する。リ
クエスタからの主記憶要求がリード要求の場合には、記
憶部１１２から読出された読出しデータはエラー訂正回
路１０８を介してバス１０４に送られ、リクエスタに返
送される。またリクエスタからの主記憶要求が全書込み
要求の場合には、データ選択回路１０４は、ライトデー
タレジスタ１０１を選択し、また主記憶要求が部分書込
み要求の場合には、データ選択回路１０４は書込み指定
桁についてはライトデータレジスタ１０１を選択し、書
込み指定なしの桁についてはリードデータレジスタ１０
２を選択するよう動作する． ところで、本実施例では、タイマ回路１０７は、一定時
間を計時すると主記憶要求を発生する．優先順位回路１
０６がリクエスタからの主記憶要求をタイマ回路１０７
からの主記憶要求よりも優先させるようになっていると
すると、タイマ回路１０７からの主記憶要求はりクエス
タからの主記憶要求がないときに制御回路１１１を動作
させ、これによって再書込み動作を行なわせる。

再書込み動作時には、アドレス選択回路１１０は、アド
レスカウンタ１０５を選択し、アドレスカウンタ１０５
は、″Ｏ″番地から再書込み動作が１回行なわれる毎に
“＋１”だけカウントして、記憶部１１２に対して次々
に再書込みアドレスを指定する。データは記憶部１１２
から読出されてエラー訂正回路１０８に人力されエラー
が訂正された後リードデータレジスタ１０１に格納され
る。

リードデータレジスタ１０１の出力はデータ選択回路１
０４を通ってエラー訂正符号生戒回路１０９に入力され
、エラー訂正符号が付加されて記憶部１１２へ書込みデ
ータとして供給される。これにより、一定時間毎に、記
憶部１１２からデータを読出しそのデータにエラーがあ
ればエラー訂正して再び記憶部１１２に書込むことがで
きる。

〔発明の効果〕

以上説明したように本発明では、一定時間周期で記憶部
内のデータをエラー訂正して再書込みするようにしてい
るので、記憶されているデータを訂正可能なエラーの段
階で正常に戻し、訂正不能カラーになることを防止する
ことができるという効果がある．

【図面の簡単な説明】

第１図は本発明の主記憶装置が適用される情報処理シス
テムの構或図、第２図は本発明の主記憶装置の一実施例
を示すブロック図である。 図において、 １０１・・・リードデータレジスタ、１０２・・・ライ
トデータレジスタ、１０３・・・アドレスレジスタ、１
０４・・・データ選択回路、１０５・・・アドレスカウ
ンタ、１０６・・・優先順位回路、１０７・・・タイマ
回路、１０８・・・エラー訂正回路、１０９・・・エラ
ー訂正符号生戒回路、１１０・・・アドレス選択回路、
１１１・・・制御回路、１１２・・・記憶部、２０１・
・・演算処理装置、２０２・・・主記憶装置、２０３・
・・周辺制御装置、２０４・・・バス、である。 ２０＋ 第１図

Claims (1)

【特許請求の範囲】
1. エラー訂正符号を含むデータを記憶する記憶手段と、一
   定時間毎に記憶手段の再書込み要求を発生するタイマ手
   段と、記憶手段に対し再書込みアドレスを順次指定する
   アドレスカウンタ手段と、記憶部からの読出しデータの
   ビット誤りを訂正するエラー訂正手段と、エラー訂正さ
   れたデータにエラー訂正符号を付加して記憶手段に再書
   込みデータとして供給する再書込みデータ供給手段とを
   有していることを特徴とする主記憶装置。