JPH03168839A - 制御メモリ１ビットエラー修正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリエラー修正方式に係り、特に制御メモリ
からの出力データに１ビットエラーが発生したとき、デ
ータ処理装置を停止させることなく１ビットエラーを修
正する制御メモリ１ビットエラー修正方式に関する。

〔従来の技術〕

マイクロプログラム制御のデータ処理装置では、制御メ
モリ（マイクロプログラムが格納されているメモリ、以
下ＣＳと略す）にマイクロプログラムを格納しておき、
データ処理に際しては、このＣＳから必要なデータを読
み出してＣＰＵを制御している。

ところで、従来のデータ処理装置では、例えば、特公昭
６３−４１０９５号公報に記載のようにＣＳから読み出
したデータに１ビットエラーが存在するとき、ハミング
コード等により、１ビットエラーを修正し．これをマイ
クロプログラム実行に供していた。また、２ビットエラ
ーの場合は、そのエラーの存在したアドレスをサービス
プロセッサ（以下ＳＶＰと略す）に通知して，一時ＣＰ
Ｕを停止状態にし、エラーの存在したアドレスにもとづ
き、そのアドレスにおける正しいデータをＳＶＰによっ
てＣＳへ再書き込みするようになっていた。

〔発明が解決しようとする課題〕

上記の従来技術は、ＣＳから読み出したデータに１ビッ
トエラーが存在した場合の訂正に要する時間に関して配
慮されておらず、この１ビットエラー訂正による性能低
下の問題があった．すなわち、１ビットエラーの存在す
るデータを実行に供する場合には、そのエビットエラー
を訂正してから実行する必要がある． 一般にｌビットエラーを訂正するためにはそのエラーを
検出し、エラービット位置を判別し、これを訂正しなけ
ればならないため、エラーの存在しないデータをそのま
ま実行に供する場合に比べ、時間遅れが生ずるが、上記
従来技術でＣＳ自体の訂正を行なうのは２ビットエラー
に対してであり，１ビットエラーに対してはＣＳ自体の
訂正は行なわず、ＣＳからの出力データに１ビットエラ
ーが存花した場合には、そのデータを実行に供する前に
その都度１ビットエラーの訂正を行なってから実行して
いたため、１ビットエラーの存在するＣＳデータにアク
セスするたびに時間遅れが生ずることになる。

したがって、多数のＣＳデータに１ビットエラーが存在
する場合、あるいは頻繁にアクセスされるＣＳデータに
１ビットエラーが存在する場合には、時間遅れの累積に
よって無視できない性能の低下がひき起こされかねない
。

本発明の目的は、時間遅れの累積による性能低下を防止
するため、ＣＳから読み出したデータに１ビットエラー
が存在する場合に，この１ビットエラーが存在するデー
タをアクセスするたびにその１ビットエラーを訂正する
のではなく、ＣＳ自体の訂正を行うことにより、１ビッ
トエラーが存在するデータをアクセスするたびに要する
訂正にかかる時間を少なくし性能低下を防止する制御メ
モリ１ビットエラー修正方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達戊するために、本発明は，マイクロプログ
ラムが記憶されるＣＳとプロセッサを有するマイクロプ
ログラム制御のデータ処理装置において、ＣＳ出力デー
タの１ビットエラーの検出及び訂正を行なう１ビソトエ
ラー検出訂正手段と、エビットエラーの検出されたデー
タのアドレスを保持するＣＳエラーアドレス保持手段と
を備え、ＣＳの出力にｌビットエラーが検出されたとき
、ＣＳエラーアドレス保持手段に１ビットエラーの検出
されたデータのアドレスをセットし、ＣＳエラーアドレ
ス保持手段に保持されたアドレスが示す制御メモリ内の
データをマイクロプログラムにより読み出し、これを１
ビットエラー検出訂正手段を使用して訂正し、この訂正
されたデータをＣＳへ再書き込みするようにしたもので
ある．〔作用〕 ＣＳＩビットエラーが発生したとき、このｃｓデータを
１ビットエラー検出訂正手段によって訂正して出力し，
マイクロプログラム実行に但するだけでなく、この１ビ
ットエラーが発生したＣＳデータを正しいデータに訂正
し、ＣＳへ再書き込みすることによって、この１ビット
エラーが発生したＣＳデータにアクセスするたびにその
データを訂正することによる性能低下を防止する。

〔実施例〕

以下，本発明の一実施例を図面により詳細に説明する。

第■図は本発明によるデータ処理装置の全体構戊を示す
ブロック図である。

ｌはＣＳ、２はＣＳアドレス作成用のインクリメンタ，
３はセレクタ、４はＣＳアドレスレジスタ（以下ＣＳＡ
Ｒと酩す）、５はＣＳＡＲ４の値を一旦保持するレジス
タ（以下ＣＳＡＲＤと略す）６はＣＳＩビットエラーの
発生したアドレスを保持するレジスタ（以下ＣＳＥＡと
略す）、７はＦＣＣ回路、８はＣＳデータレジスタ（以
下ＣＳＤＲと略す）、９はマイクロプログラムが使用す
るワークレジスタ（以下ＷＯＲＫと酩す）、１０はＣＳ
１ビットエラーの訂正再書き込みの制御部、１１はＣＳ
Ｉビットエラーが検出されたことを示すフリップフロッ
プ（以下ＣＳＥＲＲと略す）である。

次に本発明の動作例について説明する。

図示したデータ処理装置で、ＣＳＩの出力データに１ビ
ットエラーが存在したとき、ＦＣＣ回路７内の１ビット
エラー検出部はこれを検出し訂正して実行に供するとと
もに、このエビットエラーの検出を契機としてＣ　Ｓ　
Ｅ　Ｒ　Ｒ　１　１をセットする。同時にＣＳ１の出カ
データのアドレスをＣＳＥＲＲＩＩがセットされている
ことによってマイクロプログラムによるＣＳｌ自体の１
ビットエラー訂正処理を開始する。

なお，この場合Ｃ　Ｓ　Ｅ　Ｒ　Ｒ　１　１を設けずに
、そのｌビットエラーの存在するデータを訂正して実行
する際に同時にＣＳ１に再書き込みするようにしてもよ
い。

第２図は第工図の説明による動作に続く１ビットエラー
の存在するデータをＣＳＩより読み出し、これを訂正す
る動作例を示すタイミングチャートである。

点線は本実施例における処理装置の処理サイクルを示す
（第３図も同様）。また、ＣＳＲＤ　（Ａ）〜ＣＳＲＤ
　（Ｅ）は第■図のＣＳ１ビットエラー訂正制御部１０
内にあるフリップフロツブであり．ＣＳ１の読み出しを
指示するマイクロ命令Ｃ．ＳＲＤを発行したとき、これ
を次々とラッチし，図示するように動作を制御するもの
である。

第１サイクルでマイクロ命令ＣＳＲＤを発行するとＣＳ
ＲＤ　（Ａ）がセットされる。それと同時にＣＳＡＲ４
にはＣＳＥＡ６に保持されたＣＳエラーアドレスがセッ
トされ（Ａ２）．このアドレスのＣＳデータＤ２が読み
出され、ＣＳＤＲ８にセットされる。

また、その時同時にマイクロプログラム実行指示信号を
リセットしておく。

このＣＳデータＤ２にエビットエラーが存在するとき、
ＣＳＲＤ　（Ａ）はリセットされず，ＣＳデータＤ２は
ＥＣＣ回路７によって訂正され、再度ＣＳＤＲ８にセッ
トされる（Ｄ３）。ＣＳＤＲ８のセットはＣＳＲＤ　（
Ａ）がセットされているとき行えば良い。そしてＣＳＲ
Ｄ　（Ａ）の遅れＦＦであるＣＳＲＤ　（Ｂ）がセット
されているときＣＳＤＲ８のデータをＷＯＲＫ９へ転送
する。

これによって１ビットエラーの訂正されたデータＤ３が
ＷＯＲＫ９にセットされる。

その後、ＣＳＡＲ４にはＣＳＡＲＤ５に保持されたアド
レスＡ１をインクリメンタ２によちて増加させたアドレ
スＡ３がセットされ、このアドレスより引き続くマイク
ロプログラム（Ｄ４）の実行を開始する。ＣＳＡＲ４へ
のＡ３セットの指示はＣＳＲＤ　（Ｄ）によって、また
マイクロプログラム実行開始の指示はＣＳＲＤ（Ｅ）に
より行なう。この間、マイクロプログラム実行指示信号
をリセットしておくことにより、通常マイクロプログラ
ムの実行に供されるデータを保持するレジスタＣＳＤＲ
８をＣＳＩビットエラーの訂正用に使用することができ
る。

第３図はＣＳ１に訂正したデータを書き込む動作例を示
すタイミングチャートである。

ｃｓｗ′ｒ　（Ａ）−ＣＳＷＴ　（Ｇ）は第ｌ図のＣＳ
１ビットエラー訂正制御部ｌｏ内にあるフリップフロッ
プであり、ＣＳへの書き込みを指示するマイクロ命令Ｃ
ＳＷＴを発行したとき、これを次々とラッチし、第３図
に示すごとく動作を制御する。

第１サイクルでマイクロ命令ＣＳＷＴを発行すると．Ｃ
ＳＷＴ　（Ａ）がセットされる。それと同時に、Ｃ　Ｓ
　Ａ　Ｒ　４　４ＣはＣ　Ｓ　Ｅ　Ａ　６　ニ保持され
たＣＳエラーアドレスがセットされる（すなわち、第３
図Ａ５と第２図Ａ２は同一のアドレスである）。またＣ
Ｓのチップイネーブルが一旦リセットされる。

その後ＣＳＷＴ　（Ａ）の遅れＦＦであるｃ　Ｓ　ＷＴ
　（Ｂ）〜ＣＳＷＴ　（Ｇ）に従い、ＣＳチツプイネー
ブルとＣＳライトイネーブルを制御し、ＣＳチップイネ
ーブルとＣＳライトイネーブルが共にセットされている
Ｘの間でＷＯＲＫ９に保持されている１ビットエラー訂
正済のデータＤ３をＣＳｌへ書き込む。

そして．ＣＳＡＲ４にはＣ　Ｓ　ＡＲＤ　５に保持され
たアドレスＡ４をインクリメンタ２によって増加させた
アドレスＡ６がセットされ、このアドレスより引き続く
マイクロプログラムの実行を開始する。

ＣＳＡＲ４へのＡ６セットの指示はＣＳＷＴ（Ｆ）によ
って、また、マイクロプログラム実行開始の指示はＣＳ
ＷＴ　（Ｇ）によって行なう。この間、ＣＳｌのチップ
イネーブルとライトイネーブルはライトサイクルの動作
を行なうため通常のマイクロプログラム実行動作は行な
えないので、マイクロプログラム実行指示信呼はリセッ
トしておく。

そして、ＣＳＩビットエラーの検出を示すフリップフロ
ツプ１１をリセットして通常処理へ復帰する。

以上のように，第１図の構成で第２図、第３図に示した
動作を引き続き実行することにより、ＣＳＩビットエラ
ーを訂正し，この訂正されたデータをＣＳへ書き込むこ
とが可能となる。

更に訂正再書き込み動作を，ｓｖｐを介することなくマ
イクロプログラムで行なうため高速に訂正再書き込みが
できるので、データ処押能率を向上させる効果がある。

〔発明の効果〕

本発明によれば、ＣＳからの出力データに１ビットエラ
ーが発生したとき、このＣＳ出力データをＦＣＣ回路に
よって訂正して出力し、マイクロプログラム実行に供す
るだけでなく、ＣＳデータを正しいデータに書き換える
ことによって、ＣＳデータにアクセスするたびにそのデ
ータを訂正することによる性能低下を防止することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の全体構或を示す
ブロック図、第２図は、１ビットエラーの存在するデー
タをＣＳから読み出し、訂正する動作例を示すタイミン
グチャート、第３図は訂正したデータをＣＳに書き込む
動作例を示すタイミングチャートである。 １・・・制御メモリ、 ２・・・インクリメンタ、 ３・・・セレクタ、 ４・・・ＣＳアドレスレジスタ、 ５・・・ＣＳアドレスレジスタの遅れレジスタ、６・・
・ＣＳエラーアドレスレジスタ、７・・・ＦＣＣ回路、 ８・・・ＣＳデータレジスタ、 ９・・・ワークレジスタ、

Claims (1)

【特許請求の範囲】
1. １、マイクロプログラムが記憶される制御メモリとプロ
   セッサを有するマイクロプログラム制御のデータ処理装
   置において、制御メモリ出力データの１ビットエラーの
   検出及び訂正を行なう１ビットエラー検出訂正手段と、
   上記１ビットエラーが検出されたデータのアドレスを保
   持する制御メモリエラーアドレス保持手段と、を備え、
   制御メモリの出力に１ビットエラーが検出されたとき、
   上記制御メモリエラーアドレス保持手段に１ビットエラ
   ーの検出されたデータのアドレスをセットし、上記制御
   メモリエラーアドレス保持手段に保持されたアドレスが
   示す制御メモリ内のデータをマイクロプログラムにより
   読み出し、これを上記１ビットエラー検出訂正手段を使
   用して訂正し、この訂正されたデータをマイクロプログ
   ラムにより制御メモリへ再書き込みすることを特徴とす
   る制御メモリ１ビットエラー修正方式。