JPH04145541A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH04145541A JPH04145541A JP2268909A JP26890990A JPH04145541A JP H04145541 A JPH04145541 A JP H04145541A JP 2268909 A JP2268909 A JP 2268909A JP 26890990 A JP26890990 A JP 26890990A JP H04145541 A JPH04145541 A JP H04145541A
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- JP
- Japan
- Prior art keywords
- microprogram
- error
- address
- bit
- error correction
- Prior art date
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- Pending
Links
- 230000003213 activating effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 8
- 238000001514 detection method Methods 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 208000011580 syndromic disease Diseases 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置に関し、特に制御
記憶装置のエラー訂正方式を改良したマイクロプログラ
ム制御装置に関する。
記憶装置のエラー訂正方式を改良したマイクロプログラ
ム制御装置に関する。
従来、この種のマイクロプログラム制御装置は、一般に
エラー訂正符号（ＥＣＣ）を採用し１ビットエラー時に
はエラー個所をエラーシンドロームから求めそのビット
を反転することにより訂正を行なったのち、制御装置に
再書込みを行ないマイクロプログラムの実行を続行して
いた。
エラー訂正符号（ＥＣＣ）を採用し１ビットエラー時に
はエラー個所をエラーシンドロームから求めそのビット
を反転することにより訂正を行なったのち、制御装置に
再書込みを行ないマイクロプログラムの実行を続行して
いた。
上述した従来のマイクロプログラム制御装置は、エラー
訂正時に、書込みを行なうため高速処理性能が著しく低
下する。このため高速処理を１求される装置においては
性能低下を抑えるため４込みを行なわないという方式を
選ばなければな７ないという欠点がある。一方、エラー
訂正後制委記憶に再書込みを行なわない方式を採用した
装置では１ビットエラー発生時には制御装置への書矩み
を行なわないため訂正による高速処理性能低１は微少で
ある。ところが近年半導体メモリ素子で発生しているソ
フトエラーのように再書込みを層えば回復する場合でも
エラー訂正後の書込みを省なわないため、そのアドレス
の内容を読み出す新炭訂正が必要であるという欠点があ
る。
訂正時に、書込みを行なうため高速処理性能が著しく低
下する。このため高速処理を１求される装置においては
性能低下を抑えるため４込みを行なわないという方式を
選ばなければな７ないという欠点がある。一方、エラー
訂正後制委記憶に再書込みを行なわない方式を採用した
装置では１ビットエラー発生時には制御装置への書矩み
を行なわないため訂正による高速処理性能低１は微少で
ある。ところが近年半導体メモリ素子で発生しているソ
フトエラーのように再書込みを層えば回復する場合でも
エラー訂正後の書込みを省なわないため、そのアドレス
の内容を読み出す新炭訂正が必要であるという欠点があ
る。
本発明のマイクロプログラム制御装置の制御記憶は、エ
ラー訂正方式を有すると共にマイクロ命令によりアクセ
ス可能なメモリ上に予めマイクロプログラムを格納し、
マイクロ命令により任意の制御記憶部のアドレスに書込
みを行う手段と、エラー発生時にマイクロプログラムア
ドレスを保持するためのレジスタとを備え、エラー訂正
マイクロプログラムを起動するための手段と、エラー訂
正マイクロプログラムが起動されたときに前記アドレス
レジスタを用いて前記メモリ上に格納されたマイクロプ
ログラムの内容をマイクロ命令により読み出し前記制御
記憶部への書込みを行なうことを特徴とする。
ラー訂正方式を有すると共にマイクロ命令によりアクセ
ス可能なメモリ上に予めマイクロプログラムを格納し、
マイクロ命令により任意の制御記憶部のアドレスに書込
みを行う手段と、エラー発生時にマイクロプログラムア
ドレスを保持するためのレジスタとを備え、エラー訂正
マイクロプログラムを起動するための手段と、エラー訂
正マイクロプログラムが起動されたときに前記アドレス
レジスタを用いて前記メモリ上に格納されたマイクロプ
ログラムの内容をマイクロ命令により読み出し前記制御
記憶部への書込みを行なうことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。
ここでは一般的に使用される書換え可能なマイクロプロ
グラム制御部の一部を示す、マイクロプログラム制御記
憶部１は書換え可能なメモリで構成され、制御記憶書き
込み信号１３ｏ１が有効時にマイクロプログラムの指示
によりアクセスされたメモリ１４からの読出しデータ１
４０１をアドレスレジスタ高力８０１で指定されたアド
レスに書き込む。選択器３はマイクロプログラム制御記
憶部１からの読出しデータ１０１を選択し、データがマ
イクロプログラム読出しレジスタ４にセットされる。マ
イクロプログラム読出しレジスタ４の出力４０１は順序
制御部、図示していない演算部、メモリ制御部等への指
示を行なう一方、１ビットエラー検出時にはエラー訂正
後のデータが再設定される。順序制御部はここではネク
ストアドレスを選択するための選択器７とアドレスレジ
スタ８の＋１アドレスを生成する加算器９が示されてい
る。また、ネクストアドレス７０２はマイクロ命令指示
に従い次に実行されるマイクロ命令アドレスをアドレス
＋１のアドレス９ｏ１、エラーアドレスレジスタ出力１
１０１．エラー訂正割出しアドレス１００１および分岐
命令およびエラー訂正割出しアドレス７０１の内の１つ
から選ぶ。
グラム制御部の一部を示す、マイクロプログラム制御記
憶部１は書換え可能なメモリで構成され、制御記憶書き
込み信号１３ｏ１が有効時にマイクロプログラムの指示
によりアクセスされたメモリ１４からの読出しデータ１
４０１をアドレスレジスタ高力８０１で指定されたアド
レスに書き込む。選択器３はマイクロプログラム制御記
憶部１からの読出しデータ１０１を選択し、データがマ
イクロプログラム読出しレジスタ４にセットされる。マ
イクロプログラム読出しレジスタ４の出力４０１は順序
制御部、図示していない演算部、メモリ制御部等への指
示を行なう一方、１ビットエラー検出時にはエラー訂正
後のデータが再設定される。順序制御部はここではネク
ストアドレスを選択するための選択器７とアドレスレジ
スタ８の＋１アドレスを生成する加算器９が示されてい
る。また、ネクストアドレス７０２はマイクロ命令指示
に従い次に実行されるマイクロ命令アドレスをアドレス
＋１のアドレス９ｏ１、エラーアドレスレジスタ出力１
１０１．エラー訂正割出しアドレス１００１および分岐
命令およびエラー訂正割出しアドレス７０１の内の１つ
から選ぶ。
エラー検出回路５はシンドロームレジスタ６の内容に従
ってマイクロ１０グラム読出しレジスタ４の出力４０１
をチエツクし１ビットエラー及び２ビットエラーを検出
するとともにその時のアドレスレジスタ８の出力８０１
をエラーアドレスレジスタ１１にセットし、さらにエラ
ー訂正割出しアドレス発生回路１０に対し割出し要因を
セットする。エラー検出回路５により１ビットエラー検
出時は反転回路２に指示することによりエラービットを
反転し選択器３によりビット反転出力２０１を選択して
再びマイクロプログラム読出しレジスタ４にセットした
後マイクロ命令が直ちに実行される。２ビットエラー発
生時には訂正不可であるため訂正不能の障害としてシス
テム通知される。
ってマイクロ１０グラム読出しレジスタ４の出力４０１
をチエツクし１ビットエラー及び２ビットエラーを検出
するとともにその時のアドレスレジスタ８の出力８０１
をエラーアドレスレジスタ１１にセットし、さらにエラ
ー訂正割出しアドレス発生回路１０に対し割出し要因を
セットする。エラー検出回路５により１ビットエラー検
出時は反転回路２に指示することによりエラービットを
反転し選択器３によりビット反転出力２０１を選択して
再びマイクロプログラム読出しレジスタ４にセットした
後マイクロ命令が直ちに実行される。２ビットエラー発
生時には訂正不可であるため訂正不能の障害としてシス
テム通知される。
ここで、あるマイクロプログラム処理においてマイクロ
プログラム制御記憶部ｌがらｌビットエラーが発生する
と上述のように直ちに訂正され実行の処理後は継続され
る。処理の終了時においてマイクロ命令指示により次に
実行されるべき処理の先頭アドレスが割り出される０本
実施例では１ビットエラー発生後、エラー訂正割出し発
生回路１０は他に実行すべき処理が無いときにエラー訂
正割出しアドレス１００１を発生するよう構成されてい
る。エラー訂正割出しアドレス１００１が選択器７によ
り選ばれエラー訂正マイクロプログラムが起動される。
プログラム制御記憶部ｌがらｌビットエラーが発生する
と上述のように直ちに訂正され実行の処理後は継続され
る。処理の終了時においてマイクロ命令指示により次に
実行されるべき処理の先頭アドレスが割り出される０本
実施例では１ビットエラー発生後、エラー訂正割出し発
生回路１０は他に実行すべき処理が無いときにエラー訂
正割出しアドレス１００１を発生するよう構成されてい
る。エラー訂正割出しアドレス１００１が選択器７によ
り選ばれエラー訂正マイクロプログラムが起動される。
ここでエラー訂正マイクロプログラムは第２図に示され
る構成となっている。
る構成となっている。
本マイクロプログラムか起動されるとエラー発生時に格
納されたエラーアドレスレジスタ１１の内容１１０１よ
りメモリ１４上の対応するマイクロプログラム格納アド
レスを求め（ステップ５１）、メモリリード指示が実行
される（ステップ５２）０次に制御記憶書き込み指示を
発行するとエラーアドレスレジスタ１１の内容１１０１
がアドレスレジスタ８にセットされると共にデコーダ１
２からの指示でＭｍ記憶書き込み信号１３０１が有効に
なりメモリ読出しデータ１４０１がマイクロプログラム
制御記憶部１に書き込まれる（ステップ５３）。本マイ
クロプログラムの実行によりソフトエラー等の訂正可能
なエラーに対しては１ビットエラーの再発生はなくなる
。また、固定故障の際にもエラー訂正マイクロプログラ
ムの実行優先度を最低の優先度とすることにより他の一
般処理への影響を最小限にとどめることができる。
納されたエラーアドレスレジスタ１１の内容１１０１よ
りメモリ１４上の対応するマイクロプログラム格納アド
レスを求め（ステップ５１）、メモリリード指示が実行
される（ステップ５２）０次に制御記憶書き込み指示を
発行するとエラーアドレスレジスタ１１の内容１１０１
がアドレスレジスタ８にセットされると共にデコーダ１
２からの指示でＭｍ記憶書き込み信号１３０１が有効に
なりメモリ読出しデータ１４０１がマイクロプログラム
制御記憶部１に書き込まれる（ステップ５３）。本マイ
クロプログラムの実行によりソフトエラー等の訂正可能
なエラーに対しては１ビットエラーの再発生はなくなる
。また、固定故障の際にもエラー訂正マイクロプログラ
ムの実行優先度を最低の優先度とすることにより他の一
般処理への影響を最小限にとどめることができる。
以上説明したように本発明は、１ビットエラー発生時に
エラー訂正のみを行い再書き込みを行わずその後低優先
のマイクロプログラム処理を起動することにより１ビッ
トエラー訂正に伴う処理の性能低下を最小限にとどめる
と共に、ソフトエラー発生に備え次に実行すべき処理が
存在しない時にマイクロ命令指示により訂正書込みを行
い１ビットエラーの再発生を防ぐことができるという効
果がある。
エラー訂正のみを行い再書き込みを行わずその後低優先
のマイクロプログラム処理を起動することにより１ビッ
トエラー訂正に伴う処理の性能低下を最小限にとどめる
と共に、ソフトエラー発生に備え次に実行すべき処理が
存在しない時にマイクロ命令指示により訂正書込みを行
い１ビットエラーの再発生を防ぐことができるという効
果がある。
第１図は本発明の一実施例を示す構成図、第２図はエラ
ー訂正マイクロプログラムの概略フローを示す図である
。 １・・・・・・マイクロプログラム制御記憶部、２・・
・・・・ビット反転回路、３・・・・・・選択器、４・
・・・・・マイクロプログラム読出しレジスタ、５・・
・・・・エラー検出回路、６・・・・・・シンドローム
レジスタ、７・・・・・・選択器、８・・・・・・アド
レスレジスタ、９・・・・・・加算器、１０・・・・・
・エラー訂正割出アドレス発生回路、１１・・・・・・
エラーアドレスレジスタ、１２・・・・・・デコーダ、 ３・・・・・・書込制御回路、 ４・・・・・・メモリ。
ー訂正マイクロプログラムの概略フローを示す図である
。 １・・・・・・マイクロプログラム制御記憶部、２・・
・・・・ビット反転回路、３・・・・・・選択器、４・
・・・・・マイクロプログラム読出しレジスタ、５・・
・・・・エラー検出回路、６・・・・・・シンドローム
レジスタ、７・・・・・・選択器、８・・・・・・アド
レスレジスタ、９・・・・・・加算器、１０・・・・・
・エラー訂正割出アドレス発生回路、１１・・・・・・
エラーアドレスレジスタ、１２・・・・・・デコーダ、 ３・・・・・・書込制御回路、 ４・・・・・・メモリ。
Claims (1)
- １、マイクロ命令によりアクセスされるメモリ上に予め
マイクロプログラムが格納されたマイクロプログラムを
受けマイクロプログラムを出力するマイクロプログラム
制御記憶部を有するマイクロプログラム制御装置におい
て、マイクロ命令により、前記マイクロプログラム制御
記憶部の指定アドレスにマイクロプログラムの書込みを
行う手段と、エラー発生時にマイクロプログラムアドレ
スを保持するためのエラーアドレスレジスタと、１ビッ
トエラー発生後他に実行すべき処理がないことを検出し
、エラー訂正マイクロプログラムを起動するための手段
とを備え、エラー訂正マイクロプログラムが起動された
ときに前記エラーアドレスレジスタを用いて前記メモリ
上に格納されたマイクロプログラムの内容をマイクロ命
令により読み出し前記マイクロプログラム制御記憶部へ
の書込みを行なうことを特徴とするマイクロプログラム
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268909A JPH04145541A (ja) | 1990-10-05 | 1990-10-05 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268909A JPH04145541A (ja) | 1990-10-05 | 1990-10-05 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145541A true JPH04145541A (ja) | 1992-05-19 |
Family
ID=17464956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268909A Pending JPH04145541A (ja) | 1990-10-05 | 1990-10-05 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007025777A (ja) * | 2005-07-12 | 2007-02-01 | Oki Electric Ind Co Ltd | データ誤り検出・訂正方法及びデータ誤り検出・訂正機能付きメモリ装置 |
-
1990
- 1990-10-05 JP JP2268909A patent/JPH04145541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007025777A (ja) * | 2005-07-12 | 2007-02-01 | Oki Electric Ind Co Ltd | データ誤り検出・訂正方法及びデータ誤り検出・訂正機能付きメモリ装置 |
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