JPS6115460B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は主記憶装置のデータ誤り処理方式に関
し、特に主記憶装置から読出した読出しデータに
１ビツトまたは２ビツトのデータ誤りが検出され
た場合に、再試行を行なうようにした、例えば通
信制御処理装置に好適な、主記憶装置のデータ誤
り処理方式に関するものである。

従来、記憶装置から読出した読出しデータにデ
ータ誤りが検出された場合、それが２ビツト誤り
の場合にはハードエラー扱いとし、また１ビツト
誤りの場合には修正可能な誤りとして扱つて、こ
れを特別に設けられた修正回路により修正すると
ともに、この１ビツトエラー修正することを、必
要とする回路に連絡し、命令実行タイミングを変
えることが必要であつた。このために２ビツトエ
ラーの場合にはこれを救済する手段がなく、また
１ビツトエラーの場合も、これを修正することを
各回路に連絡する必要があり、そのための制御回
路が複雑になつていた。

しかしながら一般的に記憶装置からの読出しデ
ータの誤りは、電圧の一時的な変動とか周辺回路
のノイズ等の外的な要因にもとづく間歇障害の場
合が多く、同一アドレスを再び読み直したときに
データ誤りがなくなつているという可能性が大き
い。したがつて本発明はこの点に着目して上記の
如き問題点を改善するために、記憶装置からの読
出しデータに１ビツトや２ビツトのデータ誤りが
検出されたときに、再試行により再試行サイクル
時間をとつて、記憶装置から該データを再度読出
すようにし、その期間に必要あれば１ビツト誤り
を修正させるようにした主記憶装置のデータ誤り
処理方式を提供することを目的とするものであつ
て、このために本発明による主記憶装置のデータ
誤り処理方式では、命令あるいはデータが格納さ
れる主記憶装置と該主記憶装置を制御する記憶制
御回路と命令を解読し実行する演算回路と上記主
記憶装置から読出した読出しデータにおけるエラ
ーの有無を検出する誤り検出回路を具備する主記
憶装置制御方式において、演算の再試行を行なう
演算再試行回路を設け、上記主記憶装置から読出
した読出しデータにエラーが存在した場合に、上
記演算再試行回路により再試行を行なつてデータ
の再読出しを行なうようにしたことを特徴とす
る。

以下本発明の一実施例を第１図および第２図に
もとづき説明する。

第１図は本発明の一実施例構成を示し、第２図
はその動作状態を説明するタイムチヤートであ
る。

図中、１は主記憶装置、２は演算回路、３は誤
り検出回路、４は演算再試行回路、５は記憶制御
回路である。

主記憶装置１には命令やデータ等が格納されて
いる。演算回路２は主記憶装置１から読出した命
令を解読したり、この命令や読出したデータにも
とづき演算を実行する回路である。誤り検出回路
３は主記憶装置１からの読出しデータに、データ
誤りが存在するか否かを検出するのみならず、１
ビツト誤りと２ビツト誤りとを識別して検出でき
る機能を有するものである。演算再試行回路４
は、再試行を指示する回路であつて、誤り検出回
路３から１ビツト誤り検出信号または２ビツト誤
り検出信号のうち、少なくともいずれか一方の検
出信号により制御されるものである。記憶制御回
路５は、主記憶装置１に対してデータを読出した
り書込む場合のいろいろな制御を行なうのみでな
く、主記憶装置１において１ビツト誤りの存在す
る読出しデータをハミングコードにより修正する
場合に、第２図においてB′₁として示される再試
行主記憶修正タイミングを付加するような制御を
も行なうものである。

いま、演算回路２においてある制御を行なうた
めに主記憶装置１にアドレスを送り、その特定番
地に格納されている命令を読出すものとする。こ
の場合、主記憶装置１への制御に必要な制御信号
は記憶制御回路５から印加される。このようにし
て、第２図A₀に示す如く、主記憶装置１におけ
る主記憶サイクルA₀が起動タイミングとなり、
主記憶サイクルB₀にて読出しデータRDが出力さ
れ、これが誤り検出回路３においてエラーの有無
を検査される。

以下この誤り検出回路３において、(1)１ビツト
誤りが検出された場合と、(2)２ビツト誤りが検出
された場合について説明する。

(1) １ビツト誤りが検出された場合。

中間タイミングである主記憶サイクルB₀にお
いて読出しデータRDに１ビツト誤りの存在する
ことが誤り検出回路３により検出されたとき、主
記憶装置１から読出したデータにエラーの存在し
たことを示すメモリエラー信号と、同時にそのエ
ラーが１ビツト誤りであることを示す１ビツトエ
ラー信号IBERがオンになり、これが演算再試行
回路４に伝達され、該演算再試行回路４において
前と同じアドレスのデータを再読出することを求
めるリトライリクエスト信号RYTRQがオンにな
り演算回路２に通知される。そして該演算回路２
が次の主記憶サイクルC₀で上記１ビツト誤りの
存在する読出しデータを入力したところで終了
し、初めの読出サイクルは終了する。一方上記
RYTRQがオンになることにより演算回路２では
演算再試行サイクルに移る。そして再試行前処理
を経た後、誤りが検出されたデータの格納されて
いたアドレスに対して再試行が実行され、再試行
主記憶サイクルA₁が起動タイミングとなり、再
試行主記憶サイクルB₁で再度読出しデータRDが
出力される。この再試行により読出されたデータ
が正常のものであれば、誤り検出回路３はこれを
演算再試行回路４にこれを報告する。これにより
演算再試行回路４は、再試行終了を示すリトライ
オーケー信号RYTOKを発生して演算再試行サイ
クルを終了させ、演算回路２は次の命令を実行す
ることになる。

しかしながら、上記再試行主記憶サイクルB₁
で再度読出された読出しデータRDに１ビツト誤
りが存在するときには、誤り検出回路３は再び
1BERを発生する。これにより演算再試行回路４
は記憶制御回路５に対し再試行修正信号を伝達
し、これにより再試行回路４は修正タイミングと
しての再試行主記憶修正サイクルB₁を付加さ
せ、主記憶装置１はこの間にハミングコードにも
とづき、この１ビツト誤りを修正する。そして次
の再試行主記憶サイクルC₁で修正されたデータ
が出力され、RYTOKがオンになり、演算再試行
サイクルは終了される。

(2) ２ビツト誤りが検出された場合。

上記主記憶サイクルB₀において読出しデータ
RDに２ビツト誤りの存在することが誤り検出回
路３により検出されたとき、２ビツト誤りが検出
されたことを示す２ビツトエラー信号2BERと上
記メモリエラー信号が、演算再試行回路４に通知
され該演算再試行回路４は演算回路２に再試行制
御信号を送る。

そして該演算回路２が次の主記憶サイクルC₀
で上記２ビツトエラーの存在する読出しデータを
入力したところで初めの読出しサイクルは終了す
る。一方上記RYTRQが通知されたことにより上
記(1)と同様な再試行の制御が行なわれる。そして
この再試行で読出したデータが正常のものであれ
ば、これまた上記(1)の場合と同様にしてRYTOK
を発生し演算再試行サイクルは終了する。

しかしながら、上記再試行によるも、２ビツト
誤りがなくならない場合には、演算再試行回路４
は再試行修正信号を継続的に記憶制御回路５に伝
達し、また演算回路２に対し再試行実行命令を伝
達する。これにより演算回路２は２ビツト誤りが
なくなるまで何回か再試行を繰返すが、あらかじ
め定められた一定時間これを繰返しても、この誤
りが存在する場合にハードエラーとして処理す
る。

結局本発明によれば、主記憶装置から読出した
データに誤りが存在した場合、再試行することに
より正しいデータを読出す可能性が高いので、２
ビツト誤りのデータでも直ちにハードエラーとし
て処理することなくこれを再試行により救済する
こともできる。そして１ビツト修正の場合には、
記憶制御回路５に修正タイミングを新らたに付加
するのみであるので、修正タイミングの存在を外
部に連絡することも省略できる。したがつて本方
式により主記憶装置のデータ誤り修正に対する信
頼度を向上させ、しかも１ビツト誤りの場合に
は、修正処理に要する回路等を単純化することも
できる。

【図面の簡単な説明】

第１図は本発明の一実施例構成を示し、第２図
はその動作状態を説明するタイムチヤートであ
る。 図中、１は主記憶装置、２は演算回路、３は誤
り検出回路、４は演算再試行回路、５は記憶制御
回路である。

Claims (1)

【特許請求の範囲】
1. １ 命令あるいはデータが格納される主記憶装置
   と該主記憶装置を制御する記憶制御回路と命令を
   解読し実行する演算回路と上記主記憶装置から読
   出した読出しデータにおけるエラーの有無を検出
   する誤り検出回路を具備する主記憶装置制御方式
   において、演算の再試行の実行を判断する演算再
   試行回路を設け、上記主記憶装置から最初に読出
   しデータに１ビツトエラーが存在した場合に上記
   演算再試行回路の判断により演算回路が再試行を
   行ないこれによるも１ビツトエラーが存在したと
   き１ビツトエラー修正制御を行ない、また最初に
   読出したデータに２ビツトエラーが存在した場合
   に再試行を複数回繰返して一定時間繰返してもこ
   の誤りが存在する場合ハードエラーとして処理す
   ることを特徴とする主記憶装置のデータ誤り処理
   方式。