JPS61160146A - アドレス・スタツク・ポインタ装置の制御方式 - Google Patents
アドレス・スタツク・ポインタ装置の制御方式Info
- Publication number
- JPS61160146A JPS61160146A JP28149384A JP28149384A JPS61160146A JP S61160146 A JPS61160146 A JP S61160146A JP 28149384 A JP28149384 A JP 28149384A JP 28149384 A JP28149384 A JP 28149384A JP S61160146 A JPS61160146 A JP S61160146A
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- JP
- Japan
- Prior art keywords
- stack pointer
- address stack
- address
- signal
- pointer value
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、現アドレス・スタック・ポインタの値と設定
アドレス・スタック・ポインタの値を比較する回路を有
し、比較結果が大又は小の場合、割込みを発生させたり
、停止させたり、トレースしたりするようにしたアドレ
ス・スタック・ポインタ装置の制御方式に関するもので
ある。
アドレス・スタック・ポインタの値を比較する回路を有
し、比較結果が大又は小の場合、割込みを発生させたり
、停止させたり、トレースしたりするようにしたアドレ
ス・スタック・ポインタ装置の制御方式に関するもので
ある。
第２図は従来のアドレス・スタックを実施するための装
置を示すブロック図である。第２図において、１は制御
記憶装置、２はプロセッサ、３はアドレス・スタック・
ポインタ装置、４はアドレス・スタック装置、５ないし
７はＡＮＤ回路、８は＋１回路、ａは制御記憶内アドレ
ス退避信号、ｂは制御記憶内アドレス復帰信号をそれぞ
れ示している。第２図のように制御記憶装置１内の命令
により信号ａを発信して、現制御記憶内アドレスの次の
アドレスをアドレス・スタック・ポインタ装置３の指示
するアドレス・スタック装置４の位置に格納する。この
後でアドレス・スタック・ポインタ装置３の内容を＋１
する。次にこれを呼出す制御記憶装置１内の命令により
信号すを発信してアドレス・スタック・ポインタ装置３
の内容を−１し、アドレス・スタックポインタ装置３の
指示するアドレス・スタック装置４の位置より制御記憶
内アドレスを復帰させ現制御記憶装置内アドレスとする
。
置を示すブロック図である。第２図において、１は制御
記憶装置、２はプロセッサ、３はアドレス・スタック・
ポインタ装置、４はアドレス・スタック装置、５ないし
７はＡＮＤ回路、８は＋１回路、ａは制御記憶内アドレ
ス退避信号、ｂは制御記憶内アドレス復帰信号をそれぞ
れ示している。第２図のように制御記憶装置１内の命令
により信号ａを発信して、現制御記憶内アドレスの次の
アドレスをアドレス・スタック・ポインタ装置３の指示
するアドレス・スタック装置４の位置に格納する。この
後でアドレス・スタック・ポインタ装置３の内容を＋１
する。次にこれを呼出す制御記憶装置１内の命令により
信号すを発信してアドレス・スタック・ポインタ装置３
の内容を−１し、アドレス・スタックポインタ装置３の
指示するアドレス・スタック装置４の位置より制御記憶
内アドレスを復帰させ現制御記憶装置内アドレスとする
。
第３図は第２図の従来例の動作を説明する図である。第
２図において、ＰｏｏないしＰ２はプログラムの部分を
示している。プログラム部分Ｐ００がサブルーチン・コ
ールを行うと、復帰アドレスＡＯがアドレス・スタック
装置４の位置０に格納され、アドレス・スタック・ポイ
ンタ装置３の内容は１となり、プログラム部分ＰＩＱの
実行が開始される。プログラム部分ＰＩＯがサブルーチ
ン・コールを行うと、復帰アドレスＡ１がアドレス・ス
タック装置４の位置１に格納され、アドレス・スタック
・ポインタ装置３の内容は２となり、プログラム部分Ｐ
２の実行が開始される。プログラム部分Ｐ２の復帰命令
が実行されると、アドレス・スタック・ポインタ装置３
の内容は−１されてｌとなり、アドレス・スタック装置
４から復帰アドレスＡ１が読み出され、プログラム部分
Ｐ１１の実行が開始される。プログラム部分ｐＨの復帰
命令が実行されると、アドレス・スタック・ポインタ装
置３の内容は−１されて０となり、アドレス・スタック
装置４から復帰アドレスＡＯが読み出され、プログラム
部分ＰＯＩの実行が開始される。プログラム部分ＰＯＯ
，ＰＯＩの走行レベルは０であり、プログラム部分ｐｔ
ｏ、ｐｉｉの走行レベルは１であり、プログラム部分Ｐ
２の走行レベルは２である。システムに何らの異常がな
ければ、プログラム部分の走行レベルとアドレス・スタ
ック・ポインタ装置３の内容とは一致する。しかし、例
えばプログラム部分Ｐ２に作成ミスがあり、点線で示す
ようにプログラム部分Ｐ２の実行が完了しないのにプロ
グラム部分ｐＨが走行してしまうことがある。このよう
な場合には、プログラム部分ｐＨが本来持っている走行
レベルとアドレス・スタック・ポインタ装置３の内容と
は一致しない。従来技術においては、このようなエラー
を発見するための手段が存在しなかった。
２図において、ＰｏｏないしＰ２はプログラムの部分を
示している。プログラム部分Ｐ００がサブルーチン・コ
ールを行うと、復帰アドレスＡＯがアドレス・スタック
装置４の位置０に格納され、アドレス・スタック・ポイ
ンタ装置３の内容は１となり、プログラム部分ＰＩＱの
実行が開始される。プログラム部分ＰＩＯがサブルーチ
ン・コールを行うと、復帰アドレスＡ１がアドレス・ス
タック装置４の位置１に格納され、アドレス・スタック
・ポインタ装置３の内容は２となり、プログラム部分Ｐ
２の実行が開始される。プログラム部分Ｐ２の復帰命令
が実行されると、アドレス・スタック・ポインタ装置３
の内容は−１されてｌとなり、アドレス・スタック装置
４から復帰アドレスＡ１が読み出され、プログラム部分
Ｐ１１の実行が開始される。プログラム部分ｐＨの復帰
命令が実行されると、アドレス・スタック・ポインタ装
置３の内容は−１されて０となり、アドレス・スタック
装置４から復帰アドレスＡＯが読み出され、プログラム
部分ＰＯＩの実行が開始される。プログラム部分ＰＯＯ
，ＰＯＩの走行レベルは０であり、プログラム部分ｐｔ
ｏ、ｐｉｉの走行レベルは１であり、プログラム部分Ｐ
２の走行レベルは２である。システムに何らの異常がな
ければ、プログラム部分の走行レベルとアドレス・スタ
ック・ポインタ装置３の内容とは一致する。しかし、例
えばプログラム部分Ｐ２に作成ミスがあり、点線で示す
ようにプログラム部分Ｐ２の実行が完了しないのにプロ
グラム部分ｐＨが走行してしまうことがある。このよう
な場合には、プログラム部分ｐＨが本来持っている走行
レベルとアドレス・スタック・ポインタ装置３の内容と
は一致しない。従来技術においては、このようなエラー
を発見するための手段が存在しなかった。
特に近年、各種装置を制御するためにマイクロプロセッ
サを使用することが盛んに行われており、装置を制御す
る柔軟性、汎用性を重視するために、マイクロプログラ
ム方式のものが増大している。
サを使用することが盛んに行われており、装置を制御す
る柔軟性、汎用性を重視するために、マイクロプログラ
ム方式のものが増大している。
このためマイクロプログラムのプログラム作成量が増加
しており、プログラム量も多くなっている。
しており、プログラム量も多くなっている。
そして、アドレス・スタックの大きさに制限があるため
、アドレス・スタックへの制御記憶装置内アドレスの退
避及び復帰を意識してプログラムを作成する必要がある
。また、プログラムのアドレス・スタック誤使用による
障害においても発見に手間がかかり、早期解決ができに
くかった。
、アドレス・スタックへの制御記憶装置内アドレスの退
避及び復帰を意識してプログラムを作成する必要がある
。また、プログラムのアドレス・スタック誤使用による
障害においても発見に手間がかかり、早期解決ができに
くかった。
本発明は、上記の考察に基づくものであって、プログラ
ム作成ミスやアドレス・スタックの誤使用を簡単に検出
できるアドレス・スタック・ポインタ装置の制御方式を
提供することを目的としている。
ム作成ミスやアドレス・スタックの誤使用を簡単に検出
できるアドレス・スタック・ポインタ装置の制御方式を
提供することを目的としている。
そしてそのため、本発明のアドレス・スタック・ポイン
タ装置の制御方式は、アドレス・スタックへの制御記憶
装置内アドレスの退避やアドレス・スタックからの制御
記憶装置内アドレスの復帰等を行う情報処理装置におい
て、現アドレス・スタック・ポインタ値と設定アドレス
・スタック・ポインタ値を比較し比較結果に応じて同等
又は大又は小の信号を出力する比較回路を有し、且つ上
記制御記憶装置内の命令の実行によって上記設定アドレ
ス・スタック・ポインタ値を自由に変更出来ると共に、
上記制御記憶装置内の命令の実行によってアドレス・ス
タック・ポインタ装置の内容を現アドレス・スタック・
ポインタ値として上記比較回路に送り該比較回路を起動
させ得るように構成されていることを特徴とするもので
ある。
タ装置の制御方式は、アドレス・スタックへの制御記憶
装置内アドレスの退避やアドレス・スタックからの制御
記憶装置内アドレスの復帰等を行う情報処理装置におい
て、現アドレス・スタック・ポインタ値と設定アドレス
・スタック・ポインタ値を比較し比較結果に応じて同等
又は大又は小の信号を出力する比較回路を有し、且つ上
記制御記憶装置内の命令の実行によって上記設定アドレ
ス・スタック・ポインタ値を自由に変更出来ると共に、
上記制御記憶装置内の命令の実行によってアドレス・ス
タック・ポインタ装置の内容を現アドレス・スタック・
ポインタ値として上記比較回路に送り該比較回路を起動
させ得るように構成されていることを特徴とするもので
ある。
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図である。第１図において、
９はアドレス・スタック・ポインタ判定回路、１０は設
定アドレス・スタック・ポインタ格納レジスタ、１１は
比較器、１２はＡＮＤ回路、Ｃは現アドレス・スタック
・ポインタ格納信号、ｄはアドレス・スタック・ポイン
タ設定値をそれぞれ示している。なお、第２図と同一符
号は同一物を示している。第１図おいて説明を行う。制
御記憶装置１内の命令により期待するアドレス・スタッ
ク・ポインタの値をレジスタ１０に格納する。次に制御
記憶装置１内の命令により現アドレス・スタック・ポイ
ンタ格納信号Ｃを発信させ、この信号Ｃによりレジスタ
１０の内容と現アドレス・スタック・ポインタの値を比
較器１１に入力させ、比較器１１で同等信号Ｘ、大信号
ｙ。
発明の１実施例のブロック図である。第１図において、
９はアドレス・スタック・ポインタ判定回路、１０は設
定アドレス・スタック・ポインタ格納レジスタ、１１は
比較器、１２はＡＮＤ回路、Ｃは現アドレス・スタック
・ポインタ格納信号、ｄはアドレス・スタック・ポイン
タ設定値をそれぞれ示している。なお、第２図と同一符
号は同一物を示している。第１図おいて説明を行う。制
御記憶装置１内の命令により期待するアドレス・スタッ
ク・ポインタの値をレジスタ１０に格納する。次に制御
記憶装置１内の命令により現アドレス・スタック・ポイ
ンタ格納信号Ｃを発信させ、この信号Ｃによりレジスタ
１０の内容と現アドレス・スタック・ポインタの値を比
較器１１に入力させ、比較器１１で同等信号Ｘ、大信号
ｙ。
小信号２の何れか１つを出力させる。この時、現アドレ
ス・スタック・ポインタ値Ｗも出力する。
ス・スタック・ポインタ値Ｗも出力する。
信号Ｘは現アドレス・スタック・ポインタとアドレス・
スタック・ポインタの設定値が等しい時にオンとなり、
信号ｙは現アドレス・スタック・ポインタがアドレス・
スタック・ポインタ設定値より大の時にオンとなり、信
号２は現アドレス・スタック・ポインタがアドレス・ス
タック・ポインタ設定値より小の時にオンとなる。出力
された信号が大信号又は小信号の場合には、 ■ 割り込みを発生させる。
スタック・ポインタの設定値が等しい時にオンとなり、
信号ｙは現アドレス・スタック・ポインタがアドレス・
スタック・ポインタ設定値より大の時にオンとなり、信
号２は現アドレス・スタック・ポインタがアドレス・ス
タック・ポインタ設定値より小の時にオンとなる。出力
された信号が大信号又は小信号の場合には、 ■ 割り込みを発生させる。
■ 停止させる。
■ トレースをとる。
等の処理を行う。
第１図の装置の使用例について説明する。例えば、第３
図のプログラム部分ｐＨに走行レベル２を設定アドレス
・スタック・ポインタ格納レジスタ１０にセットする命
令及び現アドレス・スタック・ポインタ格納信号Ｃを発
信するための命令を埋め込んでおく。これらの命令が実
行されると、アドレス・スタック・ポインタ装置３の内
容が２であるか否かが調べられる。等しくない場合には
、上記の■ないし■の処理が行われる。
図のプログラム部分ｐＨに走行レベル２を設定アドレス
・スタック・ポインタ格納レジスタ１０にセットする命
令及び現アドレス・スタック・ポインタ格納信号Ｃを発
信するための命令を埋め込んでおく。これらの命令が実
行されると、アドレス・スタック・ポインタ装置３の内
容が２であるか否かが調べられる。等しくない場合には
、上記の■ないし■の処理が行われる。
以上の説明から明らかなように、本発明によれば、アド
レス・スタック・ポインタ値がアドレス・スタック数を
越えないかの判定や論理仕様通りのアドレス・スタック
・ポインタ値になっているかの判定、プログラムのアド
レス・スタック・ポインタ誤使用の検出などを簡単に行
うことが出来る。
レス・スタック・ポインタ値がアドレス・スタック数を
越えないかの判定や論理仕様通りのアドレス・スタック
・ポインタ値になっているかの判定、プログラムのアド
レス・スタック・ポインタ誤使用の検出などを簡単に行
うことが出来る。
第１図は本発明の１実施例のブロック図、第２図は従来
のアドレス・スタックを実施するための装置を示す図、
第３図は第２図の装置の動作を説明するための図である
。 １・・・制御記憶装置、２・・・プロセッサ、３・・・
アドレス・スタック・ポインタ装置、４・・・アドレス
・スタック装置、５ないし７・・・ＡＮＤ回路、８・・
・＋１回路、ａ・・・制御記憶内アドレス退避信号、ｂ
・・・制御記憶内アドレス復帰信号、９・・・アドレス
・スタック・ポインタ判定回路、１０・・・設定アドレ
ス・スタック・ポインタ格納レジスタ、１１・・・比較
器、１２・・・ＡＮＤ回路、Ｃ・・・現アドレス・スタ
ック・ポインタ格納信号、ｄ・・・アドレス・スタック
・ポインタ設定値。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 第１図 第２図 第３図 しくルＯレマル１ しへル２
のアドレス・スタックを実施するための装置を示す図、
第３図は第２図の装置の動作を説明するための図である
。 １・・・制御記憶装置、２・・・プロセッサ、３・・・
アドレス・スタック・ポインタ装置、４・・・アドレス
・スタック装置、５ないし７・・・ＡＮＤ回路、８・・
・＋１回路、ａ・・・制御記憶内アドレス退避信号、ｂ
・・・制御記憶内アドレス復帰信号、９・・・アドレス
・スタック・ポインタ判定回路、１０・・・設定アドレ
ス・スタック・ポインタ格納レジスタ、１１・・・比較
器、１２・・・ＡＮＤ回路、Ｃ・・・現アドレス・スタ
ック・ポインタ格納信号、ｄ・・・アドレス・スタック
・ポインタ設定値。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 第１図 第２図 第３図 しくルＯレマル１ しへル２
Claims (1)
- アドレス・スタックへの制御記憶装置内アドレスの退避
やアドレス・スタックからの制御記憶装置内アドレスの
復帰等を行う情報処理装置において、現アドレス・スタ
ック・ポインタ値と設定アドレス・スタック・ポインタ
値を比較し比較結果に応じて同等又は大又は小の信号を
出力する比較回路を有し、且つ上記制御記憶装置内の命
令の実行によって上記設定アドレス・スタック・ポイン
タ値を自由に変更出来ると共に、上記制御記憶装置内の
命令の実行によってアドレス・スタック・ポインタ装置
の内容を現アドレス・スタック・ポインタ値として上記
比較回路に送り該比較回路を起動させ得るように構成さ
れていることを特徴とするアドレス・スタック・ポイン
タ装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28149384A JPS61160146A (ja) | 1984-12-31 | 1984-12-31 | アドレス・スタツク・ポインタ装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28149384A JPS61160146A (ja) | 1984-12-31 | 1984-12-31 | アドレス・スタツク・ポインタ装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160146A true JPS61160146A (ja) | 1986-07-19 |
Family
ID=17639949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28149384A Pending JPS61160146A (ja) | 1984-12-31 | 1984-12-31 | アドレス・スタツク・ポインタ装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752947A (en) * | 1980-09-17 | 1982-03-29 | Nec Corp | Information processing equipment |
-
1984
- 1984-12-31 JP JP28149384A patent/JPS61160146A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752947A (en) * | 1980-09-17 | 1982-03-29 | Nec Corp | Information processing equipment |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
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