JPS6142304B2 - - Google Patents
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- Publication number
- JPS6142304B2 JPS6142304B2 JP54154397A JP15439779A JPS6142304B2 JP S6142304 B2 JPS6142304 B2 JP S6142304B2 JP 54154397 A JP54154397 A JP 54154397A JP 15439779 A JP15439779 A JP 15439779A JP S6142304 B2 JPS6142304 B2 JP S6142304B2
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- JP
- Japan
- Prior art keywords
- data
- ecc circuit
- read
- diagnostic
- correction code
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- Expired
Links
- 238000012937 correction Methods 0.000 claims description 19
- 238000002405 diagnostic procedure Methods 0.000 claims description 2
- 238000012986 modification Methods 0.000 claims 2
- 230000004048 modification Effects 0.000 claims 2
- 238000003745 diagnosis Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置のECC回路の診断方式に関
する。
する。
近年、半導体技術の発達から記憶装置に使用さ
れる記憶素子が主になつてきている。この半導体
素子は製造プロセスなどによる不良を装置稼動前
に完全に取り除くことが困難であるため、装置側
にECC（ERROR CHECK AND CORRECTI
ON）回路を付加して１ビツトエラーを助け、装
置の高信頼度を保持しているのが現状である。
れる記憶素子が主になつてきている。この半導体
素子は製造プロセスなどによる不良を装置稼動前
に完全に取り除くことが困難であるため、装置側
にECC（ERROR CHECK AND CORRECTI
ON）回路を付加して１ビツトエラーを助け、装
置の高信頼度を保持しているのが現状である。
しかし、このECC回路が誤動作すると、デー
タが正常にもかかわらずデータ修正を行ない、正
しいデータを誤つたデータに書替えてしまう。そ
してそのまま処理が続行されると、正しい結果が
得られないばかりか、どこで誤動作したのか調査
に長時間を要するため、ECC回路の診断機構が
必要となる。
タが正常にもかかわらずデータ修正を行ない、正
しいデータを誤つたデータに書替えてしまう。そ
してそのまま処理が続行されると、正しい結果が
得られないばかりか、どこで誤動作したのか調査
に長時間を要するため、ECC回路の診断機構が
必要となる。
従来の記憶装置で採用されている記憶装置の
ECC回路路診断方式を、第１図によつて説明す
る。
ECC回路路診断方式を、第１図によつて説明す
る。
第１図において、１１はメモリユニツトであ
り、通常のデータ書込み時は入力データライン１
上のデータがMD部に書き込まれる。これと同時
に、書き込みデータの修正用コード（以下、ハミ
ングビツトと称する）がハミング発生器１０によ
つて作成され、メモリユニツト１１のMH部に書
き込まれる。通常の読み出し時は、メモリユニツ
ト１１のMDから読み出されるデータ５がセレク
タ１２を介してデータ用レジスタ１３にセツトさ
れ、またMH部から読み出される修正用コード４
がセレクタ１４を介して修正用コード用レジスタ
１５にセツトされる。ハミングチエツク回路１６
はデコーダ１７およびエラー修正回路１８ととも
にECC回路を構成するものである。ハミングチ
エツク回路１６は、レジスタ１３，１５の内容に
よつてシンドロームビツト６を発生し、これがデ
コーダ１７でデコードされてエラー修正回路１８
に送られる。かくしてエラー修正回路１８は、ハ
ミングチエツク回路１６で１ビツト誤りが検出さ
れた場合は、レジスタ１３内の読み出しデータを
修正して出力データライン７に出力する。
り、通常のデータ書込み時は入力データライン１
上のデータがMD部に書き込まれる。これと同時
に、書き込みデータの修正用コード（以下、ハミ
ングビツトと称する）がハミング発生器１０によ
つて作成され、メモリユニツト１１のMH部に書
き込まれる。通常の読み出し時は、メモリユニツ
ト１１のMDから読み出されるデータ５がセレク
タ１２を介してデータ用レジスタ１３にセツトさ
れ、またMH部から読み出される修正用コード４
がセレクタ１４を介して修正用コード用レジスタ
１５にセツトされる。ハミングチエツク回路１６
はデコーダ１７およびエラー修正回路１８ととも
にECC回路を構成するものである。ハミングチ
エツク回路１６は、レジスタ１３，１５の内容に
よつてシンドロームビツト６を発生し、これがデ
コーダ１７でデコードされてエラー修正回路１８
に送られる。かくしてエラー修正回路１８は、ハ
ミングチエツク回路１６で１ビツト誤りが検出さ
れた場合は、レジスタ１３内の読み出しデータを
修正して出力データライン７に出力する。
ECC回路の診断は制御信号３によつてセレク
タ１２，１４の選択動作を制御することによつて
行なう。すなわち、制御信号３によつてセレクタ
１３，１４に入力データライン１を選択させ、入
力データライン１を通じて外部から診断用のデー
タと修正用コードをレジスタ１３，１５に取り込
み、ECC回路を動作させて診断している。
タ１２，１４の選択動作を制御することによつて
行なう。すなわち、制御信号３によつてセレクタ
１３，１４に入力データライン１を選択させ、入
力データライン１を通じて外部から診断用のデー
タと修正用コードをレジスタ１３，１５に取り込
み、ECC回路を動作させて診断している。
このように、従来方式は診断のためにセレクタ
１２，１４が必要となり、その分だけハード量が
増え、また診断用データと修正用コードの取込み
のために余分な配線が必要でプリント配線板の配
線効率が悪化するなど、装置コストの上昇や信頼
度の低下を招いていた。さらに、診断用データの
修正用コードを外部から与える必要があるという
問題もあつた。
１２，１４が必要となり、その分だけハード量が
増え、また診断用データと修正用コードの取込み
のために余分な配線が必要でプリント配線板の配
線効率が悪化するなど、装置コストの上昇や信頼
度の低下を招いていた。さらに、診断用データの
修正用コードを外部から与える必要があるという
問題もあつた。
従来の他のECC回路診断方式としては、特公
昭53−46650号特許公報に示されるものがある。
この方式は、書き込みデータのチエツクビツト
（８ビツト）とハミングビツト（８ビツト）が同
じビツト数であることを利用するもので、診断す
る場合の診断データはチエツクビツトとハミング
ビツトの切り替えによつて行なうものである。こ
の場合の切り替えは８ビツトで済むが、書込みデ
ータのチエツクビツトとハミングビツトのビツト
数が同じ場合（８ビツト動作以上）かチエツクビ
ツトが多いときのみ可能であり、第１図に示す２
バイト動作の時はチエツクビツトが少ないことか
ら使用できない欠点がある。
昭53−46650号特許公報に示されるものがある。
この方式は、書き込みデータのチエツクビツト
（８ビツト）とハミングビツト（８ビツト）が同
じビツト数であることを利用するもので、診断す
る場合の診断データはチエツクビツトとハミング
ビツトの切り替えによつて行なうものである。こ
の場合の切り替えは８ビツトで済むが、書込みデ
ータのチエツクビツトとハミングビツトのビツト
数が同じ場合（８ビツト動作以上）かチエツクビ
ツトが多いときのみ可能であり、第１図に示す２
バイト動作の時はチエツクビツトが少ないことか
ら使用できない欠点がある。
したがつて本発明の目的は、ハードウエア量が
減り、診断時の修正用コードを外部で作成する必
要がなく、またメモリ動作のバイト構成に制限さ
れることなく実施できる等の利点を有する記憶装
置のECC回路診断方式を提供することにある。
減り、診断時の修正用コードを外部で作成する必
要がなく、またメモリ動作のバイト構成に制限さ
れることなく実施できる等の利点を有する記憶装
置のECC回路診断方式を提供することにある。
しかして本発明によれば、データ用および修正
用コード用の各レジスタの取り込み動作をそれぞ
れ別々にプログラムで制御可能とし、任意のアド
レスに診断用データを書き込むとともに他のアド
レスに誤まつたデータを書き込んでおき、該誤ま
つたデータをデータ用レジスタに読み出し保持さ
せた状態で、該診断用データの書込み時に自動的
に付加された修正用コードを修正用コード用レジ
スタに順次読み出し、該両レジスタの内容につい
てECC回路を動作させることによつて該ECC回
路を診断する。
用コード用の各レジスタの取り込み動作をそれぞ
れ別々にプログラムで制御可能とし、任意のアド
レスに診断用データを書き込むとともに他のアド
レスに誤まつたデータを書き込んでおき、該誤ま
つたデータをデータ用レジスタに読み出し保持さ
せた状態で、該診断用データの書込み時に自動的
に付加された修正用コードを修正用コード用レジ
スタに順次読み出し、該両レジスタの内容につい
てECC回路を動作させることによつて該ECC回
路を診断する。
次に、本発明の一実施例を第２図のブロツク図
によつて説明する。尚、第１図と同等部分には同
符号を付して説明に代える。
によつて説明する。尚、第１図と同等部分には同
符号を付して説明に代える。
レジスタ１３，１５はセレクタ等を介すること
なくメモリユニツト１１に直結されている。これ
らレジスタ１３，１５は、制御信号２０，２１が
セツトされている場合にのみメモリユニツト１１
のMD、MH部から読出されるデータ５、修正用
コード４を取り込む。制御信号２０，２１は命令
によつて別々に制御できるものである。
なくメモリユニツト１１に直結されている。これ
らレジスタ１３，１５は、制御信号２０，２１が
セツトされている場合にのみメモリユニツト１１
のMD、MH部から読出されるデータ５、修正用
コード４を取り込む。制御信号２０，２１は命令
によつて別々に制御できるものである。
次に、１ビツト落ち誤まりに対するECC回路
の診断を第３図を参照して説明する。第３図イ
は、この診断のフロー図であり、第３図ロはメモ
リユニツト１１に対する書き込み読み出しの内容
を示す図である。
の診断を第３図を参照して説明する。第３図イ
は、この診断のフロー図であり、第３図ロはメモ
リユニツト１１に対する書き込み読み出しの内容
を示す図である。
まず、入力データライン１から２バイトの診断
用データ（“１”を１ビツトだけ含むパターン）
をメモリユニツト１１（MD部）のアドレス
（ADR）“OO”〜“OF”に順次書き込む。その
時、診断用データに対するハミングビツト（６ビ
ツト）もハミング発生器１０によつて生成され、
メモリユニツト１１（MH部）のアドレス
“OO”〜“OF”に同時に書き込まれる。つい
で、上記診断用ビツトが１ビツト落ち誤まりを生
じた場合に相当する２バイトの誤まりデータ（本
例では、オール“Ｏ”のパターン）を入力データ
ライン１を通じてメモリユニツト１１（MD部）
のアドレス“FF”に書込む。勿論、この誤まり
データに対するハミングビツトも自動的に書き込
まれる。その後、制御信号２０のみセツトしてメ
モリユニツト１１のアドレス“FF”を読み出せ
ば、誤まりデータ（オール“Ｏ”）がレジスタ１
３に読み出され保持される。ここで制御線２０は
リセツトされ、レジスタ１３の内容は診断終了ま
で保持される。ついで、制御信号２１をセツトし
た状態でメモリユニツト１１のアドレス“OO”
〜“OF”を順次読み出す。これにより、診断用
データに付加されて書き込まれたハミングビツト
がレジスタ１５に順次セツトされることになる。
かくしてECC回路は、レジスタ１３，１５の内
容に対する誤りチエツク／修正動作を行なう。
ECC回路が正常ならば１ビツト落ち誤まりが修
正され、アドレス“OO”〜“OF”のMD部に書
き込まれている診断用データ（誤まり無し）が出
力データライン７に順次出力されるはずである。
このようにして、ECC回路の１ビツト落ち誤ま
りに対する動作を診断できる。尚、同種の診断を
繰返す場合、前回にレジスタ１３内にセツトされ
たオール“Ｏ”データが保存されているなら、こ
のオール“Ｏ”データ（誤まりデータ）の書込み
および読み出しのステツプを次回以降は省略でき
る。
用データ（“１”を１ビツトだけ含むパターン）
をメモリユニツト１１（MD部）のアドレス
（ADR）“OO”〜“OF”に順次書き込む。その
時、診断用データに対するハミングビツト（６ビ
ツト）もハミング発生器１０によつて生成され、
メモリユニツト１１（MH部）のアドレス
“OO”〜“OF”に同時に書き込まれる。つい
で、上記診断用ビツトが１ビツト落ち誤まりを生
じた場合に相当する２バイトの誤まりデータ（本
例では、オール“Ｏ”のパターン）を入力データ
ライン１を通じてメモリユニツト１１（MD部）
のアドレス“FF”に書込む。勿論、この誤まり
データに対するハミングビツトも自動的に書き込
まれる。その後、制御信号２０のみセツトしてメ
モリユニツト１１のアドレス“FF”を読み出せ
ば、誤まりデータ（オール“Ｏ”）がレジスタ１
３に読み出され保持される。ここで制御線２０は
リセツトされ、レジスタ１３の内容は診断終了ま
で保持される。ついで、制御信号２１をセツトし
た状態でメモリユニツト１１のアドレス“OO”
〜“OF”を順次読み出す。これにより、診断用
データに付加されて書き込まれたハミングビツト
がレジスタ１５に順次セツトされることになる。
かくしてECC回路は、レジスタ１３，１５の内
容に対する誤りチエツク／修正動作を行なう。
ECC回路が正常ならば１ビツト落ち誤まりが修
正され、アドレス“OO”〜“OF”のMD部に書
き込まれている診断用データ（誤まり無し）が出
力データライン７に順次出力されるはずである。
このようにして、ECC回路の１ビツト落ち誤ま
りに対する動作を診断できる。尚、同種の診断を
繰返す場合、前回にレジスタ１３内にセツトされ
たオール“Ｏ”データが保存されているなら、こ
のオール“Ｏ”データ（誤まりデータ）の書込み
および読み出しのステツプを次回以降は省略でき
る。
１ビツト湧き誤まりに対する診断は、上述の診
断データの“１”と“Ｏ”を反転させたパターン
の２バイト診断データを、第４図に示すようにア
ドレス“OO”〜“OF”に順次書き込み、また
誤まりデータとしてオール“１”の２バイトのパ
ターンをアドレス“FF”に書き込む。そして前
述と同様の手順を実行することにより、ECC回
路が正常ならばアドレス“OO”〜“OF”に書
き込まれた診断用データが出力データライン７に
順次出力される。
断データの“１”と“Ｏ”を反転させたパターン
の２バイト診断データを、第４図に示すようにア
ドレス“OO”〜“OF”に順次書き込み、また
誤まりデータとしてオール“１”の２バイトのパ
ターンをアドレス“FF”に書き込む。そして前
述と同様の手順を実行することにより、ECC回
路が正常ならばアドレス“OO”〜“OF”に書
き込まれた診断用データが出力データライン７に
順次出力される。
第５図は、２ビツト誤まりに対するチエツク動
作を診断する場合の診断用データと誤まりデータ
の一例を示している。他は前述と同様である。
作を診断する場合の診断用データと誤まりデータ
の一例を示している。他は前述と同様である。
尚、レジスタ１３，１５を別々に制御する代り
に、可能ならばメモリユニツトのMD部とMH部
を分割して動作させることによつて同等の動作を
行なつてもよい。
に、可能ならばメモリユニツトのMD部とMH部
を分割して動作させることによつて同等の動作を
行なつてもよい。
以上に述べたように、本発明によれば従来必要
であつたセレクタ等のハードウエアや診断データ
取込み用の配線が不要となり、記憶装置のコスト
引下げと信頼度の向上が可能であり、また診断デ
ータに対する修正用コードは外部から特に与える
必要がないため診断を能率的かつ人為的誤まりな
く実施でき、さらに従来のようにメモリのバイト
構成に制限されることもなくなる。
であつたセレクタ等のハードウエアや診断データ
取込み用の配線が不要となり、記憶装置のコスト
引下げと信頼度の向上が可能であり、また診断デ
ータに対する修正用コードは外部から特に与える
必要がないため診断を能率的かつ人為的誤まりな
く実施でき、さらに従来のようにメモリのバイト
構成に制限されることもなくなる。
第１図は従来のECC回路診断方式の一例を示
すブロツク図、第２図は本発明によるECC回路
診断方式の一実施例を示すブロツク図、第３図イ
およびロは同上実施例における１ビツト落ち誤ま
りに対する診断フローを示すフロー図および診断
時の読み書きデータの一例を示すメモリマツプ、
第４図および第５図は同上実施例における１ビツ
ト湧き誤まりおよび２ビツト誤まりに対する診断
を説明するためのメモリマツプである。 １…入力データライン、７…出力データライ
ン、１０…ハミング発生器、１１…メモリユニツ
ト、１３…データ用レジスタ、１５…ハミングビ
ツト（修正コード）用レジスタ、１６…ハミング
チエツク回路、１７…デコーダ、１８…エラー修
正回路、２０，２１…制御信号。
すブロツク図、第２図は本発明によるECC回路
診断方式の一実施例を示すブロツク図、第３図イ
およびロは同上実施例における１ビツト落ち誤ま
りに対する診断フローを示すフロー図および診断
時の読み書きデータの一例を示すメモリマツプ、
第４図および第５図は同上実施例における１ビツ
ト湧き誤まりおよび２ビツト誤まりに対する診断
を説明するためのメモリマツプである。 １…入力データライン、７…出力データライ
ン、１０…ハミング発生器、１１…メモリユニツ
ト、１３…データ用レジスタ、１５…ハミングビ
ツト（修正コード）用レジスタ、１６…ハミング
チエツク回路、１７…デコーダ、１８…エラー修
正回路、２０，２１…制御信号。
Claims (1)
- １ データ書き込み時にデータに修正用コードを
自動的に付加して記憶し、データ読み出し時に読
み出しデータの誤りをそれに付加されている修正
用コードによつてECC回路で検出し修正する構
成の記憶装置において、読み出しデータとそれに
付加されている修正用コードをそれぞれ保持する
データ用および修正用コード用の各レジスタの取
り込み動作をそれぞれ別々にプログラムで制御可
能とし、任意のアドレスに診断用データを書き込
むとともに他のアドレスに誤まつたデータを書き
込んでおき、該誤まつたデータを該データ用レジ
スタに読み出し保持させた状態で、該診断用デー
タの書き込み時に自動的に付加された修正用コー
ドを該修正用コード用レジスタに順次読み出し、
該両レジスタの内容について該ECC回路を動作
させることによつて該ECC回路を診断すること
を特徴とする記憶装置のECC回路診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15439779A JPS5677999A (en) | 1979-11-30 | 1979-11-30 | Ecc circuit diagnosing system for memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15439779A JPS5677999A (en) | 1979-11-30 | 1979-11-30 | Ecc circuit diagnosing system for memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677999A JPS5677999A (en) | 1981-06-26 |
| JPS6142304B2 true JPS6142304B2 (ja) | 1986-09-20 |
Family
ID=15583243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15439779A Granted JPS5677999A (en) | 1979-11-30 | 1979-11-30 | Ecc circuit diagnosing system for memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5677999A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070600A (ja) * | 1983-09-28 | 1985-04-22 | Nippon Signal Co Ltd:The | マイクロコンピユ−タシステム |
| JPH0414149A (ja) * | 1990-05-08 | 1992-01-20 | Yamatake Honeywell Co Ltd | パリティチェック回路のテスト装置 |
-
1979
- 1979-11-30 JP JP15439779A patent/JPS5677999A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5677999A (en) | 1981-06-26 |
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