JPH0474400A

JPH0474400A - 集積回路

Info

Publication number: JPH0474400A
Application number: JP2185800A
Authority: JP
Inventors: Yukihiro Nishiguchi; 西口　幸弘
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1990-07-13
Filing date: 1990-07-13
Publication date: 1992-03-09
Anticipated expiration: 2011-10-23
Also published as: JP2546915B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は集積回路に関し、特に誤り訂正機能を備えプロ
グラム可能な読出し専用メモリを内蔵した集積回路に関
する。

〔従来の技術〕

従来の集積回路、例えばマイクロコンピュータ（以下マ
イコンと記す）の応用システムでは、応用プログラムを
読出し専用メモリ（以下ＲＯＭと記す）に記憶させる必
要がある。しかし、ＲＯＭはプログラムデータを製造工
程の中でトランジスタの有無として記憶させるため、応
用プログラム完成後、ＲＯＭの完成までには、相当の期
間を必要としていた。近年、マイコンの応用が広がるに
従い応用プログラムの早期デバグ、応用システムの早期
製品化等の目的で、ＲＯＭの完成までの期間の短縮要求
が市場から出るようになってきた。

そのため、従来のＲＯＭに替えて、応用システムを開発
するユーザーサイドが簡単にＲＯＭを製造することが可
能なプログラム可能な読出し専用メモリ（以下ＦＲＯＭ
と記す）を用いることが試みられ、ＦＲＯＭを内蔵した
マイコンが市場に登場するようになっている。

第６図は従来のＰＲＯＭ内蔵の４ビツトマイコンのブロ
ック図である。

ＰＲＧ端子１１が“Ｏ″のときく以下通常動作時と記す
）、ＣＰＵはＰＲＯＭ３０に記憶させたプログラムに従
い、データメモリ２を使用して演算し、周辺機能回路５
を制御する。また、マイコンの外部に接続するメモリや
周辺ＬＳＩとデータの授受を行うための外部バスＩ／Ｆ
回路６を設けている。通常動作時には演算用のアドレス
データＡＯ−７および制御信号（以下Ｃ０ＮＴと記す）
１０は、バッファ１７を介してＣＰＵＩから出力される
。アドレスデータＡＯ−７はアドレスバス８上に出力さ
れる。また、データＤｏ−３はデータバス９を介して各
回路間で転送される。ＰＲＧ端子１１が１°″のとき（
以下プログラムモード時と記す）ＰＲＯＭ３０に対する
、プログラムの書込みアドレスとプログラムデータと、
書込みのためのライト信号とは、それぞれアドレス入出
力端子１３と、データ入出力端子１４と、制御信号入出
力端子１５とから入力される。このようにして、プログ
ラムの書込みアドレスデータＡＯ−７とライト信号を含
む制御信号Ｃ０ＮＴＩＯとはバッファ１６を介してＰＲ
ＯＭ３０に供給され、プログラムデータは、アドレスに
対応したＰＲＯＭ３０の番地に書込まれ、記憶される。

〔発明が解決しようとする課題〕

ＰＲＯＭは構造上、フローティングゲートと呼ばれるコ
ンデンサに電荷を蓄積してデータを記憶するため、デバ
イスの欠陥等の理由でリークが発生すると、時間経過と
共に蓄積していた電荷が消失し、記憶させたデータが失
われることがある。

このデータの消失は発生率が低いため一般の応用分野で
はさほど問題にはならない、しかし、自動車分野等の高
信頼性が要求される分野でＦＲＯＭ内蔵マイコンを使用
すると信頼性を確保できないという問題点がある。

又信頼性を確保するなめに内部にテスト回路を設けると
テスト時間が増加し、全体の効率を低下させるという問
題点もある。

本発明の目的は、高信頼性でかつテスト時間の増加を最
小にした集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の集積回路は、プログラム可能な読出し専用メモ
リを内蔵した集積回路において、前言己プログラム可能
な読出し専用メモリの記憶内容の誤りを訂正するため前
記プログラム可能な読出し専用メモリの記憶データの誤
り位置を予め記憶してある正しいデータに対応した検査
データにより検出する検出部と前記検出部の出力に基づ
き前記プログラム可能な読出し専用メモリの記憶データ
を訂正する訂正部とで構成される誤り訂正手段と、前記
検査データを記憶する記憶手段と、前記誤り訂正手段を
テストする状態に設定するテスト状態設定手段と、前記
テストする状態の設定時に前記プログラム可能な読出し
専用メモリと前記記憶手段との出力に代えてテストデー
タを前記誤り訂正手段に入力するテストデータ設定手段
と、前記テストする状態の設定時に前記誤り訂正手段内
の演算部の出力と誤り訂正手段の出力とを分けて外部に
読出すテストデータ読出し手段とを備える構成である。

本発明の集積回路は、前記プログラム可能な読出し専用
メモリにプログラムデータを記憶する際前記プログラム
データから前記検査データを生成する検査データ生成部
と、前記生成する検査データを記憶する検査データ記憶
部とを備えてもよい。

〔実施例〕

第１図は本発明を用いたマイコンの第１の実施例のブロ
ック図である。本マイコンは説明の簡単化の為にアドレ
スは８ビツト、データは４ビツトとして説明する。

従来のマイコンと異なる点は、ＰＲＯＭ３の記憶内容を
プログラムデータおよび検査データに分けである点と、
プログラムデータの誤り訂正を行う誤り訂正回路４およ
び誤り訂正のための検査データを生成する検査データ生
成回路７とを新たに設けた点である。その他の回路およ
び機能で第６図と同一のものは、名称および符号を同じ
にして説明を省略する。

ＰＲＯＭ３は、４ビツト幅のプログラムデータと４ビツ
ト幅の検査データを記憶しており、両データは誤り訂正
回路４に入力されている。誤り訂正回路４には、アドレ
スバス８とＰＲＧ端子１１と誤り訂正回路４のテスト状
態を設定するＴＥＳＴ端子１８とリード・ライト信号を
含む制御信号Ｃ０ＮＴ１０とが入力され、また、データ
バス９が接続されている。また、プログラムデータがＰ
ＲＯＭＢに書込まれるプログラムモード時に、同時に検
査データが検査データ生成回路７によりプログラムデー
タに対応して生成され、ＰＲＯＭ３にプログラムデータ
と共に書込まれる。第２図は誤り訂正回路４の回路図、
第３図は検査データ生成回路７の回路図である。誤り訂
正回路４内には検出部１９と訂正部２０とが含まれる。

次に動作について説明する。主に第１図を用い、必要に
応じ第２図と第３図とを用いる。

最初にプログラムモード時の動作から説明する。

ＰＲＧ端子１１が１°′となると外部バスＩ／Ｆ回路６
は、外部からのアドレスデータＡＯ−７と制御信号であ
るリード及びライト信号とプログラムデータＤｏ−３と
を入力するよう動作する。

まず、アドレスデータＡＯ−７は、バッファ１６を介し
てアドレスバス８に出力され、Ｆ　ＲＯＭ　３に供給さ
れる。プログラムデータＤＯ−３は、データバス９に出
力されＰＲＯＭ３及び検査データ生成回路７に与えられ
る。

第３図に示す検査データ生成回路７では、排他的論理和
（以下ＥＸＯＲと記す）のＥＸＯＲ３００，３０１，３
０２，３０３により下記のような論理でプログラムする
データＤＯ−３から検査データＯ〜３を生成する。（数
式中の“＋”はＥＸＯＲ論理を示す）検査データ０＝ＤＯ＋Ｄ１検査データ１＝　　　　Ｄ１＋Ｄ２検査データ２＝　　　　　　　Ｄ２＋Ｄ３検査データ３
＝ＤＯ＋　　　　Ｄ３ライト信号はバッファ１６を介して“Ｃ０ＮＴ”と示す
制御信号１０としてＰＲＯＭ３に入力され、プログラム
データと新たに生成した検査データとをＰＲＯＭ３のア
ドレスデータＡＯ−７で指定する番地に書込む。

次に通常動作時の動作について説明する。

ＰＲＧ端子１１が“０”になると、ＣＰＵ１がＰＲＯＭ
３からプログラムデータを読出すためＦＴ信号を出力す
る。以下第２図に示すように、ＰＲＯＭ３の出力である
プログラムデータＰＤＯ。

ＰＤＩ、ＰＤ２．ＰＤ３と検査データｐｃｏ、ｐＣ１，
ＰＣ２，ＰＣＢとは、それぞれトランスフアゲ−）１４
０，１３９，１３８，１３７，１３６．１３５，１３４
，１３３に入力されている。

いまテスト状態ではないとすると、ＴＥＳＴ端子１８が
０”となっているので、インバータ１３２の出力がパ１
”となり、トランスファゲート１３３〜１４０は導通状
態になっているが、トランスファゲート１４１〜１４８
は遮断状態になっている。従ってプログラムデータＰＤ
Ｏ〜３および検査データＰＣＯ−３は、ＥＸＯＲ１ｏｏ
〜１゜７に下記の論理で入力される。ＥＸＯＲ１００〜
１０７で構成される回路は、検査データによりプログラ
ムデータの誤りが発生したビット位１を示すコードを出
力する検出部１９である。

ＥＸＯＲ１０６の出力＝ＰＤＯ＋ＰＤ３＋ＰＣＯＥＸＯ
Ｒ１０４の出力＝ＰＤＯ＋ＰＤ１＋ＰＣＩＥＸＯＲ１０
２の出力＝ＰＤ１＋ＰＤ２＋ＰＣ２ＥＸＯＲ１００の出
力＝ＰＤ２＋ＰＤ３＋ＰＣ３以下に示す第１表は、ＥＸ
ＯＲＩＯｏ、１０２．１０４，１０６の出力がプログラ
ムデータＰＤｏ−ＰＤ３に対しどの位置のプログラムデ
ータを誤まっているかを示す対応表である。

シ人丁余−υ 第１表アンドゲート１０８，１０９，１１０．１１１はＥＸＯ
Ｒ１０６，１０４，１０２，１００の出力を第１表に従
いデコードしている。アントゲ−）１０８，１０９，１
１０，１１１の出力はそれぞれＥＸＯＲ１１２，１１３
，１１４，１１５に入力され、プログラムデータＰＤＯ
，ＰＤＩ、ＰＤ２．ＰＤ３の内容を反転させ誤りを訂正
する。

なお、アンドゲート１０８〜１１１は、プログラムモー
ド時は動作させないため、ＰＲＧ端子１１が“ｌ”の時
に出力がすべて“Ｏ″に固定される様に構成している。

これはプログラムモード時プログラムデータがＦＲＯＭ
３に正しく書込めたかどうかをチエツクするには、ＦＲ
ＯＭ３の出力をそのまま読出す必要があるためである。

アンドゲート１０８〜１１１及びＥＸＯＲ１１２〜１１
５で訂正部２０を構成している。

次にプログラムデータＰＤＯ，ＰＤＩ、ＰＤ２、ＰＤ３
が“１，０，１．Ｏ”である場合を例にとり誤り訂正回
路４の動作を説明する。

このとき、検査データＰＣＯ，ＰＣＩ、ＰＣ２、ＰＣ３
は“１，１，１．１”となっている。

いまＰＲＯＭＢ内でデータの消失が発生しプログラムデ
ータＰＤＯが“０”となった場合を考える。この場合、
ＰＤＯ〜３＝０．０，１，０１ＰＣＯ〜３＝１．１．１
．１がＰＲｏＭ３から読出される。するとＥＸＯＲ１０
７，１０６，１０５，１０４，１０３，１０２，１０１
，１００の出力は、それぞれ“０，１，０，１．１，０
゜１．０”となるので、アンドゲート１０８，１０９．
１１０．１１１の出力は“１．Ｏ，Ｏ，Ｏ”となり、Ｅ
ＸＯＲ１１２，１１３，１１４，１１５の出力は”’１
，０，１．０”となる、　従ってＰＤＯの内容が訂正さ
れプログラムデータＰＤＯ〜３＝１．０，１．Ｏとなり
消失前のプログラムデータと一致する。このプログラム
データは、ＦＴ信号が“１パとなっていて、オアゲート
２１２の出力ＤＯも“１°”と訂正されるので、プログ
ラムデータＤＯ〜３はデータバス９にバッファ１１６．
１１７，１１８，１１９を介して出力されＣＰＵＩに取
込まれる。

次に上記誤り訂正回路のテストの動作について説明する
。

テスト端子１８が１”となると、外部バス■／Ｆ回路６
は、プログラムモード時と同様にマイコンの外部から入
力されるアドレスデータと、リード及びライト信号とを
マイコン内部に供給する。またデータもマイコンの外部
との間で入力または出力する。

第２図（ｂ）で示される回路試験データ生成回路では、
ノアゲート２００，２０１とアントゲ−）２０４，２０
５，２０６．２０７とインバータ２０３とで、アドレス
Ａ７−０のデコードを行なっており、アドレスＡ７−０
がＯＯＨ，ＯＩＨ。

０２Ｈ，０３Ｈのとき、それぞれアンドゲート２０７．
２０６，２０５，２０４．の出力が“１”となる様に構
成してある。外部から与えられる制御信号Ｃ０ＮＴＩＯ
の中のライト信号ＷＲＩ　ＴＥやリード信号ＲＥＡＤに
より、各アドレスに対するリード、ライト信号ＲＤＯ，
ＲＤＩ、ＷＲ２゜ＷＲ３はアンドゲート２１１，２１０
，２０９゜２０８により生成する。なおリード信号ＲＤ
Ｏは、ＦＴ信号とアンドゲート２１１とをオアゲート２
１２に入力して生成している。ラッチ１２４．１２５，
１２６．１２７はアドレスＡ７−０が“’　０２　Ｈ”
のとき外部からのライト信号入力によりＷＲ２信号が“
１”となり外部からのテストデータをデータバスＤｏ、
ＤＩ、Ｄ２．Ｄ３を介して書込む。同様にラッチ１２８
，１２９，１３０．１３１はアドレスＡ７−〇が”０３
Ｈ″のとき外部からのライト信号によりＷＲ３信号が“
１”となり外部からテストデータを書込む、ラッチ１２
４〜１３１の出力はトランスファゲート１４１〜１４８
に接続されておりＴＥＳＴ端子１８が“１”のため、Ｐ
ＤＯ〜３．ＰＣＯ−３に代わってＥＸＯＲ１００〜１０
７，１１２〜１１５の入力される。また、アドレスＡ７
−０が“ｏＩＨ”のとき外部からのリード信号によりＤ
１信号が“１”となるため、バッファ１２０，１２１゜
１２２．１２３はＥＸＯＲ１０６，１０４，１０２，１
００の出力をデータバスＤｏ〜Ｄ３に読出すので、外部
バスＩ／Ｆ回路６を介して検出部１９のデータをマイコ
ン外部に読出すことができる。またアドレスＡ７−０が
“ＯＯＨ”のとき外部からのリード信号によりＲＤＯ信
号が“１”となるため、バッファ１１６，１１７，１１
８，１１９は、ＥＸＯＲ１１２，１１３，１１４，１１
５の出力をデータバスＤＯ〜Ｄ３に読出すので、外部バ
スＩ／Ｆ回路６を介して訂正部２０のデータをマイコン
外部に読出すことができる。

次に誤り訂正回路４のテスト方法について述べる。

各ゲートが正常に動作することの判定は、各ゲートの１
本の入力が“１”と“０”に変化したことにより各ゲー
トの出力が変化することを、すべての入力信号に対して
確認することである。第４図は誤り訂正回路４の検出部
１９（（ｂ）で示す）と訂正部２０　（（ａ）で示す）
の各ゲートをテストするため、対応する外部から設定す
るテストデータと読出すテストデータとの相関を示す試
験データパターン図である。

例えば検出部１９のＥＸＯＲ１０６のテストを行なうに
は、ＰＣＯが“０”と“１”　ＥＸＯＲ１０７の出力が
“０”と“１”の４種のデータの組合せでテストする必
要があり第４図の（ｂ）のテストＮｏ、１．２．１９．
２０に示すｐｃｏ−３、ＰＤＯ−３のデータをラッチ１
２４〜１２７．１２８〜１３１に書込みＥＸＯＲ１０６
の出力をアドレス“ＯＩＨ”を指定し読出すことでテス
トする。同様！、：ＥＸＯＲ１００〜１０５，１０７の
テストについても第４図（ｂ）に示すデータ（“テスト
するゲートＮｏ”の欄で対応するデータ）によりアドレ
ス°“ＯＩＨ”を指定し読出すことでテストする。この
とき、ＥＸＯＲＩ　１２〜１１５は、ＥＸＯＲ１００〜
１０７の出力の変化に追従して変化しないため、チエツ
クしても意味がないのでアドレス“ＯＯＨ”を指定して
読出すことは行なわない、また、訂正部２０のアンドゲ
ート１０８のテストを行なうには、ＥＸＯＲｌｏｏ、１
０２，１０４．１０６の出力をそれぞれ００１１．０１
１１，１０１１，０００１．００１０の５種のデータで
テストする必要があり第４図（ａ＞のテストＮｏ、２．
１１，１２．１３．１４に示すＰＣＯ−３，ＰＤＯ−３
のデータをラッチ１２４〜１２７，１２８〜１３１に書
込み、ＥＸＯＲＩＯｏ、１０２，１０４，１０６を変化
させてアンドゲート１０８の出力を変化させアドレス“
ＯＯＨ”を指定しＥＸＯＲ１１２の出力を読出すことで
テストする。同様にアンドゲート１゜９〜１１１．ＥＸ
ｏＲ１１２〜１１５のテストについても第４図（ａ）に
示すデータ（“テストするゲートＮｏ”の欄で対応する
データ）によりアドレス“ＯＯＨ”を指定し読出すこと
でテストする。

以上説明したように誤り訂正回路４の検出部１９と訂正
部２０とのテストは２０種のテストデータの設定と検出
部１９及び訂正部２０の出力を別々に読出すことで最小
のテストデータ数で効率的にテストすることができ、誤
り訂正回路４の増加に伴うマイコンのテスト時間の増加
を最小にできる。

又、水牛１の実施例では４ビツトのプログラムデータの
４ビツトの検査データについて述べたが、ビット数が増
加しな場合でもビット数に応じて増加したＥＸＯＲやア
ンドゲートの数に応じてテストデータは増加するが同様
に検出部１９と訂正部２０と別々に読出すことで最小の
テストデータ数でテストできる。

第５図は本発明を用いたマイコンの第２の実施例のブロ
ック図である。

第２の実施例は、第１の実施例と比較し、検査データを
マイコンの外部で生成し、この検査データを外部から直
接ＰＲＯＭ３に書込む方式である。それに伴い、第１図
で備えていた検査データ生成回路７は第５図では備えて
いない、また、プログラムデータを書込むＰＲＯＭＢの
番地と検査データを書込むＰＲＯＭ：３の番地とを分け
るためアドレスの最上位ビットＡ７を使用する。すなわ
ち、プログラムモード時、プログラムデータをＰＲＯＭ
３に書込む場合は、アドレスＡ７を０“′にし、検査デ
ータをＦＲＯＭ３に書込む場合はアドレスＡ７を１″に
する制御を行なう。

その他の回路動作は第１図と同様であるため説明を省略
する。第５図に示すマイコンも第１図と同様に高信頼性
で誤り訂正回路のテストを効率良く実行できる。

〔発明の効果〕

以上説明したように本発明は、マイコンに内蔵している
ＦＲＯＭの信頼性を向上させるために、データの消失を
補い正しいデータに訂正する誤り訂正回路を内蔵し、ま
た、誤り訂正回路の複雑な動作を効率良くテストするテ
スト回路を備えることにより高信頼性でかつテスト時間
の増加を最小にするという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図（
ａ）は誤り訂正回路の主要部の回路図、第２図（ｂ）は
誤り訂正回路に含まれる回路試験データ生成回路の回路
図、第３図は検査データ生成回路の回路図、第４図は試
験データパターン図、第５図は本発明の第２の実施例の
ブロック図、第６図は従来のＰＲＯＭ内蔵の４ビツトマ
イコンのブロック図である。１・・・ＣＰＬＩ、２・・・データメモリ、３・・・Ｐ
ＲＯＭ、４・・・誤り訂正回路、５・・・周辺機能１ｌ
ｉ２回路、６・・・外部バスＩ／Ｆ回路、７・・・検査
データ生成回路、８・・・アドレスバス、９・・・デー
タバス、１０・・・制御信号（ＣＯＮＴ）　、１１・・
・ＰＲＧ端子、１３・・・アドレス入出力端子、１４・
・・データ入出力端子、１５・・・制御信号入出力端子
、１６．１７・・・バッファ、１８・・・ＴＥＳＴ端子
、１９・・・検査部、２０・・・訂正部、１００〜１０
７，１１２〜１１５，３００〜３０３・・・排他的論理
和（ＥＸＯＲ）　、１０８〜１１１．２０２□　２０３
・・・インバータ、１３３〜１４８・・・トランスファ
ゲート、２００，２０１・・・ノアゲート、２１２・・
・オアゲート。

Claims

【特許請求の範囲】１、プログラム可能な読出し専用メモリを内蔵した集積
回路において、前記プログラム可能な読出し専用メモリ
の記憶内容の誤りを訂正するため前記プログラム可能な
読出し専用メモリの記憶データの誤り位置を予め記憶し
てある正しいデータに対応した検査データにより検出す
る検出部と前記検出部の出力に基づき前記プログラム可
能な読出し専用メモリの記憶データを訂正する訂正部と
で構成される誤り訂正手段と、前記検査データを記憶す
る記憶手段と、前記誤り訂正手段をテストする状態に設
定するテスト状態設定手段と、前記テストする状態の設
定時に前記プログラム可能な読出し専用メモリと前記記
憶手段との出力に代えてテストデータを前記誤り訂正手
段に入力するテストデータ設定手段と、前記テストする
状態の設定時に前記誤り訂正手段内の演算部の出力と誤
り訂正手段の出力とを分けて外部に読出すテストデータ
読出し手段とを備えることを特徴とする集積回路。２、前記プログラム可能な読出し専用メモリにプログラ
ムデータを記憶する際前記プログラムデータから前記検
査データを生成する検査データ生成部と、前記生成する
検査データを記憶する検査データ記憶部とを備えること
を特徴とする請求項１記載の集積回路。