JPS62117200A - 自己テスト機能付き半導体メモリおよび自己テスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 背景技術 半導体技術、特に半導体メモリ分野の進歩により、半導
体チップの高密度化、複雑化が進んでいる。その結果、
回路構成が微細になり、それに関連してプロセス制御の
問題が生じ、これが時としてアレイのビット・セルの不
良につながる。不良原因はコラム（ロウに対して）に関
連することが多く、それはビット・セルの不良コラムに
よるものである。しかしながら、大容量メモリ・アレイ
、例えば６４，０００個のメモリ・セルを持つアレイの
中のただ１個が不良になっても、その装置全体が不良に
なる。

半導体メモリ・アレイの歩留まりを高めるため、冗長化
やエラー検出・訂正法が従来から利用されている。縦列
のメモリ・セルからなるような回路要素がチップ上に並
置されている反復回路には特に冗長化が適している。こ
の場合、テスト時には、不良回路の代わりに冗長回路を
挿入するためにレー奢ア溶断型ヒユーズを溶断するか、
あるいは回路交換用の電子スイッチング・インターフェ
イスを作動させるだけでよい。冗長回路の一例が、テキ
サス・インスツルメント社に譲渡された特許出願番号方
　　　　　　　　号に記載されている。また、１９８４
年９月１１日イ寸でイー・ニス・ヤング（Ｅ、　Ｓ、　
Ｙｏｕｎａ　）に付与され、ＡＭＤ社に譜渡された米国
特許第４，４７１，４７２号には別の装置が開示されて
いる。しかし、冗長回路を設けるためには、ある一定の
シリコン表面積すなわち付加領域が必要である。さらに
、冗長回路には、冗長回路の限度内で制限される冗長性
が製造段階で与えられなければならない。読み・書きメ
モリには部分的冗長性を持たせることで十分な効果があ
る。しかし、リード・オンリ・メモリ（ＲＯＭ）には１
００％の冗長性が必要である。

高密度の半導体メモリ・アレイの歩留まりを高めるため
の第２の方法はエラー検出・訂正コードの使用である。

この種のコードには２種類のディジット、すなわち、情
報あるいはメツセージ用のディジットと、チェックある
いはパリティ用のディジットが含まれる。１個だけのエ
ラーの場合に比べて、２個以上のエラーが同時に生じる
可能性はかなり少ないので、単一ビット・エラーの検出
・修正に注意が集中されることが多い。エラー検出・修
正コードを使用する際には、情報ディジットを記憶する
だけではなく、関連のパリティ・ディジットを記憶する
必要もある。最も広く使用されている単一エラー検出用
コードは奇数／偶数パリティ・コードである。このコー
ドでは各コード二Ｂごとに１個のパリティ・ビットが付
加される。

奇数／偶数パリティ・チェックを行うときには、パリテ
ィ・ビットも含めて、すべての論理１１１　ＩＩとデー
タ語の合計が偶数または奇数になるＪ：うに追加ビット
が選択される。

奇数／偶数パリティを用いたエラー検出コードには、各
コード語に１個づつの追加ビットが必要であり、この検
出コードは「水平」パリティ・チェックと呼ばれること
がある。しかし、長めのメッセージのコード語がｎロウ
、ｍ］コラムアレイに配列されている場合は、各ロウに
付加される水平パリティ・ビットのほかに、さらに「垂
直」パリティ・ビットを各コラムに付加することも可能
である。これはブロック式パリティ・エラー訂正コード
と呼ばれる。水平パリティ・ビットあるいは垂直パリテ
ィ・ビットのいずれを使用してもエラーを検出すること
が出来る。

もうひとつのエラー訂正コードとしてハミング・コード
があるが、これは、さらに重要な単一エラー検出・訂正
コードである。このコードは単一エラーのコードを検出
・訂正を行うだけではなく、２つのエラーを検出するこ
ともできる。このような手段は従来から半導体メモリの
外部で利用するために開発されている。メモリから出力
されるデータ語は、エラー・チェックのためにパリティ
情報とともにカラー検出回路に入力される。もしエラー
があれば、データは訂正された後、そこから出力される
。このタイプのエラー検出回路としてはＡＭＤ社製の１
ＩＧ２９６０がある。その他のエラー検出・訂正コード
については、米国特許第４゜４７９．２１４号、第４．
４９４，２３４号、第４．４９７．０５８号、第４．４
９８，１７５号、第４，５０６．３６５号、第４，４６
８．７６９号に記載されている。

エラー検出・訂正コードを用いれば、単一あるいは複数
のエラーを訂正する機能が得られるが、まだデバイスの
テストをする必要がある。ＲＯＭについては、このテス
トで各番地にアクセスして、所定のコードと比較する必
要がある。訂正不能なエラーがあれば、そのデバイスは
不良品となる。

このテスト法は時間がかかり、また、エラーの発生源に
もなる。このような欠点を考えると、もつとエラーの出
にくい、検査の容易なメモリの必要性がある。

発明の概要 本発明は自己テスト機能を持つ半導体メモリに関するも
のである。このメモリは複数のディジタル・データ語を
記憶する情報記憶アレイと、情報記憶アレイに記憶され
た各データ語に付随するパリティ情報を記憶するパリテ
ィ・アレイを備えている。パリティ情報は、ハミング・
コードなどのブロック式コード・エラー・アルゴリズム
にしたがって作られ、データ語とパリティ・ビットが１
つのコード化データ語を形成する。外部からロウとコラ
ムのアドレスを受は取ったときにコード化データ語にア
クセスするために、アクセス回路が設けられている。ア
クセスされたデータは、ブロック式コード・エラー・ア
ルゴリズムにしたがってエラー検出を行うエラー検出回
路に入力される。

そこで、コード化データ語における検出エラーのビット
位置を示すエラー症候群が作られる。エラー症候群とコ
ード語を受信してエラー・ビットを訂正するため、エラ
ー検出回路が設けられている。

エラー検出回路からの出力あるいは情報アレイとパリテ
ィ・アレイからの出力がマルチプレクサによって選択さ
れて、アクセスされたコード化データ語または訂正され
たコード化データ語がエラー検出回路に入力される。自
己テストは、第１周期で各アレイのアクセス・データを
エラー検出回路及びエラー訂正回路に入力することによ
って行われ、そこでエラーが訂正される。第２周期では
、訂正されたコード化データ語はラッチされ、エラーの
有無を確認するためにエラー検出回路に入力される。も
しエラーがあれば、そのエラーは第２周期で検出され、
システム・エラー信号が出力される。

本発明のもう１つの実ＦＭ＠では、コード化データ語に
２個の付加ビットが加えられる。これらの付加ビットは
ディジタル・データ語の一部を形成する。パリティ・ビ
ットは、データ語に含まれる２個の付加ビットにしたが
って作られ、パリティ・アレイに記憶される。情報アレ
イおよびパリティ・アレイに含まれるエラーが、２つの
付加ビットの論理状態に影響を与えないように、これら
２つの付加ビットはエラー検出回路に直結されている。

ワード線がオープンになっていない限り、全ビット「１
」あるいは全ビット「０」のデータ語が現れないように
、この２つの付加ビットの論理状態は互いに逆になって
いる。

実施例 本発明について、さらに理解を深めるため、以下に付図
を用いて説明を続ける。

本発明によるエラー検出・訂正回路と自己テストの特長
を用いた半導体メモリが第１図に示されている。このメ
モリは情報メモリ・アレイ１０とパリティ・メモリ・ア
レイ１２を備えている。アレイ１０およびアレイ１２は
それぞれ、縦横に配列されたメモリ要素のアレイで構成
されている。

メモリ要素はリード・オンリ・メモリ（ＲＯＭ）、ラン
ダム・アクセス・メモリ（ＲＡＭ）のいずれであっても
よいが、メモリ要素は最初に、あるパターンのデータが
ロードされる。好適実施例では、自己テストの機能がＲ
ＯＭに利用されている。

ＲＯＭの典型的な構成は、１９７６年１月２０日付でフ
ィッシャー（Ｆｔｓｈｅｒ）ほかに付与され、テキサス
・インスツルメンツ社に譲渡された米国特許第３．９３
４．２３３号に記載されている。

ＲＡＭの構成は、１９８２年５月１８日付でレッドワイ
ン（Ｒｅｄｗｉｎｅ　）ほかに付与された米国特許第４
，３３０．８５２＠と、１９８２年８月３１日付でラオ
（Ｒａｏ）に付与された米国特許第４゜３４７．５８７
号に記載されている。なお、十記特許はいずれもテキサ
ス・インスツルメンツ社に譲渡されている。ここで重要
な点は情報がメ［す・アレイから取り出し可能なことだ
けであって、アレイ１０、アレイ１２の構成とは無関係
である。

データは、複数のデータ語をまとめＩＪ集合データ語の
形式で情報アレイに記憶される。好適実施例では、４つ
の８ヒツ１−・データを１つの集合データ語とする。各
集合データ託ホ、それぞれ所定数のチェック・ビットま
たはパリティ・ピッ１−を含んでおり、それらはパリテ
ィ・アレイ１２に記憶される。詳細は後述するが、ＲＯ
Ｍの自己テストでは、まず、１つの集合データ語と、そ
の集合データ語のパリティ・ビットとにアクセスして、
エラー・チェックを行い、そして必要ならばエラーの訂
正をする。訂正されたデータ語は、その後エラーの有無
をチェックされ、まだエラーがある時には、デバイス不
良の表示が出される。訂正されたデータ語に対するこの
ようなアクセス手順およびエラー・チェック手順は、メ
モリに記憶されている各集合データ語について繰り返さ
れる。

情報アレイ１０の番地指定はコラム・アドレスｌｊ３よ
びロウ・アドレスによって行われる。ロウ・アドレスは
、ワード線バス１６で表わされる複数のワード線の１本
を選択するためにアドレス・バス１５を介してロウ・ア
ドレス・デコーダ１４に入力される。情報アレイ１０、
パリティ・アレイ１２の両方で唯一のロウが選択される
ように、ロウ・アドレス・デコーダ１４の出力は互いに
排他的になっている。コラム・アドレスは、低位アドレ
ス・ビットからなる出力選択部と、高位アドレス・ビッ
トからなるアレイ選択部に分離される。

アレイ選択部は半導体メモリのバス１８に入力され、一
方の出力選択部はバス２ｏに入力される。

バス１８に入ったコラム・アドレスのアレイ選択部は、
情報アレイ１０に接続されたコラム・アドレス・デコー
ダ２２と、パリティ・アレイ１２に接続されたコラム・
アドレス・デコーダ２４に入力される。コラムとロウの
アドレスが作られ、情報アレイ１０に記憶されている集
合データ語とパリティ・アレイ１２に記憶されている関
連ビットがアクセスされ１．：後、そのアクセスされた
集合データ語はデータ・バス２３を介してマルチプレク
サ２７に入力され、一方のチェック・ビットはデータ・
バス２５を介してマルチプレクサす２９に入力される。

マルチプレクサ２７の出力はデータ・バス２６に接続さ
れ、マルチプレクサ２９の出力はデータ・バス２８に接
続される。

データ・バス２６上の集合データ語とデータ・バス２８
上のパリティ・ビットは、いずれもブロック・コード式
エラー検出回路３０に入力される。

ブロック・コード式エラー検出回路３０は、アクセスさ
れたデータ中のどのビットがエラーになっているかを決
める所定のエラー検出・訂正アルゴリズムにしたがって
エラー訂正コードを作る働きをする。その後、エラー症
候群が発生し、エラー症候群バス３２を介してエラー検
出回路３４に入力される。データ・バス２６−ヒの集合
データ語とデータ・バス２８上のパリティ情報もまた、
エラー検出回路３４に入力される。エラー検出回路３４
は、訂正された集合データ語をデータ・バス３６Ｉこ出
力するとともに、訂正されたパリティ・ビットをデータ
・バス３５に出力する。データ・バス３６はデータ語選
択回路３７とラッチ３９の入力端に接続されている。デ
ータ・バス３５はラッチ４１の入力に接続されている。

データ語選択回路３７は、選択された集合データ語から
希望のデータ語を１個選択する働きをする。ここで選択
されるデータ語は、バス２０から入力される低位ビット
によって決定される。好適実施例では、データ語選択回
路３７として４対１のディマルチプレクサを使用してい
る。

本発明においては、情報アレイ１０に記憶されるデータ
のビット長がデータ語１個のビット長より長くなってい
る。したがって、ブロック・コード式エラー検出回路３
０は、従来のエラー訂正方法に必要なデータ・ビット数
より多くのビット数を取り扱う。詳細は後述するが、こ
れは、従来より少ないパリティ・ビット数で済むので、
パリティ・アレイ１２の記憶場所の節約になる。また、
メモリ内の全記憶場所を検査１−る際のテスト周期の回
数も少なくなる。

マルチプレクサ２７のもう一方の入力端はバス３８を介
してラッチ３９の出力端に接続され、マルチプレクサ２
９のもう一方の入力端はラッチ４１の出力端に接続され
ている。ラッチ３９、ラッチ４１、マルチプレクサ２７
、マルチプレクサ２９がこのように接続されているため
、訂正済みのデータ語およびパリティ・ビットが再チェ
ックのためにブロック・コード式エラー検出回路３ｏに
入力されるようになっている。ブロック・コード式エラ
ー検出回路３０への２回目の周期でエラーの有無をチェ
ックするためシステム・エラー検出回路が４３がエラー
症候群バス３２に接続されている。２回目の周期でエラ
ーが現れた場合、集合データ語、パリティ・ビットの一
方または両方が１回目の周期で訂正されなかったことを
示す５ＹＳＴＥＨＥＲＲＯｔ！信号が発生し、これによ
ってデバイス不良が判定される。

自己テスト動作時には、１つのデータ語がアクセスされ
、その選択データ語およびパリティ・ビットを得るため
にマルチプレクサ２７、マルチプレクサ２９は、それぞ
れデータ・バス２３、データ・バス２５を選択する。こ
の情報はブロック・コード式エラー検出回路３０に入力
され、そして、゛　　　集合データ語とパリティ・ビッ
トはエラー検出回路３４によって訂正される。訂正され
た集合データ語はデータ・バス３６へ出力され、訂正さ
れたパリティ・ビットはデータ・バス３５へ出力される
。以上がテスト手順の第１周期である。第２周期では、
集合データ語はラッチ３９でラッチされ、訂正済のパリ
ティ・ビットはラッチ４１でラッチされる。マルチプレ
クサ２７、マルチプレクサ２９は、それぞれバス３８、
バス４０を選択して、入力状態に入る。そして、訂正さ
れた集合データ語はデータ・バス２６上に現れ、訂正さ
れたパリティ・ビットはデータ・バス２８上に現れる。

この情報はブロック・コード式エラー検出回路３゜で処
理され、エラー症候群バス３２Ｌにエラー症候群が出力
される。後述するように、エラー症候群の値は、エラー
のない時はゼロ、エラーのある時は高い値を示す。この
高い値は、集合データ語またはパリティ・ビット中のエ
ラーのビット装置を表わす。もし、１回目の周期におい
てブロック・コード式エラー検出回路３０でエラー訂正
が可能であったとすれば、２回目の周期でエラーが現れ
るはずが無い。しかし、ブロック・コード式エラー検出
回路３０では訂正不可能なエラーであれば、２回目の周
期でもエラーが現れるだろう。２回目の周期において、
システム・エラー検出回路４３によってエラー症候群の
サンプリングが行われ、もしエラーが発見されると、そ
れを表わすシステム・エラー信号が出る。後述のように
、エラー検出・訂正アルゴリズムは単一ビット・エラー
を訂正する働きをする。しかし、２ビツトがエラーであ
る場合は、出力が不定であり、エラー検出回路３４は集
合データ語またはパリティ・ビットの中の１ビツトだＧ
プを無差別に選んで訂正づる。

したがって、もう１つのエラーは残り、このエラーがエ
ラー症候群バス３２上のエラー症候群に反映される。シ
ステム・エラー検出回路４３はこのエラーを検出して、
ＤＥＶＩＣＥ　［ＲＲＯ［を信号を出す。

ＲＯＭ全体をテストするためには、外部から全アドレス
にアクセスするか、あるいは、ＲＯＭの全アドレスにア
クセスするための命令レジスタと内部カウンタを内蔵さ
せるだけでよい。これにより、データ語を出力しＲＯＭ
良否判定用顧客プログラムとそのデータ語出力を比較す
る必要性が軽減される。本発明の回路を用いれば、内部
で各アドレスにアクセスし、アクセス・データを２回、
エラー検出・訂正回路に転送するだけでよい。これで、
アクセス・データと参照データ語を比較する必要も無＜
ＲＯＭを完全にテストすることができる。

好適実施例においては、情報アレイ１０は各ロウに３２
個の３２ビツト長の集合データ語が入るように１０２４
ビツト幅で構成されており、３２ビツト長の集合データ
＝Ｈにアクセスするコラム・アドレス・デコーダ２２が
併置されている。パリティ・アレイ１２のこれに対応す
るロウでは各集合データ語に対（〕て６個のチェック・
ビットが入る。したがって、パリティ・アレイ１２は、
それぞれの集合データ語に対して６個が３２組、合計１
９２ビット幅になっている。したがって、データ・バス
２６は３２ピッ１〜幅、データ・バス２８は６ビツト幅
になっている。

好適実施例のブロック・フード式エラー検出回路３０は
単一エラー検出・訂正用ハミング・コードを使用してい
る。しかし、その伯の適当なブロック・コード、例えば
リード・ミュラー（ＲＯＯｄ−Ｈｕｌｌｅｒ）−１−ド
やゴレイ（Ｇｏｌａｙ　）　−コードを利用することも
可能である。エラー症候群バス３２上のエラー・訂正コ
ードは、データ・バス２６へ出力された３２ピット集合
データ語の中の相対ビット位置の形式でエラー情報を含
んでいる。したがって、エラー・ビットを反転させるだ
けで正しいデータ語が出力される。この訂正動作はエラ
ー検出回路３４で行われ、データ語選択回路３７は、バ
ス２０士のコラム・アドレスの出力選択部にしたがって
、バス４５に出力するための小セグメントのデータ語を
選択する。このように、３２ビツト・データ語用エラー
訂正方法を用いて、１６ビツト・データ語、８ビツト・
データ語、４ビツト・データ語を出力することが可能で
ある。これにより、エラー訂正実行用のパリティ・ビッ
トの数が少なくなる。たとえば、３２ビツトのデータ語
ではパリティ・ビットが６個しか必要ないのに対し、４
つの８ビツト語ではコモに４個、合計１６個のパリティ
・ビットが必要になる。さらに、１回のアクセス周期で
４つのデータ語を選択するので、ＲＯＭの自己テストに
要するアクセス回数が少なくて済む。

第２図には、第１図のエラー検出・訂正メモリの拡大ブ
ロック図が示されている。各図で同一参照番号が付けら
れているものは同一の構成要素である。情報アレイ１０
は、メモリ要素内の任意のロウにあるデータ語の同一ビ
ット位置に対応する全ビットが隣接コラム１０ａ〜１０
ａに配置されるような構成になっている。例えば、３２
個の３２ビット集合データ語のコモの第１位置のビット
はコラム１０ａに置かれ、互いに隣接している。

同様に、パリティ・ビットは、隣接ビットからなるコラ
ム１２ａ〜１２ｎに配列されている。

コラム群１０ａ〜１０ｎのそれぞれから出るビット線は
参照番号４　’７で表わされており、パリティ・アレイ
１２のコラム群１２ａ〜１２ｎのそれぞれから出るビッ
ト線は参照番号４９で表わされている。ビット線群４７
の各ビット線は、コラム・アドレス・デコーダ２２内に
ある別々のビット線選択回路２２ａ〜２２ｎの入力端に
接続されている。ビット線群４９の各ビット線は、コラ
ム・アドレス・デコーダ２４内にあるビット線選択回路
２４ａ〜２４ｎの入力端に接続されている。ビット線選
択回路２２ａ〜２２ｎから選択されたビット線の出力端
は線４２を介してセンス・アンプ４６に接続され、そこ
からデータ・バス２３に接続されている。ビット線選択
回路２４ａ−２４ｎから選択されたビット線の出力端は
線４４を介してセンス・アンプ４８に接続され、そこか
らデータ・バス２５に接続されている。

上述のように、情報アレイカ日ろアクセスされるデータ
語の長さは３２ビット、パリティ・アレイ１２からアク
セスされるパリティ・ビットの数は６ビツＩ〜である。

したがって、情報アレイ１０には３２のコラム群、パリ
ティ・アレイ１２には６つのコラム群がある。つまり、
バス２３への出力は３２ビツト語、データ・バス２５へ
の出力は６ビツｌ−語になる。このようにアレイを配列
することにより、アクセスされたデータ語の隣接ビット
が多数の３２ビツト・データ語（１０つ当たり３２ビッ
ト）によって物理的に隔離されるため、アレイ内の任意
のロウの隣接ビットの不良が、アクセスされたデータ語
の隣接ビットの不良につながらなくなる。

好適実施例では、エラー検出アルゴリズムとしてハミン
グコード（Ｈａｍｍｉｎａ　ｃｏｄｅ）を使用【ノてい
る。この方法では、第１図のブロック・コード式エラー
検出回路３０を内蔵するエラー症候群発生器５０Ｔニー
エラー症候群を発生させる必要がある。

■ラー症候群発生器５０は、データ語内のエラー・ピッ
１ル位置を承けディジタル・データ語を発生させるよう
になっている。このエラー症候群はエラー症候群バス３
２を介してエラー位置デコード回路５４に入力される。

エラー位置デコード回路５４は、エラーのある時にその
エラー位置を示ずピッＩ−・ｌラー位置信号をバス５６
へ送出する。

３２ピッ１−・データ語の各ビットに１個づつの出力と
、６個のパリティ・ビットの各ビットに１個づつの出力
がある。

エラー検出回路３４の入力端には、データ・バス２６か
らの３２ビツト・データ語と、データ・バス２８からの
パリティ・ビット６個と、バス５６からのビット・エラ
ー信号が入力される。集合データ語のエラー・ビットは
反転により訂正され、データ・バス３６を介してデータ
語選択回路３７へ出力される。通常の動作状態では、デ
ータ語選択回路３７は、集合データ語を形成する４つの
８ビツトデータ語から１つを選択し、８ビツト・データ
語＜　ｏ　ｏ　’　〜Ｄ７′　）をバス４５へ出力する
。

一方、自己テスト状態では、訂正された集合データ語お
よびパリティ・ビットは、それぞれラッチ３９、ラッチ
４１に入力され、それぞれのマルチプレクサ２７、マル
チプレクサ２つを介してエラー症候群発生器５Ｑに入力
される。この第２周期でのエラー表示はシステム・エラ
ー検出回路４３で検出される。詳飢は後述するが、３２
ビツト詔のエラー訂正は、個別のパリアイ情報で４つの
８ビツト詔を別々にエラー検出・訂正する場合に比べて
、パリフーイ・ビットの記憶場所がかなり少なくて済む
。それに加えて、アレイの全ビット位置にアクセスする
周期の回数も少なくなる。

自己デス１−機能を制御するために、自己テスト制御回
路５２が設けられている。自己テスト制御回路５２はラ
ッチ３９、ラッチ４１を制御するロード信号Ｌ　Ｄ　Ｌ
−と、マルチプレクサ２７、マルチブレク÷す２９の動
作を制御するタイミング信号ＣＤ２Ｓ、Ｒ２Ｓを発生さ
せる。また、システム・エラー検出回路４３を制御寸ろ
ための自己テスト許可信号５ＴＥＮも自己テスト制御回
路５２から発生する。５ＴＥＮ信号は第２周期で１ラー
検出の有無を決定するために検出器を作動させる信号で
ある。これについては、第７図のタイミング図にしたが
って後述する。

本発明に関する動作説明を理解しゃすくづ−るため、ま
ず、ハミング−コード（ｌＩａｍｌｌｌｉｎｇｃｏｄｅ
）について説明する。前述のように゛、ハミング・コー
ドは単一エラー検出・訂正コードであり、時には［ｄｉ
ｓｔａｎｃｅ−３］と呼ばれ、二手エラーの検出も可能
である。ハミング・コードは、所要のチェック・ビット
数すなわちパリティ・ビット数を最初に決定することに
よって形成される。転送されるｎ個の情報ビット（１）
　　、Ｄ、１．−−−Ｄｌ）の各２進メツセージには、
情報ビットの種々の組合せに対して偶数パリティ（また
は奇数パリティ）をチェックするために、ｋ個のパリテ
ィ・ビット（Ｐｋ、Ｐ、１．　　・・・Ｐｌ）がイ」加
される。なお、好適実施例では、偶数パリティが採用さ
れている。このようにして、ｎ＋にビットの複合体すな
わちコード化メツセージが形成される。パリティ・ビッ
トＰ・　（ｉ＝１．２．　　・・・ｋ）はコード化され
たｎ＋にビット・メツセージの特定位置を占める。第１
図および第２図に基づいて行った前述の説明では、集合
データ語と、その関連パリティ・ビットが別々の情報ア
レイ１０、バリディ・アレイ１２に入れられると述べた
が、実際には、これらはコード化メツセージとしてイン
ターリーブされている。これらの位置は１．２．４．８
、・・・２　　すなわち２の整数乗になっている。

各Ｐ、の値は元のデータ・メツセージ内の特定位置にあ
るパリティをチェックすることによって決定される。第
１表には、データ・ビット１１個、パリティ・ビット４
個からなる１５ビツトまでのメツセージに対するビット
位置が示されている。

このように、パリティ・ビットＰ１はすべての奇数位置
１．３．５．７、・・・をチェックし、Ｐ２は２個組の
位置（２，３）、（６，７）、（１０，１１）・・・、
Ｐ３は４個組み位置・、というように各Ｐ、がそれぞれ
の位置をチェックする。

第１表 パリティ・ビット　　　　　　データ・ビット位置Ｐ１
Ｄ３・Ｄ５・Ｄ７・Ｄ９・Ｄｌｌ・Ｄ１５Ｐ２Ｄ３・Ｄ
６・Ｄｌ・Ｄｌｏ・Ｄ１１゛Ｄ１４′Ｄ１５Ｐ３Ｄ５・
Ｄ６．　Ｄ７・Ｄｌ２”　１３”　１４・Ｄ１５Ｐ４Ｄ
９・Ｄｌｏ”　１１・Ｄ１２・Ｄｌ３・Ｄ１４・Ｄ１５
任意のメッセージ長に必要なパリティ・ビット数が第２
表に示されている。例えば、元のメツセージが２進化十
進法（ＢＣＤ）の〕−ド語でｎ＝４とすれば、ｋ＝３と
なり、３個のパリティ・ビットが必要になる。そのため
、コード化メツセージＭｎ＋にのビット位置１．２．４
にパリティ・ビットＰ　　、Ｐ　　、Ｐ　　を挿入する
必要がある。したがって、転送されるハミング・コード
・メツセージは７ビツト長となる。第３表に、偶数パリ
ティを仮定して、１０個のＢＣＤ−１−ド語が例示され
ている。

第２表 データ語のビット数　最小パリティ・ビット数　コード
化メツセージの総ビット数ＤｎＭｎ・舷 ｋ １−．４　　　　　　　　　　３　　　　　　　　　５
−７５−１１　　　　　　　　　４　’　　　　　　　
　　　９−１５第３表 十進数　　　位置　　　　　　ニア６５４３２１ｏ　　
　　　　　　ｏｏｏｏｏｏ。

コード化メツセージをチェック４るときには、受信した
コード化メツセージＭ。＋ｋに同一のバリディが適用さ
れる。エラーが検出されない時にＳの値がゼロになるよ
うな形式で、「チェツキング数」または「位置数」また
は「症候群数」５（ＳｋＳ、−１・・・Ｓ、２Ｓ１）が
作られる。しかし、甲−のピッ１−・・エラーが検出さ
れた場合、Ｓ、の２進数に相当覆る一４進数は受信メツ
セージの１ラ一位置に対応する。このパリディ・ヂエツ
キングが第４表に示されている。この表において、コー
ド詔のビット位置Ｍ　、Ｍ２、Ｎ４１、Ｍａはパリアイ
・ビットＰ　　、、Ｐ２、Ｐ３、Ｐ４に対応する。

第４表 Ｓｌ　　　　　（Ｍｌ　＞、　　　（Ｍ３　＞、　　　
（Ｍ５　）、　　　（Ｍ７　）、　　　（Ｍ９　）、　
　・・・Ｓ２（Ｍ２ｉｖ１３＞、　（Ｍ６．Ｍ７）、　
（Ｍ、ｏ、Ｍｌｌ）、　（Ｍｌ４．Ｍｌ、）、−・・Ｓ
３　　（Ｍａ　、　Ｍｓ　、　Ｍ６．　Ｍ７　）　、　
（Ｍｌ２．　Ｍｌ３．　Ｍｌ４．　Ｍｌ５）　、・・・
５４（Ｎ４８・Ｍ９°Ｍ１０・”１１・Ｍ１２′Ｍ１３
−　Ｍｌ、ｉ−Ｍｌ５”　”゛もし症候群数Ｓｋがエラ
ー・ビット位置を特定するなら、各ビットＳ、は二コー
ド化メツセージＭ　ｎ　＋　ｋの特定ビット位置をチェ
ックするはずである。、コード化メツ（２−ジの奇数ヒ
ツト位置（１，３，５，７，９，１１、・・・）にエラ
ーが発生した場合、症候群数Ｓ　の騒下位ピッ１−８１
が１になるはずぐある。ハミング・コード・メツセージ
で全奇数位置（１，３，５，７，９，１１、・・・）が
偶数パリティになるようにコード化した場合、これらの
ビット位置の一箇所で甲−エラーがあると奇数パリティ
になる。この場合、症候群数の最下位ビットＳ１の値は
１となる。もし、これらの位置にエラーが無ければバリ
ゲイ・チェックの結宋は偶数パリティとなり、Ｓｌの値
はＯとなる。同様に、ビット位置２．３．６．７．９．
１０．１１、・・・の一箇所に単一エラーが現れた時に
は５２−１となり、どこにもエラーがな番プれば５２−
０となる。受信メツセージＭｎ＋にの具体的なビット位
置と、それらに対応する各Ｓｊが第４図に示されている
。このような位置数ビットかに個ある場合、２に個の責
なる症候群数Ｓが形成される。ただし、ここで２に≧ｎ
＋に＋１とする。例λば、第３表のハミング・コードを
使用したＢＣＤメツセージの位置数がＳ−８３Ｓ２８１
＝　”　１１０　”　Ｆあれば、これは受信メツセージ
の位ｉＦ（Ｍ６ｂ：エラーがあることを示しており、そ
の］−ラーが訂正される。−・方、Ｓ−０であれば、メ
ツー？−ジが正１ノく受り取られたことになる。

偶数パリーアイでハミング・コード・メツセージのエラ
ー・升ニックを行う場合、モジ」口２の和を６１０しな
（づればならない。

Ｓ　−ΣＭ 」　　　　　　　ｊ ただし、Ｍ、は受信メツセージの中でチェック・にツＦ
　Ｓ　３１）（入る位置を表ｂ−１ビットである。もし
、Ｍ　どツ１−にエラーがなければＳ、＝Ｏ，工、Ｉ　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　エラーがあればｓ、＝ｉどなる。この手順がすべて
の、Ｊ＝１．２．３、・・・に対して繰り返される。

ハミング・コードをさらに詳しく説明するため、第５表
に偶数バリディを用いた６ビツト・メツセージ゛’　１
０１０１１　”に相当するハミング・コード発牛手順を
示す。初期メツし一ジはり、Ｄ５Ｄ４Ｄ３Ｄ２Ｄ１＝１
０”１０１１である。ｎ　＝＝　６であるから、ｋ＝４
個のパリヲーイ・ピッ１〜（Ｐ４Ｐ３Ｐ２Ｐ１）が必要
であり、し、たがって１０ピッ１−のハＥミング・コー
ド・メツセージに一変換される。これらのパリティ・ピ
ッ１−Ｐ４Ｐ３Ｐ２Ｐ１はコード化メツセージＭの各対
応位置８．４．２．１に置かれる。パリティ・ビットＰ
４１〕３「）２Ｐ１はモジュロ２の和をとることに３よ
って決定される。演算は’　＋　”　ｔ’示されている
。

第５表 コード化メツセージのビット位置　：Ｍ１０Ｍ９　Ｍａ
　Ｍ７　Ｍ６　Ｍｓ　Ｍａ　Ｍ３　Ｍ２　Ｍｌ元のメツ
セージのビット位置　　　＝Ｄ６Ｄ５　　Ｄ４Ｄ３Ｄ２
　　Ｄ１偶数パリティ・ビット仲買　　　　゛　　　　
Ｐ４　　　　　　Ｐ３　２２２１元のデータ・メツセー
ジＤ　　　　　：１０　　　１０１　　　１Ｐ１＝Ｍ３
＋Ｍ５＋Ｍ７＋Ｍ９＝１：１　０　　１　０　１　　１
　　、１Ｐ２＝Ｍ３→−Ｍ６＋Ｍ７ｑＭ、ｏ＝１：１　
０　　　１　０　１　　　　１　１　１Ｐ３＝Ｍ５＋Ｍ
Ｇ十Ｍ７＝０：１　０　　　１　０　１　０　１　１　
１Ｐ４＝Ｍ９＋Ｍ１ｏ＝１：１　０１　１　０　１　０
　１　１　１ハミング・〕−ド・メツセージＭ　：１　
（つ　１１０１０１１１例えば、ビット位置６にエラー
のあるメツセージＭをチェックする際、メツセージＭは
１０１１０１０１１１ではなく１０１１１１０１１１と
して出力される。症候群発生器から次の形式でビットが
発生ずる。

Ｓｌ−Ｍ１＋Ｍ３＋Ｍ５＋Ｍ７＋Ｍ９−Ｏ８２＝Ｍ２＋
Ｍ３＋Ｍ６＋Ｍ７＋Ｍ１ｏ＝１Ｓ　　＝Ｍ　　＋Ｍ５＋
Ｍ６＋Ｍ７　＝ｉ８４　＝Ｍ８＋Ｍ９＋Ｍ１０＝０ このように形成される症候群数はＳ−８４８３Ｓ２８１
−０１１０である。この値の十進値は６であり、受信メ
ツセージのビット位置６にエラーがあることを示してい
る。このエラーはビットＭ６を１からＯに変更すること
により訂正することができる。

第３図は、集合データ語のデータ・ビットＤ１〜Ｄ　と
パリティ・ビットＰ　　−Ｐ６の実際の構成を示すもの
で、ビットＭ　−Ｍ２Ｓからなるコード化メツセージ内
におけるデータ・ビットとパリティ・ビットの相対位置
が示されている。ハミング・コードは所定の位置１−バ
リディ・ビットを入れる必要があるので、情報アレイ１
０とパリティ・アレイ１２は、ビットの相対位置がアし
メイの物理的レイアラ１へに反映されるようにインター
リーブされる。したがって、アレイは］ラム・アドレス
・デコーダ２２およびコラム・アドレス・デコーダ２４
が共通になるように構成され、さらに、ビット位置Ｍ１
Ｍ２Ｍ４Ｍ８Ｍ３２に割り込んだパリティ・ビットを含
む」−ド化メツセージを表わす３２ビツト・データ語が
２つのコラム・アドレス・デコーダ２２．２４によって
選択されるように構成される。パリティ・ビットと集合
データ語のピッｌ−は、２つのセンス・アンプ４６．４
８の入力端を結線して適当なビット線に接続することに
より分離することができる。

前述のように、好適実施例においては、データ情報は８
ビツト語で構成されており、エラー訂正の目的で、４個
の８ビツトデータ語をまとめて１個の３２ビット集合デ
ータ語にしている。これとパリティ・ビット６個を結合
して３８ビツトのコード化メツセージＭが形成される。

パリティ・ビットはこのメツセージのビット位置１．２
．４．８．１６．３２に配置される。第６表に示すよう
に、コード化メツセージ内の対応ビットの位置にパリテ
ィを入れることでパリティ・ビットが得られる。エラー
症候群ビットＳ　−８６を発生させす るため、第７表に示されるように、エラー症候群ピッ１
〜Ｓ　　”−８６の各ビットに続くビットが排他的○Ｒ
１１ｆｉ能によって結合される。パリティ・ビットＰ１
〜Ｐ６はそれぞれの位置の隣の括弧内に示されている。

第６表 パリティ・ビット　　　コード化メツセージ内データ・
ビットのビット位置Ｐ１＝３．５，７，９，１１，１３
，１５，１７，１９，２１，２３，２５，２７，２９，
３１，３３，３５．３７Ｐ２＝３．６，７，１０．１１
，１４．１５，１８，１９，２２，２３，２６，２７，
３０，３１，３４，３５．３８Ｐ３＝５．６，７，１２
，１３，１４，１５，２０．２１，２２，２３，２８，
２９，３０．３１．３６，３７．３８Ｐ４＝９．１０，
１１，１２，１３，１４，１５，２４，２５．２６，２
７，２８．２９，３０．３１Ｐ５＝１７．１８．１９，
２０，２１，２２，２３，２４，２５，２６，２７，２
８，２９，３０．３１Ｐ６＝３３．３４，３５，３６，
３７．３８第７表 エラー症候群ビット　　コード化メツセージ内のデータ
・ビットおよびパリティ・ピッ１へのビット位置８３　
＝４（Ｐ　３１，５．６．７，１２，１３．１４，１５
，２０，２１，２２，２３，２８，２９，３０，３１，
３６，３７，３８Ｓ４＝８（Ｐ　４）、９，１０，１１
，１２，１３，１４．１５，２４，２５，２６．２７，
２８，２９，３０．３１Ｓ５−１６（Ｐ５）、１７，１
８１９，２０，２１．２２，２３．２４．２５．２６．
２７．２８．２９．３０．３１Ｓ６＝３２（Ｐ６）、３
２，３３，３４，３５，３６，３７．３８コード化メツ
セージ内でエラーが検出されなければ、エラー症候群（
Ｓ６Ｓ５Ｓ４Ｓ３Ｓ２Ｓ１）の十進値はゼロである。コ
ード化メツセージ内に単一エラーがあれば、エラー症候
群は不良ビットを指示する。しかし、２個のエラーがあ
る場合はメモリから読まれた情報が多重エラーを含むの
で、エラー症候群数は予測不可能な値をとる。どのよう
なハミング・コードでもエラー訂正能力は１ビツト、つ
まり、ハミング・コードではｑｌ−のエラーしか検出・
訂正することがて・きない。ハミング・コードは２つの
甲−］ニラ−を検出するが、２つを訂正１−ることはで
きない。この単一・ビット・エラー検出により、現在あ
るエラーのうち無差別に少なとも１個は訂正される。こ
のエラーは自己テストのとき、第２周期で検出される。

第４図に、ラッチ３９とマルチプレクサ２７のブロック
回路図と、これら回路要素の機能が示されている。訂正
された３２ビツトのビット集合がデータ・バス３６から
送られ、各ビットは、３２ビット集合データ語の各ビッ
トに対応する単一ビット・ラッチ回路５７に入力される
。単一ビット・ラッチ回路５７は第一転送ゲート７０と
、逆方向並列接続された２個のインバータ７４．７６を
備えたラッチ回路７２と、転送ゲート７８を内蔵してお
り、第一転送ゲート７０とラッチ回路７２は相互接続さ
れている。ラッチ７２の出力は転送ゲート７８を介して
データ・バス２６上の対応ビットに接続される。転送ゲ
ート７０の正入力端と転送ゲート７８の負入力端には信
号ＣＤ２Ｓが入力される。そして、転送ゲート７０の負
入力端と転送ゲート７８の正入力端には、インバータ８
０を介し１て信号ＣＤ２Ｓの補数が入力される。したが
って、信号ＣＤ２Ｓが’　ｌ−１”のどき、転送ゲー１
へ７０がオン、転送ゲート７８がオフとなる。逆に、信
号ＣＤ２Ｓｂ（’“１〜″のとき、転送ゲート７０がオ
フ、転送ゲート７８がオンどなる。この動作はデータを
ラッチ回路７２にラッチする効果を持ち、信号ＣＤ２Ｓ
がアクティブ゛Ｈ″のとぎデータをデータ・バス２６に
転送する。

センス・アンプ４６の出力は転送ゲート８２に入力され
、そこで、データ・バス２６から分離される。すべての
転送ゲート８２の正入力端には信号Ｒ２Ｓが入力され、
転送ゲート８２の負入力端にはインバータ８３を介して
信号Ｒ２Ｓの反転信号が入力される。信号Ｒ２Ｓはセン
ス・アンプ４６をデータ・バス２６から分離する働きを
する。

ラッチ４１およびデータ・バス２８は第４図の回路と同
様に動作する。マルチプレクサ２７の多重動作は転送ゲ
ート７８および転送ゲート８２の部分的機能によって行
われ、ラッチ機能は転送ゲート７０とラッチ回路７２に
よって与えられる。

第５図には、エラー症候群ビットＳ６を発生させるため
のエラー症候群発生器５０の一部を示しでいる。第６表
に示されるように、エラー症候群ビットＳ６はコード化
メツセージのビット位置３２からビット位′？１３８に
ついて排他的ＯＲをとることによって形成される。第５
図に示されるように、Ｐｌはコード化メツセージのビッ
ト位置Ｍ３２に配置され、集合データ語のデータ・ビッ
トＤ２７〜Ｄ　はコード化メツセージのビット位＠Ｍ３
３〜Ｍ３８に配置される。コード化メツセージのビット
位置Ｍ　およびＭ３３は排他的ＯＲゲート８４の入万端
に接続され、このゲートの出力は排他的ＯＲゲート８６
の一方の入力端に接続される。ビット位置Ｍ　およびＭ
３５は排他的ＯＲゲート８８の入万端に接続され、この
ゲートの出力は排他的ＯＲゲート９０の一方の入力端に
接続される。ビット位置Ｍ　　ａ３よびＭ３７は排他的
ＯＲゲート９２の入力端に接続され、このゲートの出力
は排他的ＯＲゲート８６の他方の入力端に接続される。

排他的ＯＲゲート９０の他方の入力端はビット位置Ｍ３
８に接続される。排他的ＯＲゲート８６．９０の出力端
は排他的ＯＲゲート９４の入力端に接続され、排他的Ｏ
Ｒゲート９４の出力がエラー症候群ビットＳ　を形成す
る。残りの症候群ビット５１８２５４８８８１６を得る
ための排他的ＯＲ回路は図示されていないが、エラー症
候群ビットＳ６の場合と同じく、第５図と同様な回路構
成になる。

第６図には、エラー位置デコード回路５４及びエラー訂
正回路３４の結線図が示されている。エラー症候群発生
器５０は症候群ビットＳ１〜Ｓ６の真値および補数の両
方を出力する。コード化データ語の各ビット位置は多入
力ＡＮＤゲート９８によって復号される。

コード化データ語の中でパリティ・ごットＰ１の占める
位２ｆｆｉＭ１の第１ビツトに対応するＡＮＤゲート９
８には、６＠の入力端がある。６つの入力端はエラー症
候群バス３２に接続される。６つの入力端のうち、１つ
はＳｌに接続され、残りはそれぞれの反転信号に接続さ
れる。したがって、第１ビツトが”　ｌ−１”　、残り
のピッＩ・が”Ｌ″の６ビット詔がエラー症候群発生器
５ｏから発生した場合、それは十進値１を表わす。これ
はピッ１ル位置Ｍ１に対応するので、ＡＮＤゲート９８
はそれにしたがった選択をする。同様に、パリティ・ビ
ットＰ　の入る（ｆｆ社団２に対しては６入力ＡＮＤゲ
ート１００が設けられ、また、データ・ビットＤ　の入
る位置Ｍ３に対しては６入力ＡＮＤゲート１０２が、そ
してパリティ・ビットＰ３の入る位置Ｍ４に対しては６
入力ＡＮＤゲート１０４が設けられている。残りの位置
Ｍ５〜Ｍ３８に対しては６入力ＡＮＤゲート１０６が対
応する。

３２ビツトの集合データ語を乗せるデータ・バス２６と
６ビツトのパリティ情報を乗せるデータ◆バス２８は１
本のバス８２にまとめられる。バス８２の各ビットは排
他的ＯＲゲート１１０に入力される。排他的ＯＲゲート
１１０のもう一方の入力端は、ＡＮＤゲート９８〜１０
６の各対応出力端と位置Ｍ−Ｍ３８の各対応出力に接続
される。

例えば、ＡＮＤゲート９８に接続されたＯＲゲートの出
力は、パリティ・ビットＰ１の入る位置Ｍ１（こ相当で
ｊる。もし、イ）１ぞれの△＼Ｉ　Ｄ　’、ｙ’　−ｔ
−９８・〜１０６が゛１ビ′であれば、排他的０１クゲ
ー＝〜ｔ−１１０はデータを反１払（するので、エラー
が示（きれる。たとえば、Ａ　Ｎ　Ｄゲート９８〜・１
０６の一゛′つが１」′を出力１−７た場合、］−ラー
が；ｉさ４′シ、二〔の出力はバス８２に接続さ計１に
入力の反転にへる。

したがって、里−エラーの発生時に限れば、ｆ−タ・バ
ス３６からは訂１１済みのデータ語とパリディ・ビット
が出力される。

システム・エラー検出回路４３は６人）Ｊ　ＯＲゲート
１１２を備えており、そのＯＲゲートの出力は２入力Ａ
ＮＤゲー１へ１１４の一方の入力端１−接続されている
。ＯＲゲー１−１１２の６つの入力端はエラー症候群発
生器５０の入力端Ｓ１・〜Ｓ６に接続される。ＡＮＤゲ
ー１−１１４のもう−・方の入力端には許可（ａ号Ｓ　
’Ｔ　Ｅ　Ｎが入力される。、ＡＮＤゲート１１４の出
力はシステム・エラー信Ｙ）である。

第７図には、自己テスト動作のりｆミング図が示されて
いる。有効ＲＯＭデータが現れ！、−とき、転換点１１
６のところでＲ２ＳはＨ“になり、データがＲＯＭから
エラー症候群発生器５０に送出される。所定時間後、参
照番号１１８で示されるように最初のエラー症候群が発
生する。この期間中にデータが訂正されて、転換点１２
０のところでｌ−ｏ　ｉ−がＬ″になり、そして訂正さ
れた集合データ語とパリティビットがラッチ３９、ラッ
チ４１にそれぞれロードされる。その後転換点１２２の
ところでＲ２Ｓが“Ｌ″になり、ＣＤ２Ｓの反転信号が
’Ｌ”、ＬＤＬがＨ′′になる。この状態のとき、集合
データ語とパリティ・ビットがそれぞれデータ・バス２
６とデータ・バス２８へ送り出され、第２周期に入る。

第２周期中、所定の時間が経過すると、転換点１２４の
ところで５ＴＥＮが’　ｌ−１”になり、システム・エ
ラー信号出力許可状態になる。この信号は専用端子へ出
力することが可能であり、また、ＲＯＭの自己テストに
は必要の無い他の動作に利用することも可能である。そ
の場合、この情報をラッチするため、外部ラッチを使用
することができる。

第８図に本発明の代替実施例が不されでいる。

ここでも他の図中と同じ参照番号は同じ構成要素を示す
ものと１６゜状況によっては、ワード線の切断によるエ
ラーがあり、その場合は出ｈ　ｈ（不定となる。このよ
うな場合は通常、ワード線は’　ｌ−１”かＬ゛′の状
態に浮いて、１′３つ、全ピッ１〜が１″または０゛′
になるので、Ｙラーの検出がぐさない。こ机は、全ピッ
ド１″のデータ語１３ｔパリテイ・ビットがすべて゛１
パになる、というハミング・コードの性質によるらので
ある。逆に、データ語かの全ビットがＯ°′であわばバ
リテ・イ・ピッｌへはすべτ”　ｏ　”になる。この不
良七−ドの対策として、データ語を２ピッ１−拡張して
４０ヒツトのデータ語にする。データ語は第８図に示さ
れるように、ピッ１ル位置Ｍ３゜、Ｍ４ｏを”　ｏ　”
、１１１　Ｉ＋にセラ１へしＵｉミラー候群発−を器５
０に入力さねる。ｆ−タ・ピッ１−ＭＢ２、Ｍ２Ｏは集
合データ語の迫力０データ・ビ゛ソ１へＤ　　、Ｄ　　
にχぺ１応マ［る。コード（ヒ集合ｆ−タ語の長さに２
１でツ１〜追ハ１１１．、その２ピツ１〜を１１いに逆
論理１ｉＪろｊ−］　Ｊ′で、全ビツトｉｎ　１　ｓま
たは全ピッ＋−”　ｏ　”の出現を避けることができる
。さらに、この位置ビットをエラー症候群発生器５０に
直結することにより、メモリ・スペースを追加する必要
がなくなる。しかし、パリティ・ビットを発生させると
き、この２個の追加ビットを適切に取り扱う必要がある
。したがって、この２ビツトは、適切なエラー症候群を
出力するため、エラー症候群発生器５０に入力しなｔづ
ればならない。

要約すれば、２回のデータ・アクセスを要する自己テス
ト機能付きＲＯＭについて述べてきた。

第１周期では、データがアクセスされ、そのデータは訂
正のためエラー検出・訂正回路に入力される。そして、
訂正されたデータはさらに、エラーの有無確認のため再
びエラー検出回路に入力される。そこでエラーが確認さ
れると、エラー検出回路に使用されているエラー訂正コ
ードの訂正能力以上のエラーが、初期アクセス・データ
に含まれていたことになる。このエラーは第２周期で検
出され、エラーが含まれることを示す信号が出力される
。アレイ全体をテス１へするには、各メモリ位置にアク
セスし、そのアクセス情報について自己テストを行うだ
けでよい。このようにすれば、メモリ良否決定用のメー
カープログラムと出力データを比較する必要性を少なく
することができる。

本発明の実施例の詳細説明は以上の通りであるが、添付
の特許請求の範囲内で種々の変更、修正、置換などを行
うことが可能であることは明らかである。

以上の説明に関連してさらに以下の項を開示する。

（１）　　複数のディジタル・データ語を記憶する第１
記憶手段、前記第１記憶手段に記憶され前記各データ語
に対応する形でブロック式エラー・コード・アルゴリズ
ムにしたがって発生するディジタル・エラー・チェック
情報を記憶する第２記憶手段、前記の第１記憶手段に記
憶された前記データ語および第２記憶手段に記憶された
前記エラー・チェック情報によって形成されるコード化
データ語の１つにアクセスするアクセス手段、前記ブロ
ック式エラー・コード・アルゴリズムにしたがつてエラ
ーを検出し、検出エラーのビット位置を表わすエラー症
候群を発生させるエラー検出手段、エラー症候群および
コード化データ語を受信し、エラー・ビットをＵ正する
エラー訂正手段、前記コード化データ語のうちのアクセ
スされた１つのデータ語か、前記コード化データ語のう
ちの訂正された１つのデータ語のいずれかを前記エラー
検出手段に入力するため、前記エラー訂正手段の出力ま
たは、前記の第１記憶手段および第２記憶手段の出力を
選択する多重化手段、前記コード化データ語の１つにア
クセスして、そのデータ語が訂正のために前記のエラー
検出手段およびエラー訂正手段の両方に入力されるよう
に、第１周期中、前記アクセス手段を制御する自己テス
ト手段、システム・エラー検出手段を有するメモリにお
いて、第２周明以時でエラーの有無を最確認づるため、
前記エラー検出手段から前記エラー訂正手段へ出力され
る訂正済みのコード化データ語を多重化するときに、前
記多重化手段が前記自己テスト手段によって制御される
ように構成され、さらに、前記第２周期中に前記エラー
検出手段から発生するエラー症候群が前記システム・エ
ラー検出手段に入力されることによってエラーの有無が
確認され、エラーがあればシステム・エラー信号が出力
されるように構成されたことを特徴とする自己テストは
能付き半導体メモリ。

（２）　　第１項において、前記ブロック・コード式エ
ラー・コードにハミングコードが含まれることを特徴と
する自己テスト灘能付き半導体メモリ。

（３）　　第１項において、前記コード化データ語を記
憶するためのメモリ・アレイが前記の第１記憶手段およ
び第２記憶手段に含まれ、前記エラー訂正情報のビット
には、前記ハミング・コードにしたがって発生し前記ハ
ミング・コードにしたがって前記コード化データ語の所
定ビット位置にインタリーブされたパリティ・ビットが
含まれることを特徴とする自己テスト機能付き半導体メ
モリ。

（４）　　第１項において、前記ブロック・コード式エ
ラー・アルゴリズムによって前記コード化データ語の中
の単一１ラーだけが検出されることを待徴とする自己テ
スト機能（＝ｊき半導体メモリ。

（５）　　第１項において、前記第１記憶手段に記憶さ
れるデータ語群と前記第２記憶手段に記憶されるエラー
・チェック情報が前記コード化データ語に含まれ、前記
コード化データ語群よりもビット長の短い前記の各ディ
ジタル・データ語が複数個、前記データ語群に含まれ、
前記データ語群およびエラー・チェック情報に対してエ
ラーの検出・訂正が行われるように構成された半導体メ
モリであって、さらに、前記コード化データ語にアクセ
スした後に半導体メモリからそれを出力してエラーの検
出・訂正をするため、前記訂正済のデータ語群の中から
前記ディジタル・データ語を１つ選択する手段を有する
自己テスト機能付き半導体メモリ。

（６）　　第１項において、さらに、所定の相反する論
理状態を持つ２個の追加データ・ビットを前記エラー検
出手段に入力する手段を有する自己テスト機能付き半導
体メモリであって、前記第１記憶手段に記憶された前記
データの追加ビットが前記２＠の追加ピッ１−に含Ａ：
れていて、対応パリディ情報と前記エラー・チェック情
報を発生さ１！るために、前記所定の相反づ゛る論理状
態が利用されるように構成され、前記２個の追加ピッｌ
−によって、前記エラー検出回路への全人カビツ１−が
同−論理状態になることが防止されることを特徴とする
自己テス１へ機能付き半導体メｔす。

（７）　　第１ピッ１−長の情報部分を保有し、かつ、
前記情報部分に対応する状態でハミング・エラー検出・
訂正コードにしたがって発生し前記情報部分のビット数
によって定まるピッ１へ長を持つバリディ部分をも保有
する複数のコード化データ語を記憶する記憶アレイ手段
、前記複数のコード化データ語から選び出された１個の
データ語に対応リ−る外部アドレスを受信し、選び出さ
れたデータ語を出力する目的でそのデータ語にアクセス
するアクセス手段、前記コード化データ語の１つを受信
して、ハミング・エラー検出・訂正」−ドにしたがって
エラーの有無を確認し、前記コード化データ語内の検出
エラー・ビット位置を示す情報を含むディジタル・エラ
ー症候群語を出力する症候群発生手段、前記ディジタル
・エラー症候群語と前記コード化データ語を受信し、前
記症候群発生手段によってエラーと判定された前記コー
ド化データ語のエラー位置ビットの論理を反転させるエ
ラー訂正手段、前記アクセス手段からの前記コード化デ
ータ語のうち未訂正の１つ、または前記エラー検出手段
からの前記コード化データ語のうち訂正済みの１つを前
記エラー検出手段に入力するため、前記エラー訂正手段
の出力と前記アクセス手段の出力のいずれかを選択する
多重化手段、第１周期中に前記コード化データ語のうち
の選択された１つにアクセスできるように前記アクセス
手段を制御するとともに、前記アクセスしたコード化デ
ータ語を前記エラー検出手段へ入力するため、前記アク
セス手段の出力を選択するよう前記多重化手段を制御す
る自己テスト手段、システム・エラー検出手段を有する
半導体メモリであって、第２周期以降で前記エラー訂正
手段の出力を前記エラー検出手段へ入力する際、前記自
己テスト手段で前記多重化手段を制御することにより、
前記［ラー訂正手段の出力が選択されるようになってお
り、前記第１周期中に選択された前記コード化データ語
が訂正されなかった場合には１ｍ記第２周明中に前記エ
ラー・検出手段から出力される前記エラー症候群によっ
て、そのエラーが指示され、前記ハミング・エラー検出
・訂正コードでは訂正不能な前記コード化データ語のエ
ラーが第２周期中のエラーとなって現れるようにし、前
記第２周期中の前記エラー症候群語のエラーは前記シス
テム・エラー検出手段によって検出され、エラーがある
時には前記システム・エラー検出手段によって指示され
るように構成されたことを特徴とする自己テスト機能付
き半導体メ［す。

（８）　　第７項において、前記コード化データ語の単
一ビット・エラーのみが１１４記ハミング・コードによ
って訂正されることを特徴とする半導体メ［す。

（９）　　第７頂にＪ３いで、前記コード化データ語を
ロウどコラムに記憶するための記憶アレイが前記７１、
ｉイ手段に含まれ、また、前記コード化データ語の１つ
を出力するため、前記記憶アレイ内のロウを選択するロ
ウ・デコーダと、前記記憶アレイ内のコラムを選択する
コラム・デコーダが前記アクセス手段に含まれることを
特徴とする自己テスト機能付き半導体メモリ。

（１０）第７項において、前記ディジタル・エラー症候
群を復号して、前記コード化データ語の各ビットに対応
する複数のビット・エラー検出信号を出力するデコーダ
が前記エラー訂正手段に含まれ、前記ビット・エラー検
出信号を互いに排他的にすることにより１ビツトのみの
エラー訂正が可能になっており、前記エラー訂正手段に
はさらに、前記アクセスされたコード化データ語の各対
応ビットを受信するため前記コード化データ語の各ビッ
トに対応するように設けられた排他的ＯＲ訂正回路が含
まれ、前記ビット・エラー信号のうちの１つの信号の論
理状態がエラーの存在を示すときに前記アクセスされた
コード化データ語の関連ビットが前記排他的ＯＲ訂正回
路によって反転されるように構成されたことを特徴どす
る自己テスト機能付き半導体メモリ。

（１１）第７項において、前記第１周期中にエラー訂正
手段の出力を受信してラッチするラッチ手段、前記ラッ
チ手段にラッチされたデータを前記第２周期中に前記エ
ラー検出手段の入力端へ転送する転送ゲート手段、前記
第２周期中に前記エラー検出手段の入力から前記アクセ
ス手段の出力を分離する分離手段が前記多重手段に含ま
れることを特徴とする自己テスト機能付き半導体メモリ
。

（１２）第７項において、前記コード化データ語の情報
部分が、互いに逆論理になっている２個の固定データ・
ビットを保有し、前記コード化データ語のパリティ部分
が前記情報部分の２個の追加ビットとともに発生するよ
うになっていて、前記２個の追加ビットが前記記憶アレ
イ手段に記憶されないようにするため、それらは前記エ
ラー検出手段の入力端に直結されており、前記記憶アレ
イ手段の中ですべてのデータ・ビットが一方の論理状態
になるという不都合が生じても、前記エラー検出手段に
入力される前記２個の追加ビットに影響を与えないよう
に構成されたことを特徴とする自己デス１−機能付き半
導体メモリ。

（１３）情報部分を保有し、かつ、ブロック式エラー検
出・訂正アルゴリズムにしたがって、前記情報部分のビ
ット長によって定まるビット長で、前記情報部分に関す
るエラー・チェック情報を持つように作られたパリティ
部分をも保有するコード化データ語をメモリ・アレイに
記憶する記憶段階、コード化データ語の１つをアクセス
するアクセス段階、アクセスされたコード化データ語を
検出し、ブロック・コード式エラー・アルゴリズムにし
たがって第１周期中にエラー症候群を発生させる段階、
第１周期中にエラー症候群を復号し、エラーの確認され
た位置にあるビットを反転させることによりエラー症候
群に対応するコード化データ語を訂正する段階、訂正さ
れたコード化データ語を第２周期中に検出し、訂正済の
コード化データ語のエラー症候群をブロック・コード式
エラー・ア　４゜ルゴリズムにしたがって発生させる段
階、第１周期中にエラーが訂正されなかったことを確認
するため第２周期中にエラーの存在を検出する段階、第
２周期中にエラーの存在を示づ一段階を有する半導体メ
モリ自己テスト法。

（１４）第１３項において、コード化データ語の中の単
一エラーを検出するためのハミング・コードがブロック
・コード式エラー検出・訂正アルゴリズムに含まれるこ
とを特徴とする半導体メモリ自己テスト法。

（１５）第１３項において、第１周期、第２周期中にエ
ラー検出のため、コード化データ語の情報部分に含まれ
る２個の追加ビットを前もって定める段階がふくまれて
いて、関連のパリティ部分が２個の追加情報ビットの関
数として決まり、記憶アレイ内のエラーが前記２個の追
加ビットに反映されないように、２個の追加ビットがア
クセスなしでエラー訂正段階に導入されることを特徴と
する半導体メモリ自己テスト法。

【図面の簡単な説明】

第１図は本発明のテスト機能付きリード・オンリー・メ
モリ（ＲＯＭ＞のブロック回路図、第２図は上記メモリ
の拡大ブロック図、第３図はメモリに記憶される集合デ
ータ語内のデータ・ビットおよびパリティ・ビットの配
置図、第４図はメモリの多重化・ラッチ機能部のブロッ
ク回路図、 第５図はエラー症候群を発生させるエラー症候群発生器
の部分的論理回路図、 第６図はエラー訂正回路群およびシステム・エラー検出
器の論理回路図、 第７図はＲＯＭの自己テスト動作におけるタイミング図
、 第８図は本発明の代替実施例を示す図である。

Claims (2)

【特許請求の範囲】
1. （１）複数のディジタル・データ語を記憶する第１記憶
   手段、前記第１記憶手段に記憶され前記各データ語に対
   応する形でブロック式エラー・コード・アルゴリズムに
   したがつて発生するディジタル・エラー・チェック情報
   を記憶する第２記憶手段、前記の第１記憶手段に記憶さ
   れた前記データ語および第２記憶手段に記憶された前記
   エラー・チェック情報によつて形成されるコード化デー
   タ語の１つにアクセスするアクセス手段、前記ブロック
   式エラー・コード・アルゴリズムにしたがつてエラーを
   検出し、検出エラーのビット位置を表わすエラー症候群
   を発生させるエラー検出手段、エラー症候群およびコー
   ド化データ語を受信し、エラー・ビットを訂正するエラ
   ー訂正手段、前記コード化データ語のうちのアクセスさ
   れた１つのデータ語か、前記コード化データ語のうちの
   訂正された１つのデータ語のいずれかを前記エラー検出
   手段に入力するため、前記エラー訂正手段の出力または
   、前記の第１記憶手段および第２記憶手段の出力を選択
   する多重化手段、前記コード化データ語の１つにアクセ
   スして、そのデータ語が訂正のために前記のエラー検出
   手段およびエラー訂正手段の両方に入力されるように、
   第１周期中、前記アクセス手段を制御する自己テスト手
   段、システム・エラー検出手段を有するメモリにおいて
   、第２周期以降でエラーの有無を最確認するため、前記
   エラー検出手段から前記エラー訂正手段へ出力される訂
   正済みのコード化データ語を多重化するときに、前記多
   重化手段が前記自己テスト手段によつて制御されるよう
   に構成され、さらに、前記第２周期中に前記エラー検出
   手段から発生するエラー症候群が前記システム・エラー
   検出手段に入力されることによつてエラーの有無が確認
   され、エラーがあればシステム・エラー信号が出力され
   るように構成されたことを特徴とする自己テスト機能付
   き半導体メモリ。
2. （２）情報部分を保有し、かつ、ブロック式エラー検出
   ・訂正アルゴリズムにしたがつて、前記情報部分のビッ
   ト長によつて定まるビット長で、前記情報部分に関する
   エラー・チェック情報を持つように作られたパリテイ部
   分をも保有するコード化データ語をメモリ・アレイに記
   憶する記憶段階コード化データ語の１つをアクセスする
   アクセス段階、アクセスされたコード化データ語を検出
   し、ブロック・コード式エラー・アルゴリズムにしたが
   つて第１周期中にエラー症候群を発生させる段階、第１
   周期中にエラー症候群を復号し、エラーの確認された位
   置にあるビットを反転させることによりエラー症候群に
   対応するコード化データ語を訂正する段階、訂正された
   コード化データ語を第２周期中に検出し、訂正済のコー
   ド化データ語のエラー症候群をブロック・コード式エラ
   ー・アルゴリズムにしたがつて発生させる段階、第１周
   期中にエラーが訂正されなかつたことを確認するため第
   ２周期中にエラーの存在を検出する段階、第２周期中に
   エラーの存在を示す段階を有する半導体メモリ自己テス
   ト法。