JP3011522B2 - アレイのメモリ・セルの障害を検査する装置及び方法 - Google Patents
アレイのメモリ・セルの障害を検査する装置及び方法Info
- Publication number
- JP3011522B2 JP3011522B2 JP4039449A JP3944992A JP3011522B2 JP 3011522 B2 JP3011522 B2 JP 3011522B2 JP 4039449 A JP4039449 A JP 4039449A JP 3944992 A JP3944992 A JP 3944992A JP 3011522 B2 JP3011522 B2 JP 3011522B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- address
- bits
- syndrome
- pattern data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Error Detection And Correction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的にはメモリ・ア
レイにおける障害ビット検査に関し、より具体的には、
寄生タイプの各種障害、すなわちメモリ・アレイのセ
ル"ｋ"とセル"ｊ"の間に望ましくない結合が存在するた
めに、セル"ｊ"に書き込むと、セル"ｋ"に意図的に書込
みをしていないにもかかわらず、セル"ｋ"が変化するよ
うな障害を対象とした上記の検査に関する。
レイにおける障害ビット検査に関し、より具体的には、
寄生タイプの各種障害、すなわちメモリ・アレイのセ
ル"ｋ"とセル"ｊ"の間に望ましくない結合が存在するた
めに、セル"ｊ"に書き込むと、セル"ｋ"に意図的に書込
みをしていないにもかかわらず、セル"ｋ"が変化するよ
うな障害を対象とした上記の検査に関する。
【０００２】
【従来の技術】メモリ障害検査／データ訂正の技術分野
では、ハミング・コードが以前から使用されている。１
つの共通なタイプのメモリ誤り検出／データ訂正法は、
たとえば米国特許第４００５４０５号に記述されてい
る。欠陥メモリ・ワードがあればその物理的位置（アド
レス）を記憶するための手段も用意されていて、訂正ワ
ードをその位置に再書込みすることができる。上記の米
国特許第４００５４０５号、ならびに本発明者に既知の
類似の性質の他のすべての特許は、１つの共通の特徴、
すなわちビット障害のタイプが区別されないという特徴
をもっている。たとえば、寄生タイプのビット障害と他
のタイプのビット障害は区別されない。もちろん、未知
の望ましくない結合によって他のアレイ・セルの寄生的
障害を引き起こす（それ自体の検査の際には正しく機能
しているかもしれない）セルの位置を決定するための試
みもなされていない。
では、ハミング・コードが以前から使用されている。１
つの共通なタイプのメモリ誤り検出／データ訂正法は、
たとえば米国特許第４００５４０５号に記述されてい
る。欠陥メモリ・ワードがあればその物理的位置（アド
レス）を記憶するための手段も用意されていて、訂正ワ
ードをその位置に再書込みすることができる。上記の米
国特許第４００５４０５号、ならびに本発明者に既知の
類似の性質の他のすべての特許は、１つの共通の特徴、
すなわちビット障害のタイプが区別されないという特徴
をもっている。たとえば、寄生タイプのビット障害と他
のタイプのビット障害は区別されない。もちろん、未知
の望ましくない結合によって他のアレイ・セルの寄生的
障害を引き起こす（それ自体の検査の際には正しく機能
しているかもしれない）セルの位置を決定するための試
みもなされていない。
【０００３】既知の従来技術は、寄生タイプの障害に焦
点を合わせていない。その理由は、障害の背後にある理
由がどうであれ、障害のあるセルまたはデータ・ビット
を誤りのないセルまたはデータ・ビットで置き換えるこ
とで満足していたからだと思われる。
点を合わせていない。その理由は、障害の背後にある理
由がどうであれ、障害のあるセルまたはデータ・ビット
を誤りのないセルまたはデータ・ビットで置き換えるこ
とで満足していたからだと思われる。
【０００４】
【発明が解決しようとする課題】本発明の１つの目的
は、アレイのメモリ・セルの障害を検査する方法及び手
段を提供することである。
は、アレイのメモリ・セルの障害を検査する方法及び手
段を提供することである。
【０００５】本発明の別の目的は、同じメモリ・アレイ
中の他のセルの寄生的障害を引き起こすルート・セルの
位置を特定する方法及び手段を提供することである。
中の他のセルの寄生的障害を引き起こすルート・セルの
位置を特定する方法及び手段を提供することである。
【０００６】本発明の別の目的は、メモリ・アレイのル
ート・セルのアドレス、ならびにルート・セルからの望
ましくない結合のために障害を起こした各寄生セルのア
ドレスを決定する方法及び手段を提供することである。
ート・セルのアドレス、ならびにルート・セルからの望
ましくない結合のために障害を起こした各寄生セルのア
ドレスを決定する方法及び手段を提供することである。
【０００７】
【課題を解決するための手段】上記の目的は、本発明の
メモリ・セル・アレイの障害を検査する方法および装置
によって達成される。本発明においては、連続するビッ
ト１およびビット０の数が２進重みとなるようにそれぞ
れ割り当てられた、ハミング距離２n-1のハミング誤り
訂正コード・パターンを構成するｎ＋１個の検査パター
ンが使用される。各検査パターンは、真数形及び補数形
のパターン・データの対を含み且つｎ＋１個のシンドロ
ーム・ビットのうち上記２進重みと対応する特定のシン
ドローム・ビットと対応づけられる。すなわち、各検査
パターンは、特定のシンドローム・ビット位置をカバー
する。たとえば、１メガビット（２20）メモリ・アレイ
を検査するためには、２０＋１個の検査パターンを必要
とし、各検査パターンは２１個のシンドローム・ビット
のうちの対応１ビットと関連する。
メモリ・セル・アレイの障害を検査する方法および装置
によって達成される。本発明においては、連続するビッ
ト１およびビット０の数が２進重みとなるようにそれぞ
れ割り当てられた、ハミング距離２n-1のハミング誤り
訂正コード・パターンを構成するｎ＋１個の検査パター
ンが使用される。各検査パターンは、真数形及び補数形
のパターン・データの対を含み且つｎ＋１個のシンドロ
ーム・ビットのうち上記２進重みと対応する特定のシン
ドローム・ビットと対応づけられる。すなわち、各検査
パターンは、特定のシンドローム・ビット位置をカバー
する。たとえば、１メガビット（２20）メモリ・アレイ
を検査するためには、２０＋１個の検査パターンを必要
とし、各検査パターンは２１個のシンドローム・ビット
のうちの対応１ビットと関連する。
【０００８】上述のハミング・コードを表わす検査パタ
ーンの各々のパターン・データがメモリ・アレイの各ア
ドレスに書き込まれる。各パターン・データが書き込ま
れる毎にメモリ・アレイの各アドレスの内容が読み取ら
れ、読み取った内容と書き込んだパターン・データとが
比較される。比較の結果障害セルが検出されたとき、障
害セルのアドレスが記憶される。また、記憶される障害
セルに対するシンドローム・ビットのうち、書き込んだ
パターン・データを含む検査パターンと対応するシンド
ローム・ビットが１にセットされて記憶される。すなわ
ち、比較の結果が解析され、各障害セル・アドレス毎
に、どの検査パターンが障害を起こしたかを表すシンド
ローム・ビットを生成する。各障害セルのこれらのシン
ドローム・ビット及びアレイ・アドレスが記憶される。
各障害セルに対するシンドローム・ビットは、「アドレ
ス」を形成し、それが障害を起こしたセルのアドレスと
排他的論理和を取られる。その結果が、結合（寄生的）
障害の原因になる障害セル（以下、ルート・セルとい
う）のアドレスである。
ーンの各々のパターン・データがメモリ・アレイの各ア
ドレスに書き込まれる。各パターン・データが書き込ま
れる毎にメモリ・アレイの各アドレスの内容が読み取ら
れ、読み取った内容と書き込んだパターン・データとが
比較される。比較の結果障害セルが検出されたとき、障
害セルのアドレスが記憶される。また、記憶される障害
セルに対するシンドローム・ビットのうち、書き込んだ
パターン・データを含む検査パターンと対応するシンド
ローム・ビットが１にセットされて記憶される。すなわ
ち、比較の結果が解析され、各障害セル・アドレス毎
に、どの検査パターンが障害を起こしたかを表すシンド
ローム・ビットを生成する。各障害セルのこれらのシン
ドローム・ビット及びアレイ・アドレスが記憶される。
各障害セルに対するシンドローム・ビットは、「アドレ
ス」を形成し、それが障害を起こしたセルのアドレスと
排他的論理和を取られる。その結果が、結合（寄生的）
障害の原因になる障害セル（以下、ルート・セルとい
う）のアドレスである。
【０００９】シンドローム・ビットがすべて"１"である
場合、観察されたセル障害は「固着」障害である。すな
わち、障害を起こしたセルは、逆戻りすることができな
いある永続状態にロックされた故障を含む。すべてのシ
ンドローム・ビットがすべて"１"ではないが、少なくも
１つが１である場合、障害を起こしたセルは寄生タイプ
の障害を受けている。
場合、観察されたセル障害は「固着」障害である。すな
わち、障害を起こしたセルは、逆戻りすることができな
いある永続状態にロックされた故障を含む。すべてのシ
ンドローム・ビットがすべて"１"ではないが、少なくも
１つが１である場合、障害を起こしたセルは寄生タイプ
の障害を受けている。
【００１０】同じセルが１つのアレイの他の複数のセル
の寄生的障害の根本的原因になり得ることが観察されて
いる。したがって、複数の寄生的障害を生ずる単一のル
ート・セルを発見すると、関連の障害を起こした寄生セ
ルのすべてを交換するという従来の冗長な技法に従った
無駄の多い交換ではなく、その単一のルート・セルの効
率的な交換が可能になる。また障害機構が理解しやすく
なるので、将来の訂正されたメモリ・チップ設計におい
て寄生的障害に関連する望ましくない結合を避けること
ができる。
の寄生的障害の根本的原因になり得ることが観察されて
いる。したがって、複数の寄生的障害を生ずる単一のル
ート・セルを発見すると、関連の障害を起こした寄生セ
ルのすべてを交換するという従来の冗長な技法に従った
無駄の多い交換ではなく、その単一のルート・セルの効
率的な交換が可能になる。また障害機構が理解しやすく
なるので、将来の訂正されたメモリ・チップ設計におい
て寄生的障害に関連する望ましくない結合を避けること
ができる。
【００１１】
【実施例】図１を見ると、寄生ビット障害検査では、ま
ずＡで、ハミング単一誤りコード検査パターンを生成し
（１）、増分パラメータｍを値０にセットする。一般
に、検査されるメモリ・アレイのサイズが２nである場
合、（１）で生成される検査パターンの数は、Ｓ０から
Ｓｎまでの（ｎ＋１）個である。但し、後述するよう
に、各検査パターンは、実際には真数形と補数形の２つ
のパターンを含む。
ずＡで、ハミング単一誤りコード検査パターンを生成し
（１）、増分パラメータｍを値０にセットする。一般
に、検査されるメモリ・アレイのサイズが２nである場
合、（１）で生成される検査パターンの数は、Ｓ０から
Ｓｎまでの（ｎ＋１）個である。但し、後述するよう
に、各検査パターンは、実際には真数形と補数形の２つ
のパターンを含む。
【００１２】次に、アレイのアドレス０から出発して、
検査パターンＳ０＋ｍを書き込む。最初はｍ＝０なの
で、Ｓ０＋ｍ＝Ｓ０の検査パターンを書き込む（２）。
書込みの完了時に、パターンＳ０を読み取り（３）、書
き込まれたパターン・データと読み取られたパターン・
データとを比較する（４）。比較されたデータが正しい
場合（５）、すべてのアドレスが検査済みかどうか判定
する（６）。ブロック６ですべてのアドレスが検査済み
でない場合、次のアドレスにアクセスし、同じ検査パタ
ーンＳ０を使用して動作を継続し、読取り（３）及び比
較（４）を繰り返す。
検査パターンＳ０＋ｍを書き込む。最初はｍ＝０なの
で、Ｓ０＋ｍ＝Ｓ０の検査パターンを書き込む（２）。
書込みの完了時に、パターンＳ０を読み取り（３）、書
き込まれたパターン・データと読み取られたパターン・
データとを比較する（４）。比較されたデータが正しい
場合（５）、すべてのアドレスが検査済みかどうか判定
する（６）。ブロック６ですべてのアドレスが検査済み
でない場合、次のアドレスにアクセスし、同じ検査パタ
ーンＳ０を使用して動作を継続し、読取り（３）及び比
較（４）を繰り返す。
【００１３】比較（４）の結果として誤りが記録された
場合は（７）、障害アドレス（８）と、検査パターンＳ
０に対応するシンドローム・ビットとを誤りバッファ１
０に記憶し（９）、そのバッファを増分する。すべての
アドレスが検査済みとして記録されると、Ｓ０の補数形
パターン（Ｓ０Ｃ）（以下、補パターンという）を使用
して機能ブロック２、３、４及び９を繰り返す（１
２）。障害セル・シンドローム及び補パターンの性質
は、後述する単純化された１６ビット・メモリに基づく
例を見れば明らかとなろう。すべてのアレイ・アドレス
を通してＳ０補パターン（ＳＯＣ）の使用を完了（１
３）した後、ｍを＋１増分し（１４）、次にパターンＳ
１について、続いてパターンＳ１Ｃについて、機能２、
３、４及び９を繰り返す。最後に、所望のすべてのパタ
ーンによる増分パターンの検査がすべて完了する（１
５）。
場合は（７）、障害アドレス（８）と、検査パターンＳ
０に対応するシンドローム・ビットとを誤りバッファ１
０に記憶し（９）、そのバッファを増分する。すべての
アドレスが検査済みとして記録されると、Ｓ０の補数形
パターン（Ｓ０Ｃ）（以下、補パターンという）を使用
して機能ブロック２、３、４及び９を繰り返す（１
２）。障害セル・シンドローム及び補パターンの性質
は、後述する単純化された１６ビット・メモリに基づく
例を見れば明らかとなろう。すべてのアレイ・アドレス
を通してＳ０補パターン（ＳＯＣ）の使用を完了（１
３）した後、ｍを＋１増分し（１４）、次にパターンＳ
１について、続いてパターンＳ１Ｃについて、機能２、
３、４及び９を繰り返す。最後に、所望のすべてのパタ
ーンによる増分パターンの検査がすべて完了する（１
５）。
【００１４】図１の続きとして図２の上端を参照する
と、図１のプロセス全体を繰り返して行なうが、アドレ
スは、最初に述べたように最下位から最上位にではな
く、今度は最上位から最下位に減分される（１６）。こ
のアドレス減分の検査段階は、ビット位置間で逆のアド
レス・シーケンス結合があるかどうか、すなわちセル"
ｋ"の変化がセル"ｊ"の変化を引き起こすかどうかを確
認するために必要である。図１で先に行なったアドレス
増分の検査段階は、セル"ｊ"の変化がセル"ｋ"の変化を
引き起こすかどうかだけを確認するためのものである。
すべての増分アドレス及び減分アドレスについて、すべ
てのパターンが検査されると、誤りがあれば記録し（１
７）、図１の誤りバッファ１０をソートし、シンドロー
ム・ビットを障害アドレス別に誤りバッファ１８に記憶
する。同じ障害アドレスをもつすべてのシンドローム・
ビットの論理和を取り（１９）、同じアドレスのすべて
のシンドローム・ビットが"１"である場合、そのアドレ
スに「固着障害」があると判断し（２０）、そのアドレ
ス用の誤りマップ（２２）に適当な記入が行われる（２
１）。
と、図１のプロセス全体を繰り返して行なうが、アドレ
スは、最初に述べたように最下位から最上位にではな
く、今度は最上位から最下位に減分される（１６）。こ
のアドレス減分の検査段階は、ビット位置間で逆のアド
レス・シーケンス結合があるかどうか、すなわちセル"
ｋ"の変化がセル"ｊ"の変化を引き起こすかどうかを確
認するために必要である。図１で先に行なったアドレス
増分の検査段階は、セル"ｊ"の変化がセル"ｋ"の変化を
引き起こすかどうかだけを確認するためのものである。
すべての増分アドレス及び減分アドレスについて、すべ
てのパターンが検査されると、誤りがあれば記録し（１
７）、図１の誤りバッファ１０をソートし、シンドロー
ム・ビットを障害アドレス別に誤りバッファ１８に記憶
する。同じ障害アドレスをもつすべてのシンドローム・
ビットの論理和を取り（１９）、同じアドレスのすべて
のシンドローム・ビットが"１"である場合、そのアドレ
スに「固着障害」があると判断し（２０）、そのアドレ
ス用の誤りマップ（２２）に適当な記入が行われる（２
１）。
【００１５】同じアドレスのすべてではなく少なくとも
１つのシンドローム・ビットが"１"である場合、その障
害が「結合された（寄生的）障害」であると判断し（２
０）、それらのシンドロームと対応する障害アドレス
（２４）との排他的論理和を取る（２３）。結果を検査
して、最上位ビットが"１"であるかどうかを判定する
（２５）。１であった場合、結果を補数化して（２
６）、結合された障害を引き起こしたルート・セルのア
ドレスを得る（２７）。ルート・セルのアドレスは、最
上位ビットが"１"でない場合、直接入手可能であり（２
８）（補数化の必要なく）ゲート２９を通過して（３０
を介して）誤りマップ２２に供給される。最後に、誤り
バッファ１８を調べて、誤りマップ２２に関するすべて
の障害アドレスが処理済みかどうかを判定する（３
１）。処理済みの場合、寄生ビット障害検査手順は完了
する。否の場合、検査プロセスを次の障害アドレスに進
める（３２）信号を発生する（３１）。
１つのシンドローム・ビットが"１"である場合、その障
害が「結合された（寄生的）障害」であると判断し（２
０）、それらのシンドロームと対応する障害アドレス
（２４）との排他的論理和を取る（２３）。結果を検査
して、最上位ビットが"１"であるかどうかを判定する
（２５）。１であった場合、結果を補数化して（２
６）、結合された障害を引き起こしたルート・セルのア
ドレスを得る（２７）。ルート・セルのアドレスは、最
上位ビットが"１"でない場合、直接入手可能であり（２
８）（補数化の必要なく）ゲート２９を通過して（３０
を介して）誤りマップ２２に供給される。最後に、誤り
バッファ１８を調べて、誤りマップ２２に関するすべて
の障害アドレスが処理済みかどうかを判定する（３
１）。処理済みの場合、寄生ビット障害検査手順は完了
する。否の場合、検査プロセスを次の障害アドレスに進
める（３２）信号を発生する（３１）。
【００１６】図１及び図２に示した手順は、次表の結合
（寄生的）障害の例を参照することによって理解を深め
ることができる。説明を簡単かつ分かりやすくするため
に、１６ビット・メモリを選択した。どの場合にも、ア
ドレス９のセルが、アドレス２のセルに結合障害を引き
起こす"ルート"セルであるものとしている。この障害
が、セル９が"０"に切り替わるときに生じるのか、それ
とも"１"に切り替わるときに生ずるかに関係なく、本発
明によれば、ルート・セルのアドレスは、障害シンドロ
ームと障害アドレスの排他的論理和を取ることによって
明らかになる。
（寄生的）障害の例を参照することによって理解を深め
ることができる。説明を簡単かつ分かりやすくするため
に、１６ビット・メモリを選択した。どの場合にも、ア
ドレス９のセルが、アドレス２のセルに結合障害を引き
起こす"ルート"セルであるものとしている。この障害
が、セル９が"０"に切り替わるときに生じるのか、それ
とも"１"に切り替わるときに生ずるかに関係なく、本発
明によれば、ルート・セルのアドレスは、障害シンドロ
ームと障害アドレスの排他的論理和を取ることによって
明らかになる。
【００１７】 パターン ２進重み −−−−−−−−−−−−−−−−−−−− 0000000000000000 --- S4 = 16 1111111111111111 --- S4C = 16 0000000011111111 --- S3 = 8 1111111100000000 --- S3C = 8 0000111100001111 --- S2 = 4 1111000011110000 --- S2C = 4 0011001100110011 --- S1 = 2 1100110011001100 --- S1C = 2 0101010101010101 --- SO = 1 1010101010101010 --- SOC = 1
【００１８】例： １．アドレス９のセルに"１"が書き込まれたとき、アド
レス２のセルが障害の結果として"１"になる場合。 障害シンドロームＳ３＋Ｓ１Ｃ＋ＳＯ ＝ ０１０１１ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ ０１００１ ルート・セル ２．アドレス９のセルに"０"が書き込まれたとき、アド
レス２のセルが障害の結果として"０"になる場合。 障害シンドロームＳ３Ｃ＋Ｓ１＋ＳＯＣ＝ ０１０１１ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ ０１００１ ルート・セル ３．アドレス９のセルに"１"が書き込まれたとき、アド
レス２のセルが障害の結果として"０"になる場合。 障害シンドロームＳ４Ｃ＋ＳＣ２ ＝ １０１００ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ １０１１０ 補数 ＝ ０１００１ ルート・セル ４．アドレス９のセルに"０"が書き込まれたとき、アド
レス２のセルが障害の結果として"１"になる場合。 障害シンドロームＳ４＋Ｓ２ ＝ １０１００ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ １０１１０ 補数 ＝ ０１００１ ルート・セル
レス２のセルが障害の結果として"１"になる場合。 障害シンドロームＳ３＋Ｓ１Ｃ＋ＳＯ ＝ ０１０１１ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ ０１００１ ルート・セル ２．アドレス９のセルに"０"が書き込まれたとき、アド
レス２のセルが障害の結果として"０"になる場合。 障害シンドロームＳ３Ｃ＋Ｓ１＋ＳＯＣ＝ ０１０１１ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ ０１００１ ルート・セル ３．アドレス９のセルに"１"が書き込まれたとき、アド
レス２のセルが障害の結果として"０"になる場合。 障害シンドロームＳ４Ｃ＋ＳＣ２ ＝ １０１００ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ １０１１０ 補数 ＝ ０１００１ ルート・セル ４．アドレス９のセルに"０"が書き込まれたとき、アド
レス２のセルが障害の結果として"１"になる場合。 障害シンドロームＳ４＋Ｓ２ ＝ １０１００ 障害アドレス ＝ ０００１０ 排他的論理和 ＝ １０１１０ 補数 ＝ ０１００１ ルート・セル
【００１９】上記の１６ビット・メモリの場合、ビット
数２n＝２4であるから、４＋１＝５つの検査パターンが
選択される。第１の検査パターンはＳ０／Ｓ０Ｃであ
り、第２の検査パターンはＳ１／Ｓ１Ｃであり、第３の
検査パターンはＳ２／Ｓ２Ｃであり、第４の検査パター
ンはＳ３／Ｓ３Ｃであり、第５の検査パターンはＳ４／
Ｓ４Ｃである。"Ｃ"は、補パターンを表わしている。５
つの１６ビット検査パターンは、連続するビット０およ
び１の数が１、２、４、８、１６の２進重みとなるハミ
ング単一誤り訂正コード・パターンを与え、２n-1のハ
ミング距離を有する。上記の例において、１６ビット・
メモリのセル・アドレスは、左から０、１、２、３・・
・１５となっている。前に述べたように、各検査パター
ンは１個のシンドローム・ビット位置と関連するから、
この５つの検査パターンの例の場合は、５ビットのシン
ドロームが得られる。以下では、便宜上、この５ビット
・シンドロームを（ｓ４、ｓ３、ｓ２、ｓ１、ｓ０）で
表わすものとする。
数２n＝２4であるから、４＋１＝５つの検査パターンが
選択される。第１の検査パターンはＳ０／Ｓ０Ｃであ
り、第２の検査パターンはＳ１／Ｓ１Ｃであり、第３の
検査パターンはＳ２／Ｓ２Ｃであり、第４の検査パター
ンはＳ３／Ｓ３Ｃであり、第５の検査パターンはＳ４／
Ｓ４Ｃである。"Ｃ"は、補パターンを表わしている。５
つの１６ビット検査パターンは、連続するビット０およ
び１の数が１、２、４、８、１６の２進重みとなるハミ
ング単一誤り訂正コード・パターンを与え、２n-1のハ
ミング距離を有する。上記の例において、１６ビット・
メモリのセル・アドレスは、左から０、１、２、３・・
・１５となっている。前に述べたように、各検査パター
ンは１個のシンドローム・ビット位置と関連するから、
この５つの検査パターンの例の場合は、５ビットのシン
ドロームが得られる。以下では、便宜上、この５ビット
・シンドロームを（ｓ４、ｓ３、ｓ２、ｓ１、ｓ０）で
表わすものとする。
【００２０】上記例の１．は、アドレス９のセルに"１"
が書き込まれたとき、アドレス２のセルに"０"が書き込
まれるべきであったにもかかわらず、結合の障害によっ
て、アドレス２のセルが"１"になった場合である。この
障害が生じるのは、アドレス９の検査パターン・ビット
が１、アドレス２の検査パターン・ビットが０になって
いる場合であり、これはパターンＳ３、Ｓ１Ｃ、Ｓ０の
場合に相当する。パターンＳ０で誤りが検出されたと
き、これは、第１の検査パターン（Ｓ０／Ｓ０Ｃ）で誤
りが検出されたことを表わし、このパターンに対応する
シンドローム・ビットｓ０（５ビット・シンドロームの
２0の桁に対応するビット）が１にセットされる。パタ
ーンＳ１Ｃにおける誤り検出は、第２の検査パターン
（Ｓ１／Ｓ１Ｃ）で誤りが検出されたことを表わし、第
２のシンドローム・ビットｓ１（５ビット・シンドロー
ムの２1の桁に対応するビット）が１にセットされる。
第３のパターンでは誤りが検出されないから、第３のシ
ンドローム・ビットｓ２（２2の桁に対応するビット)は
０である。第４のパターンＳ３で誤りが検出されるか
ら、第４のシンドローム・ビットｓ３（２3の桁に対応
するビット）が１にセットされる。第５のパターンでは
誤りが検出されず、従って第５のシンドローム・ビット
ｓ４（２4の桁に対応するビット）は０である。
が書き込まれたとき、アドレス２のセルに"０"が書き込
まれるべきであったにもかかわらず、結合の障害によっ
て、アドレス２のセルが"１"になった場合である。この
障害が生じるのは、アドレス９の検査パターン・ビット
が１、アドレス２の検査パターン・ビットが０になって
いる場合であり、これはパターンＳ３、Ｓ１Ｃ、Ｓ０の
場合に相当する。パターンＳ０で誤りが検出されたと
き、これは、第１の検査パターン（Ｓ０／Ｓ０Ｃ）で誤
りが検出されたことを表わし、このパターンに対応する
シンドローム・ビットｓ０（５ビット・シンドロームの
２0の桁に対応するビット）が１にセットされる。パタ
ーンＳ１Ｃにおける誤り検出は、第２の検査パターン
（Ｓ１／Ｓ１Ｃ）で誤りが検出されたことを表わし、第
２のシンドローム・ビットｓ１（５ビット・シンドロー
ムの２1の桁に対応するビット）が１にセットされる。
第３のパターンでは誤りが検出されないから、第３のシ
ンドローム・ビットｓ２（２2の桁に対応するビット)は
０である。第４のパターンＳ３で誤りが検出されるか
ら、第４のシンドローム・ビットｓ３（２3の桁に対応
するビット）が１にセットされる。第５のパターンでは
誤りが検出されず、従って第５のシンドローム・ビット
ｓ４（２4の桁に対応するビット）は０である。
【００２１】従って、障害アドレス２に関連するすべて
のシンドローム・ビットの論理和を取る結果として得ら
れるシンドローム・ビットｓ４、ｓ３、ｓ２、ｓ１、ｓ
０＝０１０１１となる。これは、「障害シンドローム」
と記載されている値に対応する。この障害シンドローム
は、検出された障害アドレス０００１０（セル２のアド
レス）と排他的論理和を取られ、その結果、０１００１
が得られる。これは、ルート・セルのアドレス９を表わ
す。
のシンドローム・ビットの論理和を取る結果として得ら
れるシンドローム・ビットｓ４、ｓ３、ｓ２、ｓ１、ｓ
０＝０１０１１となる。これは、「障害シンドローム」
と記載されている値に対応する。この障害シンドローム
は、検出された障害アドレス０００１０（セル２のアド
レス）と排他的論理和を取られ、その結果、０１００１
が得られる。これは、ルート・セルのアドレス９を表わ
す。
【００２２】上記例の２．において、アドレス９のセル
が"０"に書き込まれたとき、アドレス２のセルが"０"に
なるのは、アドレス９の検査パターン・ビットが０、ア
ドレス２の検査パターン・ビットが１になっている場合
であり、これはパターンＳ３Ｃ、Ｓ１、Ｓ０Ｃの場合に
相当する。この場合は、シンドローム・ビットｓ０、ｓ
１、ｓ３が１であり、ｓ２およびｓ４が０である。従っ
て、結果として得られる５ビット・シンドロームｓ４、
ｓ３、ｓ２、ｓ１、ｓ０＝０１０１１となる。この障害
シンドロームは障害アドレス０００１０と排他的ＯＲを
とられ、０１００１が得られる。これは、ルート・セル
のアドレス９を表わす。
が"０"に書き込まれたとき、アドレス２のセルが"０"に
なるのは、アドレス９の検査パターン・ビットが０、ア
ドレス２の検査パターン・ビットが１になっている場合
であり、これはパターンＳ３Ｃ、Ｓ１、Ｓ０Ｃの場合に
相当する。この場合は、シンドローム・ビットｓ０、ｓ
１、ｓ３が１であり、ｓ２およびｓ４が０である。従っ
て、結果として得られる５ビット・シンドロームｓ４、
ｓ３、ｓ２、ｓ１、ｓ０＝０１０１１となる。この障害
シンドロームは障害アドレス０００１０と排他的ＯＲを
とられ、０１００１が得られる。これは、ルート・セル
のアドレス９を表わす。
【００２３】上記例の３．において、アドレス９のセル
が"１"に書き込まれたとき、アドレス２のセルが"０"に
なるのは、アドレス９の検査パターン・ビットが１、ア
ドレス２の検査パターン・ビットが１になっている場合
であり、これはパターンＳ４Ｃ、Ｓ２Ｃの場合に相当す
る。この場合は、シンドローム・ビットｓ２、ｓ４が１
であり、ｓ０、ｓ１、ｓ３が０である。従って、結果と
して得られるシンドローム・ビットｓ４、ｓ３、ｓ２、
ｓ１、ｓ０＝１０１００となる。この障害シンドローム
は障害アドレス０００１０と排他的ＯＲをとられ、１０
１１０が得られる。最上位ビットが１であるから、補数
形にされ、０１００１が得られる。これは、ルート・セ
ルのアドレス９を表わす。例の４．についても同様であ
る。
が"１"に書き込まれたとき、アドレス２のセルが"０"に
なるのは、アドレス９の検査パターン・ビットが１、ア
ドレス２の検査パターン・ビットが１になっている場合
であり、これはパターンＳ４Ｃ、Ｓ２Ｃの場合に相当す
る。この場合は、シンドローム・ビットｓ２、ｓ４が１
であり、ｓ０、ｓ１、ｓ３が０である。従って、結果と
して得られるシンドローム・ビットｓ４、ｓ３、ｓ２、
ｓ１、ｓ０＝１０１００となる。この障害シンドローム
は障害アドレス０００１０と排他的ＯＲをとられ、１０
１１０が得られる。最上位ビットが１であるから、補数
形にされ、０１００１が得られる。これは、ルート・セ
ルのアドレス９を表わす。例の４．についても同様であ
る。
【００２４】上記の説明では単一の結合障害を扱った
が、複数の結合障害（この場合、１つのルート・セルが
他の複数のアレイ・セルの結合障害を引き起こす）もこ
の開示された技法によって明らかになる。
が、複数の結合障害（この場合、１つのルート・セルが
他の複数のアレイ・セルの結合障害を引き起こす）もこ
の開示された技法によって明らかになる。
【００２５】図１及び図２に示した機能は、汎用コンピ
ュータの現況技術のプログラミングによって容易に実行
できることに当業者なら気づくはずである。このような
場合、指定された回路ブロックは、ハミング誤り訂正コ
ード・パターンを構成する一連の検査パターンの各々を
メモリ・アレイに順次書き込む手段、メモリ・アレイの
内容を読取り、読み取った内容と書き込んだ検査パター
ンとを比較する手段、この比較に基づいて検査パターン
対応にシンドローム・ビットを発生する手段、障害セル
のアドレスを検出する手段、各障害セル毎に、障害セル
・アドレス及びシンドローム・ビットを記憶する手段、
各障害セル毎に、記憶されたシンドローム・ビットの論
理和を取る手段を含む。好ましい実施例では、このよう
な回路はまた、各障害セルについて論理和を取られたシ
ンドローム・ビットがすべて１であるかを判定する手
段、及び論理和を取られたシンドローム・ビットのすべ
てが１ではないが少なくとも１つが１である時、各障害
セル毎に、シンドローム・ビットと障害セルのアドレス
との排他的論理和をとる手段を含む。
ュータの現況技術のプログラミングによって容易に実行
できることに当業者なら気づくはずである。このような
場合、指定された回路ブロックは、ハミング誤り訂正コ
ード・パターンを構成する一連の検査パターンの各々を
メモリ・アレイに順次書き込む手段、メモリ・アレイの
内容を読取り、読み取った内容と書き込んだ検査パター
ンとを比較する手段、この比較に基づいて検査パターン
対応にシンドローム・ビットを発生する手段、障害セル
のアドレスを検出する手段、各障害セル毎に、障害セル
・アドレス及びシンドローム・ビットを記憶する手段、
各障害セル毎に、記憶されたシンドローム・ビットの論
理和を取る手段を含む。好ましい実施例では、このよう
な回路はまた、各障害セルについて論理和を取られたシ
ンドローム・ビットがすべて１であるかを判定する手
段、及び論理和を取られたシンドローム・ビットのすべ
てが１ではないが少なくとも１つが１である時、各障害
セル毎に、シンドローム・ビットと障害セルのアドレス
との排他的論理和をとる手段を含む。
【００２６】
【発明の効果】本発明によれば、同じアレイのメモリ・
セル中で寄生的障害をその他のタイプの障害と区別し、
またメモリ・アレイのルート・セルのアドレス、ならび
にルート・セルからの望ましくない結合のために障害を
起こした各寄生セルのアドレスを決定することができ
る。
セル中で寄生的障害をその他のタイプの障害と区別し、
またメモリ・アレイのルート・セルのアドレス、ならび
にルート・セルからの望ましくない結合のために障害を
起こした各寄生セルのアドレスを決定することができ
る。
【図１】本発明の寄生的障害原因位置特定技法を実施す
るための装置の働きを表す単純化した流れ図の一部分で
ある。
るための装置の働きを表す単純化した流れ図の一部分で
ある。
【図２】本発明の寄生的障害原因位置特定技法を実施す
るための装置の働きを表す単純化した流れ図の残りの一
部分である。
るための装置の働きを表す単純化した流れ図の残りの一
部分である。
フロントページの続き (72)発明者 ロイル・ケラー・スミス アメリカ合衆国12540、ニューヨーク州 ラグランジェヴィル、ノース・スミス・ ロード、ルーラル・ルート１、ボックス 320ビー
Claims (2)
- 【請求項１】２n個のメモリ・セルよりなるメモリ・ア
レイの障害を検査する方法において、 （ａ）連続するビット１およびビット０の数が２進重み
となるようにそれぞれ割り当てられた、ハミング距離２
n-1 のハミング誤り訂正コード・パターンを構成するｎ
＋１個の検査パターンであって、その各々が、真数形及
び補数形のパターン・データの対を含み且つｎ＋１個の
シンドローム・ビットのうち上記２進重みと対応する特
定のシンドローム・ビットと対応づけられる検査パター
ンの１つのパターン・データを上記メモリ・アレイの各
アドレスに書き込む段階と、 （ｂ）上記メモリ・アレイの各アドレスの内容を読取
り、読み取った内容と書き込んだパターン・データとを
比較する段階と、 （ｃ）上記比較の結果障害セルが検出されたとき、障害
セルのアドレスを記憶し、且つその障害セルに対するシ
ンドローム・ビットのうち、書き込んだパターン・デー
タを含む検査パターンと対応するシンドローム・ビット
を１にセットして記憶する段階と、 （ｄ）上記検査パターンのすべてのパターン・データに
ついての検査が終了するまで、上記段階（ａ）〜（ｃ）
を繰り返す段階と、 （ｅ）各障害セル毎に、その障害セルに対するシンドロ
ーム・ビットのすべてのビットが１にセットされたかを
判定する段階と、 （ｆ）各障害セルに対するシンドローム・ビットのすべ
てが１ではないが少なくとも１つが１である時、各障害
セルに対するシンドローム・ビットと当該障害セルのア
ドレスとの排他的論理和をとる段階とを含む方法。 - 【請求項２】２n個のメモリ・セルよりなるメモリ・ア
レイの障害を検査する装置において、 （ａ）連続するビット１およびビット０の数が２進重み
となるようにそれぞれ割り当てられた、ハミング距離２
n-1 のハミング誤り訂正コード・パターンを構成するｎ
＋１個の検査パターンであって、その各々が、真数形及
び補数形のパターン・データの対を含み且つｎ＋１個の
シンドローム・ビットのうち上記２進重みと対応する特
定のシンドローム・ビットと対応づけられる検査パター
ンの各々のパターン・データを上記メモリ・アレイの各
アドレスに書き込む手段と、 （ｂ）各上記パターン・データを書き込む毎に上記メモ
リ・アレイの各アドレスの内容を読取り、読み取った内
容と書き込んだパターン・データとを比較する手段と、 （ｃ）上記比較の結果障害セルが検出されたとき、障害
セルのアドレスを記憶し、且つその障害セルに対するシ
ンドローム・ビットのうち、書き込んだパターン・デー
タを含む検査パターンと対応するシンドローム・ビット
を１にセットして記憶する手段と、 （ｄ）各障害セル毎に、その障害セルに対するシンドロ
ーム・ビットのすべてのビットが１にセットされたかを
判定する手段と、 （ｅ）各障害セルに対するシンドローム・ビットのすべ
てが１ではないが少なくとも１つが１である時、各障害
セルに対するシンドローム・ビットと当該障害セルのア
ドレスとの排他的論理和をとる手段とを含む装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/666,824 US5392294A (en) | 1991-03-08 | 1991-03-08 | Diagnostic tool and method for locating the origin of parasitic bit faults in a memory array |
| US666824 | 1991-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05266698A JPH05266698A (ja) | 1993-10-15 |
| JP3011522B2 true JP3011522B2 (ja) | 2000-02-21 |
Family
ID=24675640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039449A Expired - Lifetime JP3011522B2 (ja) | 1991-03-08 | 1992-02-26 | アレイのメモリ・セルの障害を検査する装置及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5392294A (ja) |
| JP (1) | JP3011522B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461588A (en) * | 1994-11-15 | 1995-10-24 | Digital Equipment Corporation | Memory testing with preservation of in-use data |
| JPH0935496A (ja) * | 1995-07-12 | 1997-02-07 | Advantest Corp | メモリ試験装置 |
| US5822513A (en) * | 1996-09-27 | 1998-10-13 | Emc Corporation | Method and apparatus for detecting stale write data |
| US6029262A (en) * | 1997-11-25 | 2000-02-22 | Mosaid Technologies Incorporated | Graphical editor for defining memory test sequences |
| US6223309B1 (en) * | 1998-10-02 | 2001-04-24 | International Business Machines Corporation | Method and apparatus for ECC logic test |
| US6675341B1 (en) * | 1999-11-17 | 2004-01-06 | International Business Machines Corporation | Extended error correction for SEC-DED codes with package error detection ability |
| US20030182611A1 (en) * | 2002-03-19 | 2003-09-25 | Chung-Che Wu | Method for verifying error correction code function of a computer system |
| US7894289B2 (en) * | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3714403A (en) * | 1971-09-01 | 1973-01-30 | Gte Automatic Electric Lab Inc | Computer implemented method of detecting and isolating electrical faults in core memory systems |
| US4005405A (en) * | 1975-05-07 | 1977-01-25 | Data General Corporation | Error detection and correction in data processing systems |
| US4277844A (en) * | 1979-07-26 | 1981-07-07 | Storage Technology Corporation | Method of detecting and correcting errors in digital data storage systems |
| JPS56119998A (en) * | 1980-02-27 | 1981-09-19 | Fujitsu Ltd | Memory tester |
| US4388684A (en) * | 1981-03-27 | 1983-06-14 | Honeywell Information Systems Inc. | Apparatus for deferring error detection of multibyte parity encoded data received from a plurality of input/output data sources |
| US4417339A (en) * | 1981-06-22 | 1983-11-22 | Burroughs Corporation | Fault tolerant error correction circuit |
| US4562576A (en) * | 1982-08-14 | 1985-12-31 | International Computers Limited | Data storage apparatus |
| JPS59185097A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断機能付メモリ装置 |
| US4559626A (en) * | 1983-04-05 | 1985-12-17 | Brown Carleston O | Portable minicomputer for testing memories |
| US4648091A (en) * | 1984-07-02 | 1987-03-03 | General Electric Company | Apparatus and method for decoding error correction coded information |
| US4646312A (en) * | 1984-12-13 | 1987-02-24 | Ncr Corporation | Error detection and correction system |
| US4739506A (en) * | 1985-06-03 | 1988-04-19 | Unisys Corp. | IC chip error detecting and correcting apparatus |
| US4739504A (en) * | 1985-06-03 | 1988-04-19 | Unisys Corp. | IC chip error detecting and correcting method |
| FR2583240B1 (fr) * | 1985-06-05 | 1994-02-04 | France Telediffusion | Procede de transmission en blocs de mots d'information numerique |
| JPS626498A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | メモリ評価装置 |
| US4723245A (en) * | 1985-07-01 | 1988-02-02 | Unisys Corporation | IC chip error detecting and correcting method including automatic self-checking of chip operation |
| US4739505A (en) * | 1985-07-01 | 1988-04-19 | Unisys Corp. | IC chip error detecting and correcting apparatus with automatic self-checking of chip operation |
| DE3685078D1 (de) * | 1985-09-09 | 1992-06-04 | Hitachi Ltd | Speicherpruefgeraet. |
| US4989210A (en) * | 1988-08-30 | 1991-01-29 | Unisys Corporation | Pipelined address check bit stack controller |
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
| JPH0349112A (ja) * | 1989-07-17 | 1991-03-01 | Sumitomo Electric Ind Ltd | シース電線及びその製法 |
| JP2814268B2 (ja) * | 1989-07-21 | 1998-10-22 | 安藤電気株式会社 | 演算機能内蔵メモリ用パターン発生装置 |
-
1991
- 1991-03-08 US US07/666,824 patent/US5392294A/en not_active Expired - Lifetime
-
1992
- 1992-02-26 JP JP4039449A patent/JP3011522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5392294A (en) | 1995-02-21 |
| JPH05266698A (ja) | 1993-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| EP0261031B1 (en) | Method and apparatus for error correction in a parallel processor data processing system | |
| US7308621B2 (en) | Testing of ECC memories | |
| US4740968A (en) | ECC circuit failure detector/quick word verifier | |
| US4878220A (en) | Semiconductor memory device | |
| US5142541A (en) | Error-bit generating circuit for use in a non-volatile semiconductor memory device | |
| EP1164589A1 (en) | Storage device having an error correction function | |
| JPS5936358B2 (ja) | 半導体記憶装置に於ける予防的保守を計画的に行なう方法 | |
| JP2519286B2 (ja) | アドレス・ライン・テスト方法 | |
| JPS6042560B2 (ja) | 半導体記憶装置 | |
| JPS62117200A (ja) | 自己テスト機能付き半導体メモリおよび自己テスト方法 | |
| JP3011522B2 (ja) | アレイのメモリ・セルの障害を検査する装置及び方法 | |
| JP3970336B2 (ja) | メモリセルを有する装置およびメモリセルの機能検査のための方法 | |
| US20040153903A1 (en) | Method and circuit arrangement for memory error processing | |
| EP0637034B1 (en) | Method for detecting faulty elements of a redundancy semiconductor memory | |
| US6560731B2 (en) | Method for checking the functioning of memory cells of an integrated semiconductor memory | |
| JPH03147041A (ja) | エラー訂正システム | |
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JP2656600B2 (ja) | 半導体記憶装置の試験方法 | |
| JPS6235199B2 (ja) | ||
| JPS6325439B2 (ja) | ||
| JP3071846B2 (ja) | パリティーエラー検出方法及びパリティーエラー検出回路 | |
| JPS59210600A (ja) | メモリシステムのエラ−修正回路 | |
| JPH02195600A (ja) | 半導体記憶装置及びその故障検出方法 | |
| JPS6010661B2 (ja) | 誤り検査方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 13 |