JPS6325439B2

JPS6325439B2 -

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Publication number: JPS6325439B2
Application number: JP55126816A
Authority: JP
Inventors: Nobuo Tsuda
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1980-09-12
Filing date: 1980-09-12
Publication date: 1988-05-25
Also published as: JPS5753898A

Description

【発明の詳細な説明】本発明は欠陥を許容する半導体記憶装置に関す
る。

半導体記憶装置は、シリコン単結晶等の基板に
導体パターン形成、絶縁層形成等の工程を介して
トランジスタや配線を作りつける集積回路技術に
より製造される。こうした工程は通常無塵室内で
行われるが、製造工程を通して基板上に発生する
欠陥密度を著しく小さくすることは困難なため、
通常、半導体記憶装置は数ミリメートル角に基板
を切断したチツプとして製造され、無欠陥のチツ
プのみが使用される。

従来、半導体記憶装置の記憶容量あたりのコス
トを低減するため、パターンの微細化によつて
個々の半導体記憶装置に含まれる記憶容量の増大
がはかられてきた。しかし、妥当な製造歩留りが
得られるように製造条件を整備するには多数の技
術的問題の解決を要するため、飛躍的に記憶容量
を増大することは困難な現状にある。一方、チツ
プ面積を拡大して記憶容量の増大をはかると欠陥
を含む確率が増えるため、商品化できる半導体記
憶装置の記憶容量には制限がある。こうした限界
を超えて、低コストでかつ大記憶容量の半導体記
憶装置を実現するには、欠陥を含む場合でも正常
な記憶動作を可能にする欠陥救済技術が必要とな
る。

こうした欠陥救済技術として、(1)記憶するデー
タに符号理論的な冗長を持たせる方法、(2)セルア
レイ等の記憶領域を構成する金物に予備を設けて
切替える冗長構成による方法とが知られている。

上記(1)に対してはSEC−DEDコード等の誤り
検出・訂正符号を用いてデータを記憶する方法が
知られている。かかる方法は、欠陥救済のための
特別な工程を経ることなく、使用時にデータの誤
りを自動的に訂正できる利点がある。しかしこの
反面、半導体記憶装置内に符号器や復号器を内蔵
してこの方法を実施した場合、符号器や復号器に
よる信号遅延がアクセスタイムを増大させる欠点
や、さらには符号器や復号器の金物量が多く、か
つデータの冗長によりビツト数が増大するにもか
かわらず、検出もしくは訂正できるデータの誤り
が特定の誤りモードに限られるため、欠陥救済能
力が低いという欠点がある。

一方、上記(2)に対しては、ヒユーズの溶断や選
択配線等により固定的な切替えを行う方法と、あ
らかじめ切替え用の回路を設けておき、ROM
（リードオンリメモリ）等に蓄えられている製造
後の試験により作成した切替え情報に従つて、電
気的に切替える方法とが知られている。かかる方
法は、予備の金物に対して効果的に切替えを行え
るため、欠陥救済能力が高いという利点がある
が、製造工程中もしくは製造後の試験結果に基づ
いて、個々の半導体記憶装置の欠陥状況に応じた
切替え操作を必要とするため、生産性に欠けると
いう難点がある。

従つて本発明の目的は高い欠陥救済能力でかつ
生産性の高い半導体記憶装置を提供することにあ
る。

本発明は、アドレス信号によつて定義される各
記憶領域がフラグ格納領域と複数のデータ格納領
域からなるメモリ手段と、データを一時保持する
保持手段と、メモリからの読出しデータと保持手
段のデータとを照合する照合手段と、この照合手
段における照合に応じてフラグ信号を発生する手
段を具備する。そして、書込み時、書込みデータ
を保持手段に保持すると共に、データ格納領域に
書込み、次いで読出して保持手段に保持されたデ
ータと照合手段で照合し、これに応じてフラグ信
号のみ、あるいはフラグ信号とデータとをメモリ
手段に書込むことを特徴とする。読出しはフラグ
信号に従つて行なわれる。これによると、書込み
時に書込みが行なわれる記憶領域が検査され、正
常なデータ格納領域へ書込みが行なわれる。読出
しはフラグ格納領域からのフラグ信号に応じて正
常なフラグ格納領域から行なわれる。

以下本発明を実施例をもつて詳細に説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。第１図において、DFはデータ切替え回路
（またはデータバツフア回路）、REGはレジスタ、
DM_RおよびDM_Lは同一構成の２個のデータ一致
回路、FG_RおよびFG_Lは同一構成の２個のフラグ
発生回路である。RAMは、アドレス信号a₀〜ｋ
のデコーダDEC、データＩ／Ｏ回路Ｉ／Ｏ等か
らなるランダムアクセスメモリである。本実施例
では、ランダムアクセスメモリRAM内のアドレ
ス信号により定義される個々の記憶領域は、２個
のデータ格納領域D_R、D_Lと２個のフラグ格納領
域F_R、F_Lとに分割されていて、同一データをD_R
とD_Lに重複して記憶する２重化の冗長構成が適
用されている。なお、ランダムアクセスメモリの
読み書きビツト幅は、F_R、D_R、D_L、F_Lのビツト
幅を合計した１ワードを単位としている。また、
データ格納領域D_RとD_Lのビツト幅は、本半導体
記憶装置の入出力データd₀〜ｎビツト幅、レジス
タREGのビツト幅と等しい。以上説明した本実
施例の半導体記憶装置において、誤り検出はデー
タの書込みアクセスがあるごとにアドレス信号a₀
〜ｋにより定義されるランダムアクセスメモリ内
の１ワードに含まれる２つのデータ格納領域D_R
およびD_Lに対して行なわれる。

次にこの誤り検出動作の詳細を、本半導体記憶
装置の書込み動作、読出し動作とともに説明す
る。半導体記憶装置に対するデータd₀〜ｎの書込
み動作は、信号w₁、r′、w₂で指定される書込み
−読出し−書込みの一連の３サイクルで行なわれ
る。一方、読出し動作は信号ｒで指定される１サ
イクルで行なわれる。まず、書込み動作の信号
w₁で指定されるサイクルにおいて、入力データ
であるd₀〜ｎはデータ切替回路DFからレジスタ
REG内に書込まれるとともに、アドレス信号a₀
〜ｋにより定義されるランダムアクセスメモリ内
の２個のデータ格納領域D_RおよびD_Lに重複して
書込まれる。次に信号r′で指定されるサイクルに
おいて、前サイクルにおいて書込まれたデータ格
納領域D_RおよびD_Lからデータが読出され、それ
ぞれＲとＬとで区別される系のデータ一致回路
DM_RおよびDM_Lにおいて、レジスタREGから読
出されたデータと照合される。以上の動作によつ
て、アドレス信号a₀〜ｋにより定義されるランダ
ムアクセスメモリ内のデータ格納領域D_Rおよび
D_Lにデータd₀〜ｎが正しく記憶され得るか否か
が判定される。すなわち、照合の結果、一致がと
れた系ではデータが正しく記憶される良系と判定
され、一致がとれない系では記憶動作によつてデ
ータに誤りを生じる不良ビツトを含む系と判定さ
れる。こうした判定の結果は、本実施例では良系
の場合にはフラグ信号“１”として、また不良ビ
ツトを含む系ではフラグ信号“０”としてそれぞ
れの系のフラグ発生回路FG_RおよびFG_Lに設定さ
れる。次に信号w₂により指定されるサイクルに
おいて、レジスタREG内に保持されているデー
タとフラグ発生回路FG_RとFG_Lのフラグ信号とが
前の２サイクルと同一アドレス信号により定義さ
れるランダムアクセスメモリ内のデータ格納領域
D_RおよびD_L、フラグ格納領域F_RおよびF_Lへ書込
まれる。以上をもつてデータd₀〜ｎの書込み動作
を完了する。

本半導体記憶装置に対する読出し動作は、前述
したように信号ｒにより指定される１サイクル
に、ランダムアクセスメモリRAMの１ワードに
対して行なわれる。すなわち、アドレス信号a₀〜
ｋにより定義されるランダムアクセスメモリ内の
データ格納領域D_RおよびD_L、フラグ格納領域F_R
およびF_Lから重複して書込まれているデータと
これらデータに附随しているフラグ信号が読出さ
れ、データバツフア回路DFへ入力される。デー
タバツフア回路DFではそれぞれのフラグ信号が
参照され、フラグ信号“１”で指定される良系か
らのデータが選択されて本半導体記憶装置の読出
しデータとして出力される。

以上説明したように、本実施例の半導体記憶装
置では、アドレス信号により定義されるランダム
アクセスメモリ内の個々の記憶領域において、２
個のデータ格納領域のうちどちらか一方、あるい
はそれらのデータ格納領域に接続しているデータ
入出力回路系のうち一方に欠陥の存在を許容して
正常な記憶動作を行なうことができる。また、第
１図に示した誤り検出やデータの切替えを行なう
回路は、排他的OR回路やNOR回路等の論理回
路、フリツプ・フロツプ回路等の保持回路、双方
向性のスイツチ回路で構成できるため、MOS集
積回路技術等既存の技術を用いてランダムアクセ
スメモリと同一基板上に実現できる。なお、本実
施例では１個のランダムアクセスメモリとＲとＬ
とで区別される２つの系に分割した場合を示した
が、たとえばＲ系とＬ系を独立した２個のランダ
ムアクセスメモリで構成したり、それぞれの系を
複数のランダムアクセスメモリで構成する等の変
形も考えられる。また、Ｒ系およびＬ系のフラグ
信号として本実施例では正しく記憶される場合に
は“１”、不良ビツトを含む場合には“０”を適
用したが、この逆でも良いし、さらに複数ビツト
のフラグ信号を適用して、フラグ格納領域の欠陥
に対処することも可能である。例えば、良系を示
すフラグ信号を“10”、不良ビツトを含む系を示
すフラグ信号を“01”とすると、これらの信号間
のハミング距離が２であるため、欠陥によりフラ
グ信号が“11”や“00”に変化する場合を検知す
ることが可能となる。

第２図は本発明の他の実施例を示すブロツク図
である。第２図の実施例は第１図に示した実施例
とはランダムアクセスメモリの記憶領域の分割の
仕方、ならびに使い方が異なる半導体記憶装置を
示す。

第２図において、DFはデータ切替え回路、
REG_RおよびREG_Lはレジスタ、DM_RおよびDM_L
はデータ一致回路、FGはフラグ発生回路、
RAMはランダムアクセスメモリである。ただ
し、本実施例ではアドレス信号a₀〜ｋにより定義
されるランダムアクセスメモリ内の個々の記憶領
域は、フラグ格納領域Ｆ、２個の基本データ格納
領域D_RおよびD_L、予備データ格納領域D_Sに分割
されている。このランダムアクセスメモリの読み
書きビツト幅は、Ｆ、D_R、D_L、D_Sのビツト幅を
合計した１ワードを単位としている。なお、D_R、
D_LおよびD_Sのビツト幅は本半導体記憶装置の入
出力データd₀〜ｎのビツト幅の1/2である。また、
レジスタについても、D_RとD_Lのビツト幅に等し
いREG_RとREG_Lとに分割されている。すなわち、
本実施例では本半導体記憶装置の入出力データd₀
〜ｎのビツト幅のうち1/2に対して予備を設けた
冗長構成が適用され、誤り検出は基本データ格納
領域に対して行なわれることを特徴としている。
データの書込みにあたつて、基本データ格納領域
D_LおよびD_Rに対しては、第１図に示した実施例
と同様に、w₁信号で指定されるサイクル、r′信号
で指定されるサイクルにおいてＲおよびＬで区別
される系のレジスタREG_RおよびREG_L、データ
一致回路DM_RおよびDM_Lを用いてデータd₀〜ｎ
が基本データ格納領域D_RおよびD_Lに２分割され
て正しく記憶されるか否かが判定される。その結
果、基本データ格納領域D_RおよびD_Lのうちどち
らか一方に誤りビツトが含まれると判定される場
合には、次の信号w₂で指定されるサイクルにお
いて、レジスタREG_RおよびREG_Lのうち誤りビ
ツトを含む基本データ格納領域に対応する側から
データが読出され、データ切替え回路DFを経て
予備データ格納領域D_Sへ書込まれる。また、こ
れとともに良系であると判定された側の基本デー
タ格納領域に対応するレジスタからもデータが読
出され、データ切替え回路を経て該当する基本デ
ータ格納領域へ再書込みされる。さらに、これら
のデータの書込みとともに、欠陥ビツトを含む系
を示すフラグ信号がフラグ発生回路FGからフラ
グ格納領域Ｆへ書込まれる。基本データ格納領域
の両方が共に良系の場合には、両方が良系である
ことを示すフラグ信号とともに両方の系において
レジスタから基本データ格納領域へ再書込みが行
なわれる。本実施例ではフラグ信号として２ビツ
トの信号が使われ、例えばD_Rが不良ビツトを含
む場合には“01”が、D_Lが不良ビツトを含む場
合には“10”が、D_RおよびD_Lともに不良の場合
には“00”が使われる。一方、データの読出しに
あたつては、信号ｒで指定されるサイクルにおい
て、アドレス信号a₀〜ｋにより定義される１ワー
ドがランダムアクセスメモリRAMから読出さ
れ、データ切替え回路DFにおいてフラグ信号が
参照され、欠陥ビツトを含まない基本データ格納
領域もしくは予備データ格納領域からのデータが
選択されて出力される。

以上説明したように、本実施例の半導体記憶装
置では、アドレス信号により定義されるランダム
アクセスメモリ内の個々の記憶領域において、３
個のデータ格納領域D_R、D_L、D_Sのうち１個まで、
あるいはそれらのデータ格納領域に接続している
データ入出力回路系のうち１系まで、欠陥の存在
を許容して正常な記憶動作を行なうことができ
る。また、本実施例においても、第１図の実施例
の場合と同様、ランダムアクセスメモリの構成や
フラグ信号の構成に関して幾つかの変形が考えら
れる。

第３図もまた本発明の他の実施例を示すブロツ
ク図である。第３図の実施例は第１図および第２
図の２つの実施例を組合わせて適用することによ
り、欠陥救済能力の向上をはかつた半導体記憶装
置を示す。

第３図において、RAM₀からRAM₃で示される
同一構成の４個のランダムアクセスメモリが設け
られており、アドレス信号a₀〜ｋにより定義され
る個々の記憶領域は、これら４個のランダムアク
セスメモリに対応して、D₀からD₃のデータ格納
領域とこれに伴うF₀からF₃のフラグ格納領域に
分割されている。ここで、各ランダムアクセスメ
モリに対応した系を０系から３系と呼ぶとすれ
ば、各系には、データ切替え回路DF₀からDF₃、
データ一致回路DM₀からDM₃、フラグ発生回路
FG₀からFG₃が対応して設けられている。一方、
本実施例の半導体記憶装置の入出力データは、d₀
〜ｎ、d_o+1〜2o+1の２組である。ここで、入出力デ
ータd₀〜ｎに対応した系をＬ系、入出力データ
d_o+1〜2o+1に対応した系をＲ系と呼ぶとすれば、各
系にはデータ切替え回路DF_LとDF_R、レジスタ
REG_LとREG_R、インバータとAND回路からなる
論理回路LOG_LとLOG_Rが設けられている。なお、
０系から３系のデータ格納領域D₀からD₃の個々
のビツト幅、レジスタREG_L，REG_Rの各々のビ
ツト幅は、入出力データd₀〜ｎ、d_o+1〜2o+1の各々
のビツト幅と等しい。以上説明した構成により、
本半導体記憶装置では、２組のデータを４個のデ
ータ格納領域で記憶するいわゆる2out of4の冗長
構成が実現されている。即ち、Ｌ系の入力データ
d₀〜ｎに対しては、０系のD₀および１系のD₁が
誤り検出が行なわれる２重化されたデータ格納領
域であり、これら両系に欠陥が有る場合には２系
のD₂が予備データ格納領域として使用される。
一方、Ｒ系の入力データd_o+1〜2o+1に対しては、３
系のD₃および２系のD₂が誤り検出が行なわれる
２重化されたデータ格納領域であり、これら２つ
の系に欠陥がある場合には１系のD₁が予備デー
タ格納領域として使用される。従つて、アドレス
信号により定義される個々の記憶領域に含まれる
４個のデータ格納領域のうち、少くとも任意の２
個が不良ビツトを含まなければ、２組の入力デー
タを正常に記憶できる。そこで、本半導体記憶装
置では、データ格納領域の良もしくは不良と２組
の入力データのうちいずれによつて使用されてい
るかを示す２ビツトのフラグ信号を発生し、各々
のデータ格納領域に附随したフラグ格納領域に記
憶する構成がとられている。

以下、本半導体記憶装置の動作を説明する。２
組のデータd₀〜ｎ、d_o+1〜2o+1の書込み動作は同時
に行なわれ、前記２つの実施例と同様に、信号
w₁、r′、w₂で指定される３サイクルで行なわれ
る。一方、２組のデータの読出し動作も同時であ
り、信号ｒで指定される１サイクルで行なわれ
る。まず、書込み動作の信号w₁で指定されるサ
イクルにおいて、Ｌ系の入力データであるd₀〜ｎ
は、データ切替え回路DF_Lを経てレジスタREG_L
に書込まれるとともに、データ切替え回路DF₀お
よびDF₁を経て、アドレス信号a₀〜ｋにより定義
されるランダムアクセスメモリRAM₀および
RAM₁内のデータ格納領域D₀およびD₁に書込ま
れる。一方、Ｒ系の入力データであるd_o+1〜2o+1も
同様に、データ切替え回路DR_Rを経てレジスタ
REG_Rに書込まれるとともに、データ切替え回路
DF₂およびDF₃を経て、アドレス信号a₀〜ｋによ
り定義されるランダムアクセスメモリRAM₂およ
びRAM₃内のデータ格納領域D₂およびD₃に書込
まれる。次に信号r′で指定されるサイクルにおい
て、前サイクルにおいて書込みが行なわれたデー
タ格納領域D₀，D₁，D₂，D₃からデータが読出さ
れ、それぞれの系に属するデータ一致回路DM₀，
DM₁，DM₂，DM₃へ入力される。これとともに
レジスタREG_LおよびREG_Rからデータが読出さ
れ、REG_LのデータはDM₀およびDM₁へ、REG_R
のデータはDM₂およびDM₃へ入力される。これ
によつて、DM₀およびDM₁ではアドレス信号a₀
〜ｋにより定義されるデータ格納領域D₀および
D₁にＬ系の入力データd₀〜ｎが正しく記憶され
るか否かが判定される。一方、DM₂およびDM₃
では同様にD₂およびD₃にＲ系の入力データd_o+1
〜d_2o+1が正しく記憶されるか否かが判定される。
すなわち、データ格納領域から読出されたデータ
とレジスタから読出されたデータとが一致した系
では正しく記憶され得ると判定され、データ一致
回路から信号“１”が出力される。一方、一致し
ない系では記憶動作によつてデータの誤りが生じ
たを判定され、データ一致回路から信号“０”が
出力される。こうした判定の結果を示す“１”も
しくは“０”の信号は０から３までのそれぞれの
系に属するフラグ発生回路FG₀からFG₃に入力さ
れる。これとともに、DM₀とDM₁からの出力信
号は、インバータとAND回路からなるLOG_Lへ
入力される。LOG_Lでは入力信号が共に“０”信
号となる場合、すなわちD₀およびD₁の両方が共
に不良となる場合が検出され、その結果を示す出
力信号がFG₂へ入力される。一方、DM₂とDM₃
からの出力信号は同様にLOG_Rへ入力され、共に
“０”信号となる場合、すなわちD₂およびD₃の両
方が共に不良となる場合が検出され、その結果を
示す出力信号がFG₁へ入力される。それぞれの系
のフラグ発生回路ではこれらの入力信号に従つて
第４図に示すようにフラグ信号が設定される。例
えば、FG₀ではDM₀の出力信号が“１”の場合フ
ラグ信号“10”が設定され、DM₀の出力信号が
“０”の場合フラグ信号“00”が設定される。ま
た、FG₁ではDM₁の出力信号が“１”でかつ
LOG_Rの出力信号が“０”の場合、フラグ信号
“10”が設定され、DM₁の出力信号が“０”でか
つLOG_Rの出力信号が“０”の場合、フラグ信号
“00”が設定される。LOG_Rの出力信号が“１”
の場合には、D₂およびD₃の２個のデータ格納領
域が不良であるため、一義的にFG₁にフラグ信号
“01”が設定される。FG₂でもFG₁と同様にして、
DM₂の出力信号が“１”でかつLOG_Lの出力信号
が“０”の場合フラグ信号“01”が設定され、
DM₂の出力信号が“０”でかつLOG_Lの出力信号
が“０”の場合フラグ信号“00”が設定される。
LOG_Lの出力信号が“１”の場合には、D₀および
D₁の２個のデータ格納領域が不良であるため、
一義的にFG₂にフラグ信号“10”が設定される。
また、FG₃でもFG₀と同様にして、DM₃の出力信
号が“１”の場合フラグ信号“01”が設定され、
DM₃の出力信号が“０”の場合フラグ信号“00”
が設定される。以上述べたフラグ信号において、
“00”はその系が不良であることを意味し、“10”
はＬ系のデータd₀〜ｎによつてその系が使用され
ることを意味し、“01”はＲ系のデータd_o+1〜2o+1
によつてその系が使用されることを意味してい
る。なお、LOG_LおよびLOG_Rの出力信号はデー
タ切替え回路DF₂およびDF₁にそれぞれ保持され
て、次のw₂信号で指定されるサイクルにおいて
データ信号の伝送経路の切替えのために参照され
る。次に信号w₂で指定されるサイクルにおいて、
レジスタREG_LおよびREG_R内に保持されている
データとフラグ発生回路FG₀からFG₃内に設定さ
れているフラグ信号とが前の２サイクルと同一ア
ドレス信号により定義される記憶領域に書込まれ
る。この際、フラグ格納領域F₀からF₃には、そ
れぞれの系に属するFG₀からFG₃に設定されてい
るフラグ信号が書込まれ、フラグ格納領域D₀お
よびD₃にはそれぞれREG_LおよびREG_Rに保持さ
れているデータが書込まれるが、フラグ格納領域
D₁およびD₂には、データ切替え回路DF₁および
DF₂に保持されているLOG_RおよびLOG_Lの出力信
号に従つて経路の切替えが行なわれることによ
り、REG_LおよびREG_Rに保持されているデータ
のうちいずれかがそれぞれ選択されて書込まれ
る。以上をもつて、データd₀〜ｎおよびd_o+1〜2o+1
の書込み動作を完了する。

本半導体記憶装置に対する読出し動作では、前
述したように、ｒ信号により指定される１サイク
ルに２組のデータが読出される。すなわち、アド
レス信号a₀〜ｋにより定義されるランダムアクセ
スメモリRAM₀からRAM₃内の記憶領域から、そ
れぞれの系に属するデータ切替え回路DF₀から
DF₃へそれぞれフラグ信号とデータとが読出され
る。データ切替え回路DF₀とDF₃では、フラグ信
号がそれぞれ“10”と“01”の場合にのみ、デー
タを通過させる。一方、データ切替え回路DF₁と
DF₂では、フラグ信号が“10”、“01”、“00”のい
ずれであるかが判定され、それぞれDF_Lもしくは
DF_Rへ向う経路が選択的に接続されるかもしくは
データの通過が阻止される。これによつて、４個
のデータ格納領域に記憶されていたＬ系およびＲ
系のデータがそれぞれデータ切替え回路DF_Lおよ
びDF_Rを経て出力される。

以上説明したように、本実施例の半導体記憶装
置では、アドレス信号により定義される個々の記
憶領域において４個のデータ格納領域のうち２
個、あるいはこれらのデータ格納領域に接続して
いる４つのデータ入出力回路系のうち２つにまで
欠陥の存在を許容して、２組のデータに対して正
常な記憶動作を行なうことができる。またフラグ
信号に２ビツトの信号を用いているため、フラグ
格納領域に欠陥がある場合でも、フラグ信号が
“10”や“01”に変化しなければ他の良系の正常
な記憶動作を妨げることはない。したがつて、本
実施例の半導体記憶装置では、第１図に示した実
施例の半導体記憶装置とデータ格納領域の冗長度
が同じ２倍であるにもかかわらず、2out of4の冗
長構成となつているため、一段と高い欠陥救済能
力が得られる。なお、本実施例においても、前記
２つの実施例の場合と同様に、ランダムアクセス
メモリの構成やフラグ信号の構成に関して幾つか
の変形が考えられる。

以上述べたごとく本発明によれば、簡単な回路
によつて欠陥が確実に検出され、データ格納領域
の冗長構成により高い欠陥救済能力が得られる。
そして、製造から製造後試験に至る通常の半導体
記憶装置の生産工程以外に欠陥救済のための付加
的な工程を一切必要としないため、大記憶容量の
半導体記憶装置を良好な生産性で実現できる利点
が得られる。さらに、運用中に発生する記憶領域
の回路的な故障も、データの書替え時に救済され
るため、保守性の優れるとともに長期間の使用に
耐える利点がある。また、本発明では、データの
書込み時に少い論理段数で誤り検出が行なわれ、
データの読出し時にデータの切替えが行なわれる
構成のため、誤り検出動作によるアクセスタイム
の増加分はきわめて少い。ただし、データの書込
みにあたつては３サイクル必要とするが、本発明
の半導体装置を３組以上集合して１つの装置を構
成し、アドレスの下位デイジツトを各組に割り付
けるいわゆるインターリーブ構成をとることによ
り、連続したアドレスへの書込み動作は見かけ上
１サイクルで行なえる。したがつて、本発明の半
導体記憶装置は、汎用情報処理装置のメインメモ
リや画像処理装置のビデオフレームメモリのよう
にページモードで使用される大容量メモリに使用
すれば、連続したアドレスへアクセスされる頻度
が高いため、かかる処理装置のコスト低減、大容
量化、小形化、信頼性向上をアクセス性能を減退
させることなく実現することができる。

また、本発明の実施例では、ランダムアクセス
が可能な半導体記憶装置を示したが、アドレス発
生回路等の付加によつて半導体記憶装置の記能を
シリアル記憶とした例も容易に考えられる。さら
に実施例では２回目の書込み時にはフラグ信号と
一緒にデータも書込むとしたが、書込みデータは
１回目の書込みによりメモリにすでに格納されて
いるので、２回目の書込み時では記憶領域の正
常、異常を示すフラグ信号だけを書込むようにし
てもよい。

【図面の簡単な説明】

第１図、第２図および第３図はそれぞれ本発明
の一実施例を示すブロツク図、第４図は第３図を
説明するための図である。 RAM…ランダムアクセスメモリ、Ｆ…フラグ
格納領域、Ｄ…データ格納領域、DF…データ切
替え回路、REG…レジスタ、DM…データ一致回
路、FG…フラグ発生回路。

Claims

【特許請求の範囲】１アドレス信号によつて定義される各記憶領域
がフラグ格納領域と複数のデータ格納領域からな
るメモリ手段と、データを一時保持する保持手段
と、上記メモリ手段からの読出しデータと保持手
段のデータとを照合する照合手段と、該照合手段
の照合結果に応じてデータ格納領域の良否を示す
フラグ信号を発生するフラグ発生手段とを具備
し、書込み時は、まず書込みデータをアドレス信号
によつて定義された記憶領域における上記複数の
データ格納領域に重複して書込むと共に上記保持
手段に保持し、次に上記複数のデータ格納領域に
書込んだデータを読出し、上記照合手段で上記保
持手段に保持されたデータと各々照合して上記複
数のデータ格納領域に対する試験を行い、該試験
の結果に応じて上記フラグ発生手段により作成さ
れるフラグ信号を上記記憶領域内のフラグ格納領
域へ書込み、読出し時はアドレス信号によつて定義された記
憶領域における上記複数のデータ格納領域から上
記フラグ信号に従つて所定領域のデータを読出す
ことを特徴とする半導体記憶装置。２アドレス信号によつて定義される各記憶領域
がフラグ格納領域と複数のデータ格納領域と予備
データ格納領域からなるメモリ手段と、データを
一時保持する保持手段と、上記メモリ手段からの
読出しデータと保持手段のデータとを照合する照
合手段と、該照合手段の照合結果に応じてデータ
格納領域の良否を示すフラグ信号を発生するフラ
グ発生手段とを具備し、書込み時は、まず書込みデータをアドレス信号
によつて定義された記憶領域における上記複数の
データ格納領域に分割して書込むと共に上記保持
手段に保持し、次に上記データ格納領域に書込ん
だデータを読出し、上記照合手段で上記保持手段
に保持されたデータと照合して上記複数のデータ
格納領域に対する試験を行い、該試験の結果に応
じて上記フラグ発生手段により作成されるフラグ
信号を上記記憶領域内のフラグ格納領域へ書込
み、さらに、不良データ格納領域を上記予備デー
タ格納領域で代替えして、上記保持手段における
データの上記不良データ格納領域に対応する部分
を上記予備データ格納領域へ書込み、読出し時はアドレス信号によつて定義された記
憶領域における上記複数のデータ格納領域と予備
データ格納領域から上記フラグ信号に従つて所定
領域のデータを読出すことを特徴とする半導体記
憶装置。