KR19980018345A - Ａｒａｍ 메모리 칩을 사용하여 ｓｉｍｍ 메모리 모듈을 생성 및 검사하는 시스템 - Google Patents

Ａｒａｍ 메모리 칩을 사용하여 ｓｉｍｍ 메모리 모듈을 생성 및 검사하는 시스템 Download PDF

Info

Publication number
KR19980018345A
KR19980018345A KR1019970037185A KR19970037185A KR19980018345A KR 19980018345 A KR19980018345 A KR 19980018345A KR 1019970037185 A KR1019970037185 A KR 1019970037185A KR 19970037185 A KR19970037185 A KR 19970037185A KR 19980018345 A KR19980018345 A KR 19980018345A
Authority
KR
South Korea
Prior art keywords
memory
module
function
simm
code word
Prior art date
Application number
KR1019970037185A
Other languages
English (en)
Inventor
파스꿸르 피스띨리
마우리지오 디 제노
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR19980018345A publication Critical patent/KR19980018345A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Detection And Correction Of Errors (AREA)
  • Dram (AREA)

Abstract

본 발명에 따르면, 컴퓨터 및 그와 유사한 저 고장률 적용시 사용되는 SIMM(Single In-Line Memory Module) 메모리 모듈은 각 메모리 칩용 내부 어드레스 버스 및 외부 인터페이스용 ASIC(Application Specific Integrated Circuit) 모듈을 갖춘 ARAM(Audio DRAM) 메모리 칩을 포함하며,
A - 하나의 코드 워드 내의 단일 비트에 영향을 미치는 고장,
B - 하나의 코드 워드 내의 상이한 메모리 칩으로부터 각각 얻어진 다수의 비트에 영향을 미치는 고장, 및
C - 하나의 단일 메모리 칩 내의 하나의 코드 워드 내의 다수의 비트에 영향을 미치는 고장을 포함하는 고장 카테고리를 보정하는데 적합하다.

Description

ＡＲＡＭ 메모리 칩을 사용하여 ＳＩＭＭ 메모리 모듈을 생성 및 검사하는 시스템
본 발명은 일반적으로 ARAM 메모리에 관한 것으로, 특히 보다 양호한 성능의 메모리를 필요로 하는 임의의 응용에서 그러한 메모리를 사용하는 시스템에 관한 것이다.
특히, 본 발명은 예를 들어 컴퓨터용의 SIMM 모듈의 실현과 같은 보다 엄격한 필요 조건을 갖는 응용에서 적어도 사용될 수 있는 범위로 ARAM 메모리의 고장을 조정하는 시스템에 관한 것이다.
소위 ARAM 메모리라 불리는 Audio DRAM 메모리는 소정의 고장율을 가진, 즉 불규칙한 위치 또는 랜덤한 위치에 고장 비트 장소를 갖는 동적 DRAM 메모리이다. ARAM 메모리는 적분 및 보간 메카니즘을 이용하여, 임의의 상실된 정보를 조정할 수 있다는 사실을 고려하면 그것의 고장률이 내부에 저장된 음성 메시지가 현저한 결함 없이 재생될 수 있는 정도이기 때문에 전화 트랜스폰더 또는 자동 응답기 등의 오디오 응용에 사용된다.
그러므로, 이들 응용시 이러한 메모리를 사용하는 경우, 소정의 고장률 한계가 극복되지 않으면 아무런 문제도 발생되지 않는다. 예를 들어, 사실상 인간의 귀가 적분 또는 보간 메카니즘에 의해 그러한 정보의 상대적 부족을 조정할 수 없더라도 소정의 행 또는 소정의 열이 완전히 고장나면 어차피 그것은 사용될 수 없다. 그러므로, 이들 메모리의 사양은 최대 고장율 한계를 설정하려는 것을 목적으로 할뿐만 아니라 랜덤한 위치에 고장이 위치되어야 한다는 필요 조건을 도입한다.
이들 필요 조건 이외에, 메모리 장소의 99%가 적절히 동작하더라도, ARAM 메모리는 모든 고장 비트가 메모리 어레이 내에 랜덤하게 분포되어 있다는 사실로 인해 종래의 컴퓨터 응용에 사용될 수 없었다.
즉, 종래의 ARAM 메모리를 고려할 때, 임의의 방식으로 잡음에 의해 영향받는 전송 채널과 동화될 수 있는 보정 시스템에 의해 임의의 고장 비트를 보정하는 보정 시스템을 설치하는 것이 생각될 수 있다. 모든 고장 메모리의 문제점은 메모리 및 전송 채널에서와 동일한 기술로 보정될 비트 스트링과 같은 결과적 스캐닝 절차를 고려하여 극복될 수 있다.
그러나, 전송 채널에서, 주로 순차적 스트링을 고려할 수도 있지만 컴퓨터 응용에서는 고려되는 스트링이 순차적이지 않고 확실히 랜덤하다. 오차 코드가 연구되어야 하므로, 관련 메모리에 랜덤하게 저장될 수 있고 관련 메모리로부터 검색될 수 있는 정보를 처리하기에 적절하다.
ARAM의 컴퓨터에 응용가능한 문제점이 해결될 때, 그것은 그러한 메모리의 고장 패턴의 분석으로부터 시작될 필요가 있다.
코드 워드(8 데이타 비트 및 4 여유 비트)를 수행하기 위해 함께 결합된 ARAM 메모리의 예시적 개체수의 고장 위상학이 상세히 분석되는 경우에만 임의의 에러를 포함한 데이타를 보정하기에 적합한 회로를 정의할 수 있다. 가능한 이론을 사용하여, 전체적으로 양호한 워드 또는 단일 에러 또는 2개 이상의 에러에 의해 영향을 받는 워드를 가질 가능성이 분석된다. 에러 가능성을 분석한 후, 수학적 비용 평가가 고려된다: 사실상, 문제점의 해결이 항상 수학적으로 가능한 경우, 동반되는 비용으로 인해 그러한 해결 방안이 권장될 수 없다.
메모리 뱅크 내의 각각의 코드 워드에 대한 고장률 카테고리는 다음과 같다.
A - 하나의 코드 워드 내에 단일 비트를 포함하는 고장률,
B - 하나의 코드 워드 내에 각각이 상이한 메모리 칩으로부터 얻어진 다수의 비트를 포함하는 고장률,
C - 하나의 단일 메모리 칩 내에 발생되는 하나의 코드 워드 내에 다수의 비트를 포함하는 고장률.
상술된 바와 같이, 문제점의 폭넓은 해결책은 오히려 간단하며, 여러 해결 방안의 예들은 문헌에서 가능하다.
그러나, 모든 공지된 해결 방안은 주로 대규모의 메모리 시스템의 신뢰성을 향상하기 위한 문제에 접근한다. 더우기, 그러한 해결 방안은 비용이 비싸므로 저 비용의 응용에 사용하기에 적합하지 않다.
특히, 종래 기술의 해결 방안은 컴퓨터(PC) 응용을 위한 SIMM 모듈에서 사용하기에 적합하지 않다.
본 발명의 광범위한 목적은 에러 보정(EC)용으로 필요한 여유도를 최소화하며 관련 SIMM 메모리 모듈 내에서 그러한 기능을 수행하도록 설계된 응용 주문형 집적 회로(ASIC)와 연관된 비용을 최소화하는 것을 목적으로 한다.
이상적인 해결 방안은 다단형의 에러 보정 코드(ECC)를 사용 또는 다단 절차를 세우는 것이며, 후술되는 바와 같이 각 단계는 고장률을 1도씩 감소시켜 덜 복잡한 환경에서 다음 단계가 동작할 수 있도록 하는 것이다.
상술된 고장 카테고리를 복구함으로써 다음의 절차가 수행된다:
- C 타입의 고장이 그다지 자주 발생되지 않기 때문에(수억개 중 하나), 모든 고장 장소의 어드레스(검사 절차중에 확인되는) 및 데이타(동작 중에 발생되는)를 저장/검색하기 위한 ASIC 내에 작은 연관 메모리를 성취한다고 여겨될 수 있다.
- B 타입의 고장은 하나의 워드 라인에 m 개의 에러가 발생되는 임의의 상태를 도시된 바와 같이 각각 하나의 에러를 포함하는 m 개의 워드가 발견되는 상태로 변환함으로써 극복되며, 특정 회로는 ASIC에서 실현되며, 인쇄 회로 기판(PCB)의 특정 레이아웃은 전용 어드레스 버스에 접속된 각 메모리 칩을 갖도록 설계된다.
- 이 점에서, A 타입의 모든 고장은 하나의 고장 비트에 의해 분명히 형성되며 이것은 예를 들어 콤팩트 헤밍 코드와 같은 종래의 정상 타입의 보정 코드(ECC)를 적용함으로써 보정될 수 있다.
물론, 이러한 점에서, 예를 들어 2개의 메모리가 결합되는 경우 그들 각각이 허용가능한 고장률에 의해 영향을 받더라도 그들이 서로 결합될 때 허용가능한 고장률이 극복되는 것이 가능하다는 사실 때문에 많은 고장 바이트들이 여전히 남게된다.
어쨋든 에러율이 작고 에러가 완전히 랜덤하기 때문에, 본 발명의 기본 이념은 2개의 메모리 중 하나로 라우트되는(routed) 어드레스를 스크램블하는 것이다. 항의 스크램블링 또는 재조정 중인 2개의 메모리 중 하나의 어드레스 영역의 다른 하나로의 선형 수학적 변환 기능은 매우 적합한 이중음 방식(biunivocal manner)으로 2개의 일치하는 고장 비트를 갖는 어떠한 어드레스도 발견될 수 없다는 것을 알아야 한다.
기술된 바와 같이, 이러한 어드레스 스크램블링 기능을 수행하기에 가장 편리한 방식은 관련 어드레스에 상수를 가산하는 것을 제공하며 그 결과는 모든 이중 에러 상태를 제거하여 단일 에러 상태로 복귀된다.
더우기, 본 발명의 상세한 설명 및 장점은 한정하기 위함이 아니라 설명하기 위해 양호한 실시예가 기술된 첨부된 도면을 참조하여 다음의 설명으로부터 분명히 알 수 있을 것이다.
도 1은 ASIC 모듈 뿐만 아니라 각 메모리 칩과 작용하기에 특히 내부 어드레스 버스가 사용된 적합한 본 발명에 따른 SIMM 모듈의 구조도.
도 2는 도 1의 ASIC 모듈의 상세도.
도 3은 본 발명에 따른 SIMM 모듈을 검사하기 위한 컴퓨터 검사 시스템의 도면.
도 4는 도 3에 따른 검사 장비에 사용되는 ASIC 모듈의 상세도.
도 5는 어드레스 스크램블링 기능의 블럭도.
도 6은 인터페이스 ASIC 회로의 또 다른 실시예.
도 1 및 도 2를 참조하여 상세히 설명하자면, 72 핀 SIMM 모듈 상에 장착될 때의 특히 ARAM 사양에 따라 관련 ASIC 모듈은 고장 메모리 칩을 인터페이싱하도록 설계된다. ASIC 모듈은 메모리로 액세스마다 완전한 워드 또는 4개의 사용가능한 것 중 하나의 바이트를 선택한다.
고려되는 메모리 매트릭스 또는 어레이의 수행이 다음과 같다:
- 12개의 1M × 4 칩을 사용하여 1M × 32
- 3개의 1M × 16 칩을 사용하여 1M × 32
- 6개의 1M × 16 칩을 사용하여 2M × 32
- 2개의 1M × 16 칩 및 4개의 1M × 4 칩을 사용하여 1M × 32
- 12개의 4M × 4 칩을 사용하여 4M × 4
고장 데이타 또는 메모리 장소를 보정하는데 다음의 두가지의 해결 방안이 사용된다:
- 제1 해결 방안은 하나의 고장 비트를 12 비트의 스트링(8 데이타 및 4 패리티 비트)으로 보정하기에 접합한 헤밍 코드에 기초한다.
- 제2 해결 방안은 각 행 어드레스의 경우 이러한 특정 어드레스의 전체적 동작적 행을 갖는 칩을 선택하여 호스트 CPU에 무에러 데이타 워드를 제공하며 에러 보정 또는 패리티 비트 발생이 제공되지 않는다.
상술된 2가지 절차는 다음과 같은 어느 정도의 고유 한계를 갖는다.
- 헤밍 코드는 바이트당 하나 이상의 고장 비트를 처리할 수 없다.
- 모든 메모리 칩이 동일한 행 어드레스에 고장 행을 가지는 경우, 행 여유는 무에러 데이타를 제공할 수 없다.
본 발명에 의해 제안된 ASIC 회로는 이들 한계를 극복하기 위한 2가지 특정한 매카니즘을 제공한다.
- 동일한 행 어드레스의 다중 행에서 발생되는 에러를 분산하기 위해 행 어드레스를 스크램블링하는 단계: 이러한 어드레스 스크램블링 단계는 검사 절차 중에 확인된 2개의 상수를 사용하여 수행된다.
- 어레이 내의 임의의 고장 메모리 셀을 물질적으로 대체하기 위해 상기 ASIC 회로내로 연관 메모리(associative memory)를 삽입하는 단계. 호스트 CPU가 이들 메모리 셀 중 하나를 선택하면 ASIC 회로는 연관 메모리의 장소를 사용하여 데이타의 내부 저장(또는 검색) 동작을 수행한다.
ECC 기능은 각 바이트마다 패리티 비트를 계산하기 위해 메모리 어레이로의 액세스를 지연함으로써 수행된다; 이러한 지연을 최소화할 필요가 있다면 이들 메모리 셀의 초기 기록 사이클이 상기 ASIC 회로에 의해 지연된 기록 동작으로 변환된다.
여유 모드에서, 무에러 메모리 장소로/로부터 데이타를 인라우팅을 목적으로 하는 내부 멀티플렉서 기능을 구성하기 위해 온칩 SRAM 메모리로부터 데이타가 검색된다.
입력 데이타 워드는6 바이트 출력 워드로 재구성되는 4개의 바이트로 배분된다: 그러나 6개의 바이트 중 4개만이 무에러 메모리 장소에 맵핑된다는(mapped) 것을 이해해야 한다. 또한, 초기 기록 사이클로부터 지연된 기록 사이클로의 변환이 여유 모드에서 발생된다.
더우기, 이후에 알 수 있는 바와 같이, 임의의 고장 메모리 장소를 확인하는 기능 뿐만 아니라 ECC 회로를 제외한 메모리를 검사하기 위한 특정한 기능이 제공된다: 어드레스 스크램블링 상수 및 연관 메모리 장소는 검사 절차 동안 고장 장소 맵 또는 소위 고장 맵에 기초하여 적절히 프로그램된다.
에러 보정 기능이 관련되는 한, 적절한 선택 비트가 구성 레지스터(Comfiguration Resister)에 설정되는 경우, 관련 ASIC 회로는 각 기록 사이클에 각 바이트 내의 4개의 패리티 비트를 계산하여 36 비트 데이타 스트링을 발생하며 호스트 CPU에 의해 제공된 임의의 패리티 비트를 무시한다. 각 판독 사이클에서, 데이타는 패리티 비트를 사용하여 보정되며 외부 패리티 비트는 호스트 CPU에 의해 제공된다. 나머지 데이타 비트를 변조하지 않고 판독 또는 기록 모드에서 워드 내의 단일 바이트로의 액세스가 가능하다.
행 여유 기능이 관련되는 한, 그것은 메모리 어레이 실행이 단일 코드 워드로 액세스할 수 없는 경우 사용될 수 있다. 이 경우, 32 비트 외부 데이타 워드는 멀티플렉서 모듈에 의해 48 비트 내부 워드로 변환되며 데이타 비트는 무에러 메모리 셀만을 사용하여 메모리 어레이에 저장되거나 메모리 어레이로부터 검색된다.
판독 모드에서, 앞에서 논의된 ASIC 회로는 6 사용가능한 바이트 중에서 4개의 양호한 바이트를 선택하는데 온칩 SRAM 메모리(5 비트 × 512)를 사용하지만, 기록 모드에서 상기 SRAM 메모리는 6개의 사용가능한 바이트 중 4개의 양호한 바이트로 4개의 데이타 바이트를 재변환하는데 사용된다.
ARAM 메모리를 가치 있는 DRAM 메모리로 변환할 필요가 있는 경우, 메모리 어레이를 완벽히 동작하도록 하기 위해 연관 메모리의 장소에 저장되는 모든 어드레스뿐만 아니라 상수를 스크램블링하는 행 어드레스를 확인하기 위해 공장에서 특정한 검사 동작이 실행된다. 이러한 정보는 발생될 때 EEPROM 메모리를 포함하는 외부의 비휘발성 메모리에 저장된다.
검사 시간을 단축하기 위해, SIMM 모듈 내에서 사용되는 것과 다른 특정의 EEC 기술을 사용할 수 있다.
이러한 기술을 사용하면,
- 고장률이 특정 범위 내에 있을 때 임의의 에러 신호가 발생되는 것을 방지하며, SIMM 레벨의 ECC 코드에 의해 보정될 수 있다.
- 관련 에러가 다중 칩을 포함하고 어드레스 스크램블링 절차가 실행될 때 검사 프로그램이 실행되는 CPU를 인터럽트하는 기능, 및
- 다중 에러가 특정 어드레스에 단일 칩을 포함할 때 임의의 에러 신호가 발생되는 것을 방지하여 고장 어드레스를 자동으로 기록하는 기능이 가능하다.
도 3에서 알 수 있는 바와 같이, 멀티프로세서 구조가 사용되며 컴퓨터는 SIMM 모듈의 4개의 코드 워드 어레이를 병렬로 검사하지만, 내부에 제공된 ASIC 모듈은 이들의 정확도를 검사하기 위해 데이타 패턴을 발생하고 판독 데이타를 분석함으로써 CPU를 내부 SIMM 버스와 인터페이스한다.
수행될 검사 단계는
- 컨넥터 핀을 통해 액세스가 불가능한 네트워크로 액세스하기 위해 컨넥터 레벨 및 모든 테스트 사이트에서의 단락 회로 또는 개방 회로 상태를 확인하기 위한 파라메트릭 검사 단계,
- SIMM 모듈이 거친(coarse) 검사 레벨에서 동작되도록 하는 연관 메모리의 상수 및 어드레스의 어셈블리를 개별화하기 위한 맵핑 절차,
- 편리한 적합 레벨에서 SIMM 모듈의 전체 동작 검사 레벨(ARAM 메모리가 완전히 검사되지 않는다는 것을 주목해야 한다),
- 맵핑될 수 없는 모든 유닛의 전체 재분석 단계,
- 동작 검사를 통과하지 못하는 모든 SIMM 모듈에 대해 맵핑 절차를 포함한다.
본 발명의 하드웨어 특징을 요약하면,
- ECC 코디피케이션(codification) 기능을 수행하는 수단,
- ECC 디코디피케이션(decodification) 기능을 수행하는 수단,
- 패리티 발생 기능을 수행하는 수단,
- 어드레스 스크램블링 기능을 수행하는 수단,
- 비정상 상태를 나타내기 위한 수단,
- 상기 스크램블링 및 코디피케이션/디코디피케이션 동작으로 인해 모든 지연을 포함하여 보정 타이밍 시퀀스(판독 및 기록)를 수행하도록 외부 스트로브 신호에 대한 스크램블링 기능을 수행하는 수단,
- 데이타 비휘발성 메모리(ASIC 수행시 내부 메모리, 모형용의 외부 메모리)를 판독/기록 수단,
- 어드레스 스크램블링 기능에 사용되는 상수에 대해 적절한 셋업 기능을 수행하는 수단,
- 보드 상에서 다음에 ASIC 회로의 SIMM 리셋 모듈 내에서 발생 기능을 수행하기 위한 수단을 널리 포함하도록 설계된 ASIC 모듈을 포함하는 SIMM 모듈이 이제까지 설명되었다.
본 발명의 양호한 실시예가 후술되겠지만, 본 기술 분야의 숙련자는 본 발명의 범위로부터 벗어남 없이 변형 및 수정이 가능할 것이다.

Claims (6)

  1. 컴퓨터 및 그와 유사한 저 고장률 적용시 사용되는 SIMM(Single In-Line Memory Module) 메모리 모듈에 있어서,
    각 메모리 칩용 내부 어드레스 버스 및 외부 인터페이스용 ASIC(Application Specific Integrated Circuit) 모듈을 갖춘 ARAM(Audio DRAM) 메모리 칩을 포함하며,
    A - 하나의 코드 워드 내의 단일 비트에 영향을 미치는 고장,
    B - 하나의 코드 워드 내의 상이한 메모리 칩으로부터 각각 얻어진 다수의 비트에 영향을 미치는 고장,
    C - 하나의 단일 메모리 칩 내의 하나의 코드 워드 내의 다수의 비트에 영향을 미치는 고장
    을 포함하는 고장 카테고리를 보정하는데 적합한 SIMM 메모리 모듈.
  2. 제1항에 있어서,
    - 코더 기능 블럭,
    - 디코더 기능 블럭,
    - 시스템의 상기 어드레스 버스에 접속되어 있는 어드레스 재조정 또는 스크램블링 블럭,
    - 기능적 연관 메모리 블럭,
    - 기능적 멀티플렉서(mux) 블럭, 및
    - 시스템 스트로브 신호를 수신하고 내부 스트로브 신호를 제공하기 위한 기능적 타이밍 제어 블럭
    을 포함하며, 상기 연관 메모리 블럭은 상기 어드레스 스크램블링 블럭과 상기 멀티플렉서 블럭을 통한 상기 디코더 블럭 사이에 접속되어 있는 것을 특징으로 하는 SIMM 메모리 모듈.
  3. 제1항에 있어서, 상기 ASIC 모듈은
    - ECC 코디피케이션(codification) 기능을 수행하는 수단,
    - ECC 디코디피케이션(decodification) 기능을 수행하는 수단,
    - 패리티 발생 기능을 수행하는 수단,
    - 어드레스 스크램블링 기능을 수행하는 수단,
    - 비정상 상태를 나타내기 위한 수단,
    - 상기 스크램블링 및 코디피케이션/디코디피케이션 동작으로 인한 모든 지연을 포함하여 보정 타이밍 시퀀스(판독 및 기록)를 수행하도록 외부 스트로브 신호에 대한 스크램블링 기능을 수행하는 수단,
    - 데이타 비휘발성 메모리(ASIC 수행시 내부 메모리, 모형용의 외부 메모리)를 판독/기록하기 위한 수단,
    - 상기 어드레스 스크램블링 기능에 사용되는 상수에 대해 적절한 셋업 기능을 수행하는 수단, 및
    - 보드 상에서 다음에 ASIC 회로의 SIMM 리셋 모듈 내에서 발생 기능을 수행하기 위한 수단
    을 포함하도록 조직되는 것을 특징으로 하는 SIMM 메모리 모듈.
  4. 제1항 내지 제3항 중 한 항에 있어서,
    종래의 에러 보정 코드(ECC), 예를 들어, 헤밍 코드(Hamming code)의 적용에 의해 하나의 코드 워드 내에 단일 비트를 포함하는 카테고리 A의 고장을 보정하는 수단,
    단일 코드 워드 내에 m 개의 에러가 있는 상태로부터 m 개의 코드 워드에 각각 하나의 에러를 포함하는 상태로 변환함으로써, 하나의 코드 워드 내에 상이한 메모리 칩으로부터 각각 얻어진 다수의 비트를 포함하는 카테고리 B의 고장을 보정하는 수단, 및
    검사 절차 동안 확인된 어드레스 및 모든 고장 장소에 관한 광범위한 정상 동작 데이타를 저장/검색하기 위한 상기 ASIC 모듈 내에 포함된 연관 메모리에 의해, 동일한 메모리 칩에서 발생하는 하나의 코드 워드 내에 다수의 비트를 포함하는 카테고리 C의 고장을 보정하는 수단
    을 포함하는 것을 특징으로 하는 SIMM 메모리 모듈.
  5. 제1항 내지 제4항 중 한 항에 있어서,
    상기 관련 컴퓨터는 멀티프로세서 구조를 사용하여 내부에 저장된 데이타와 비교하여 이들의 정확도를 검사하기 위해 데이타 패턴을 발생하고 판독 데이타를 분석함으로써 CPU를 상기 SIMM 모듈의 내부 버스와 인터페이스하는 ASIC 모듈에 의해 SIMM 모듈의 4개의 코드 워드 어레이를 검사하는 것을 특징으로 하는 SIMM 메모리 모듈.
  6. 제5항에 있어서, 상기 ASIC 모듈은 또한 상기 데이타 패턴 발생 기능을 수행하는 수단, 에러 검사 기능을 수행하는 수단 및 보정되기 쉬운 임의의 에러 상태를 상기 CPU로 필터링(filtration)하는 기능을 수행하는 수단을 포함하는 것을 특징으로 하는 SIMM 메모리 모듈.
KR1019970037185A 1996-08-05 1997-08-04 Ａｒａｍ 메모리 칩을 사용하여 ｓｉｍｍ 메모리 모듈을 생성 및 검사하는 시스템 KR19980018345A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
ITRM96A000562 1996-08-05
IT96RM000562A IT1284244B1 (it) 1996-08-05 1996-08-05 Sistema per produrre moduli di memoria simm utilizzando chip di memoria aram e per il loro collaudo

Publications (1)

Publication Number Publication Date
KR19980018345A true KR19980018345A (ko) 1998-06-05

Family

ID=11404383

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970037185A KR19980018345A (ko) 1996-08-05 1997-08-04 Ａｒａｍ 메모리 칩을 사용하여 ｓｉｍｍ 메모리 모듈을 생성 및 검사하는 시스템

Country Status (7)

Country Link
EP (1) EP0824237B1 (ko)
JP (1) JPH10105421A (ko)
KR (1) KR19980018345A (ko)
DE (1) DE69722868T2 (ko)
IT (1) IT1284244B1 (ko)
SG (1) SG75121A1 (ko)
TW (1) TW505849B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2341014A1 (en) * 1998-08-19 2000-03-02 Alexander Roger Deas A system and method for defining transforms of memory device addresses
WO2000029958A1 (en) * 1998-11-12 2000-05-25 Boris Nikolayevich Vilkov A system and a method for transformation of memory device addresses
US7197594B2 (en) * 2003-09-23 2007-03-27 Infineon Technologies Flash Gmbh & Co. Kg Circuit, system and method for encoding data to be stored on a non-volatile memory array

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485471A (en) * 1982-06-01 1984-11-27 International Business Machines Corporation Method of memory reconfiguration for fault tolerant memory
KR950008676B1 (ko) * 1986-04-23 1995-08-04 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리 장치 및 그의 결함 구제 방법
IT1261411B (it) * 1993-03-12 1996-05-23 Texas Instruments Italia Spa Metodo e circuiteria per l'uso di memorie aventi locazioni difettose erelativa apparecchiatura di produzione.
WO1996007969A1 (en) * 1994-09-09 1996-03-14 Lai Bosco C S On board error correction apparatus

Also Published As

Publication number Publication date
SG75121A1 (en) 2000-09-19
TW505849B (en) 2002-10-11
ITRM960562A0 (ko) 1996-08-05
EP0824237A3 (en) 1999-10-06
EP0824237A2 (en) 1998-02-18
ITRM960562A1 (it) 1998-02-05
JPH10105421A (ja) 1998-04-24
DE69722868D1 (de) 2003-07-24
EP0824237B1 (en) 2003-06-18
DE69722868T2 (de) 2004-05-19
IT1284244B1 (it) 1998-05-14

Similar Documents

Publication Publication Date Title
US7206988B1 (en) Error-correction memory architecture for testing production errors
US4730320A (en) Semiconductor memory device
JP3842238B2 (ja) メモリ・システム及びこれのテスト方法
US5142541A (en) Error-bit generating circuit for use in a non-volatile semiconductor memory device
US4862462A (en) Memory systems and related error detection and correction apparatus
AU597140B2 (en) Efficient address test for large memories
US4912710A (en) Self-checking random access memory
US4251863A (en) Apparatus for correction of memory errors
US7475314B2 (en) Mechanism for read-only memory built-in self-test
EP1194849B1 (en) A system and method for improving multi-bit error protection in computer memory systems
US4006467A (en) Error-correctible bit-organized RAM system
US20230013082A1 (en) Test method and test system
KR19980018345A (ko) Ａｒａｍ 메모리 칩을 사용하여 ｓｉｍｍ 메모리 모듈을 생성 및 검사하는 시스템
US6560731B2 (en) Method for checking the functioning of memory cells of an integrated semiconductor memory
US8352781B2 (en) System and method for efficient detection and restoration of data storage array defects
US6279129B1 (en) Configuration of memory cells and method of checking the operation of memory cells
Benso et al. Online and offline BIST in IP-core design
KR100596868B1 (ko) 반도체 메모리 장치의 테스트 방법
JPS6325439B2 (ko)
JPH1196793A (ja) 半導体メモリ試験装置
JPH1186595A (ja) 半導体メモリ試験装置
US7904766B1 (en) Statistical yield of a system-on-a-chip
JPH10106294A (ja) Ｓｉｍｍメモリモジュールのための試験システムおよび方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application