JPH01165099A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特にその欠陥救済
方法に関するものである。

〔従来の技術〕

近年、半導体記憶装置ではアルファ粒子の入射によるメ
モリセルの誤動作が問題となっている。

その対策として、誤り検出・訂正（Ｅｒｒｏｒ　Ｃｈｅ
ｃｋａｎｄ　、Ｃｏｒｒｅｃｔｉｏｎ、以下ＥＣＣと呼
ぶ）機能をメモリチップ上、或いはメモリチップ外に備
え、これにより誤り訂正を行なって、信錬性を向上する
ことが行なわれている。

第５図に、ハミング符号等を誤り検出・訂正符号として
用いたＥＣＣ回路系の一例を示す。メモリセルアレイ２
は、図示したようにデータビット領域３とチエツクビッ
ト領域４に分かれており、入力アドレス仁従って、デー
タビット領域３のｍビット及びチエツクビット領域４の
にビットに対して、並列にデータ入出力が行なわれる構
造になっている。ｍ、にの典型例は、ｍ＝１６．に＝５
等である。このＥＣＣ機能は、一般には以下のようにし
て実現される。

１）データ書き込み時に、入力するビットを含む複数ビ
ット（ｍビット）のメモリセルデータに対して、チエツ
クピント（ｋビット）をライトチエツクビット発生回路
１で発生させ、データビット、チエツクビットをそれぞ
れメモリセルアレイ２のデータビット領域３とチエツク
ビット領域４に書き込む、このｍ＋にビットのブロック
（以下、ＥＣＣコード語或いは単にＥＣＣ語と呼ぶ）が
ＥＣＣの単位となり、誤り検出・訂正はこのＥＣＣコー
ド語毎に行なわれる。

２）データ読み出し時に、前述のデータビットｍビット
とチエツクビットにビットを同時に読み出し、ｍビット
のデータビットから、新たなチエツクビット（リードチ
エツクビット）をリードチエツクビット発生回路５で発
生させ、これとメモリセルアレイ２から読み出されたチ
エ７クビツト（ライトチエツクビット）との、ビット毎
の排他的論理和をとる。この結果が全て“０”　（リー
ドチエツクビットとライトチエツクビットが一致してい
ることに相当）ならば誤りなし、それ以外では誤りあり
と判定する。上記排他的論理和をとる回路がシンドロー
ム発生回路６であり、この排他的論理和をシンドローム
と呼ぶ。このシンドロームはにビットからなるデータ列
である。

３）上記シンドロームには誤りビットの位置情報が含ま
れており、これをデコードすることにより、ｍビットの
データビット中のどのビットが誤りであるかがわかる。

これに従って、ｍビットのデータビットとにビットのチ
エツクビットのうちの誤りビット（１ビット或いは複数
ビット）を訂正（反転）する、これを行なうのが、シン
ドロームデコーダ７及びデータ訂正回路８である。

以上のようにして誤り検出・訂正が行なわれ、誤り訂正
された符号ｍ＋にビットは、再びメモリセルアレイ２中
の当該位置に書き込まれる。

なお、第５図中で、ライトチエツクビット発生回路１．
リードチエツクビット発生回路５は、誤り検出・訂正符
号の構成に従ってチエツクビットを発生する回路であり
、論理操作は両者同じである。また、シンドロームデコ
ーダ７は、ｋビットのシンドロームから、ｍビットのデ
ータビット及びにビットのチエツクビットのうちの誤り
ビットを指定する符号（ｍ＋ｋ）ビットに変換するデコ
ーダであり、例えばｍ＋にビットのうち誤りビット位置
のみ“１”、他は“０”となる出力を発生するものであ
る。さらに、データ訂正回路８は（ｍ＋ｋ）ビットのシ
ンドロームデコーダ７出力と、ｍ　＋　ｋビットのデー
タビット及びチエツクビットとのビット毎の排他的論理
和をとる部分であり、これにより誤りビットのみデータ
を反転させるものである。

実際には、このようなＥＣＣ回路系をメモリチップ上或
いはメモリチップ外に備えて誤り訂正を行なうが、この
ようなＥＣＣ回路系を前提にした場合、これによりメモ
リセルの製造時のハードエラーによる不良は訂正可能と
なり、このような不良をもつチップは良品と見なしてよ
い。従って、ＥＣＣ回路系（特にオンチップＥＣＣ系）
により、チップ製造時のハードエラーを実質的に救済し
、歩留りを向上することが可能である。

次に、このようなＥＣＣ回路系を有する場合の問題点を
述べる。

一般に、誤り検出・訂正符号は、前述のＥＣＣコード語
の単位（上記の例ではｍビットのデータビットとにビッ
トのチエツクビットからなる）で、このうちに含まれる
誤りビット数が、ｐビット以下ならば誤り検出可能、ｑ
ビット以下ならば誤り訂正可能（ｐ＞ｑ）である性質を
もち、これをｐビット誤り検出・ｑビット誤り訂正符号
と呼ぶ。

通常、３ビット誤り検出・２ビット誤り訂正（Ｄｕｕｂ
ｌｅ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ、Ｔｒｉｐｌ
ｅ　Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ；ＤＥＣ−ＴＥＤ
）符号、２ビット誤り検出・１ビット誤り訂正（Ｓｉｎ
ｇｌｅ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ、Ｄｏｕｂ
ｌｅＥｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ　；　Ｓ　Ｅ　Ｃ
−Ｄ　Ｅ　Ｄ　）符号等が用いられる。

以下、簡単に説明するために、５ＥＣ−ＤＥＤ符号を用
いてメモリセルアレイの不良（ハードエラー）を救済（
訂正）することを考える。第６図に示すように、例えば
ｍ＝８．に〜４で、入力アドレスＡｄ＋　、　Ａｄｚ　
、　Ａｄツ・・・に従って８＋４＝１２ビツトのデータ
が、同時に並列に入出力される場合を考える。この場合
は、各アドレスに対応する１２ビツトの組がＥＣＣコー
ド語を形成し、このうちの誤りビットが１ビツトならば
訂正可能である。なお、第６図に示す各ビットについて
、Ｑ印は良品ビット、Ｘ印は不良品ビットである。第６
図のように、各ＥＣＣコード語中の誤りが１ビツト以下
である場合は５ＥＣ−ＤＥＤ符号により誤り訂正可能で
あり、このような場合には、チップは５ＥＣ−ＤＥＤ符
号によるＥＣＣ機能を前提にすれば、トータルとして良
品と見なされる。次に、不良ビットの分布が第７図のよ
うな場合を考える。

この場合は、アドレスＡｄ、については２ビツトの不良
を含み、これが訂正不能であるので、他のアドレスＡｄ
ｚ　、　Ａｄ３・・・に全く不良ビットを含まなくても
、トータルとして訂正不能な誤りが存在することになり
チップは不良と見なされる。このように、不良ビ・ノド
の数より、不良ビットの分布がトータルの歩留りに大き
く影響し、これにより装置の歩留りが著しく低下してい
た。

なお、実際には例えば１２ビツトの並列データを入出力
する場合、通常は第８図に示すように、メモリセルアレ
イは複数ビット（第８図の場合は１２ビツト）の並列デ
ータ入出力を行なうような構成をとり、このメモリセル
アレイへはアドレス信号が入力され、これがデコーダに
よってデコードされであるアドレスに対しである１組の
メモリセルが選択され、このメモリセルに対して並列に
データが入出力される。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は以上のように構成されているの
で、ＥＣＣ機能を前提にした場合、不良ビットの総数が
小さくても、その分布（アドレス位置）によっては歩留
りが著しく低下することになるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、チップ製造後に不良を救済できる範囲が広く
、歩留りの向上を図ることができる半導体記憶装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、複数のメモリセルア
レイブロックのデータ入出力線群の各入出力線と、この
メモリセルアレイブロックに対応する複数の誤り検出・
訂正系のデータ入出力線群の各入出力線との１対１の対
応関係を、プログラム素子を有するデータ入出力線アド
レス変換手段によりプログラム可能としたものである。

〔作用〕

この発明においては、メモリセルアレイブロックのデー
タ入出力線と誤り検出・訂正系のデータ入出力線との１
対１の対応関係をプログラム可能とすることにより、チ
ップ製造時に不良ビットは不良のまま残して異なる誤り
検出・訂正系の相互間でデータ入出力線を交換してＥＣ
Ｃコード語の構成を変更し°、変更前に救済不能であっ
た不良パターンを救済可能な・パターンに再構成するこ
とができ、装置の歩留りを向上させることができる。

〔実施例〕

第１図に、本発明の一実施例による半導体記憶装置の構
成図を示す。この装置では、ＥＣＣ回路系が２組あり、
ＥＣＣ回路系＃１についてはＤＢＯ〜、。

ＣＢ０〜．からなるＥＣＣコード語の単位でＥＣＣ操作
が行なわれ、Ｆ、ＣＣ回路系＃２についてはＤＢ。、〜
７．。

ＣＢ、・〜３・からなるＥＣＣコード語の単位でＥＣＣ
操作が行なわれる。データ入出力アドレス変換系は、メ
モリセルアレイへのデータ入出力のためのデータ入出力
線群１１０．（０）〜Ｉ１０＋（１１）　、Ｉ１０□（
０）〜Ｉ１０□（１１）と、ＥＣＣ回路系に対するデー
タ入出力線群Ｉ１０’　ｌ　（０）〜Ｉ１０’　＋　（
１１）　、　Ｉ１０’　２　（０）〜Ｉ１０’２（１１
）とを、何らかの形で１対１に対応させる。

このような装置の一般的動作を第２図に示す。

（ａ）に示すように、あるアドレスＡｄ、に対する２組
のＥＣＣコード語（ＤＢｏ〜７　、　ＣＢ（１〜３と、
ＤＢｏ・〜、・。

ＣＢ、・〜、・からなる２組のデータ群）のいずれか−
方（この場合はＥＣＣ系＃１に対応する方）の１２ビツ
ト中に不良ビットが２ビツト含まれる場合、これは５Ｅ
Ｃ−ＤＥＤ符号では誤り訂正不能であり、ＦＣＣ操作を
行なっても不良が残るが、これと並列に入出力される他
方のＥＣＣコード語（ＤＢ、・〜、・。

ＣＢ、・〜１．）が全て良品ビットである場合には、偽
）に示すように、例えばＤＢ、とＤＢ２・とを入れ換え
ると、２組のＥＣＣコード語に含まれる不良ビットが両
方１ビツトとなり、各々５ＥＣ−ＤＥＤ符号により訂正
可能となり、不良救済が可能となる。

このように、各データの所属するＥＣＣコード語を変更
可能にしておくと、不良ピントの位置によりこの変更を
行なえば、誤り訂正不能であったデータを誤り訂正可能
にし、これにより実質的に不良救済を行なうことが可能
である。

このような変更操作が可能なデータ入出力アドレス変換
系の例を、第３図に示す。上記のような変換操作を行な
うには、具体的にはｌ１０１（０）〜Ｉ１０＋（１１）
、　　ｌ１０ｔ（０）〜Ｉ１０！（１１）のうち、ｌ１
０１（２）。

Ｉ１０□（２）以外は、各々、 ｌ１０ｆ（１）＝　　Ｉ１０’＋（１）、　　Ｉ１０□
（１）　＝　　Ｉ１０’　ｚ（１）（ｉ＝０．　１．　
３．　　・・・　・・・１１）とし、Ｉ　／　Ｏ＋　（
２）　、　Ｉ　／　Ｏ！　（２）については、１１０＋
（２）＝　　Ｉ１０□（２）、Ｉ１０□（２）日　Ｉ１
０’＋（２１となるようにすればよく、例えば第３図に
示す回路がｉ＝０〜１１の１２組各々設けられている場
合、ヒユーズリンクＬを切断しない場合にはノードＮ。

は１Ｌ″レベル、ノードＮ２は“Ｈ″レベルあるので、
ｌ１０ｆ（１）＝　Ｉ１０’＋（１）、　ｌ１０ｔ（１
）＝　Ｉ１０’！（１）　（ｉ＝Ｏ〜１１）であるが、
あるヒユーズリンクＬをレーザ溶断法等で切断すると、 ｌ１０ｆ（１）−１１０°ｚ（１）、　Ｉ１０□＋ｌｌ
＝　Ｉｌｏｏ、（１）となり、対応するデータ線の対応
関係がある１組のデータ線について入れ換わる。これに
より、上記の変更操作が達成される。

このようなデータ入出力線アドレス変換系が、複数のデ
ータ入出力線の各々に対して備えられており、チップ製
造時に、チップ毎に不良の状Ｂ（数及びアドレス位Ｗ）
から、ヒユーズリンクを１個或いは複数個切断すること
により、不良を救済できる。

このような変換を行なうと、全てのアドレス位置につい
て（上記の例ではアドレスＡｄｌ以外のアドレスに対し
ても全て）、データ入出力線の対応関係が変更されるが
、実際には各アドレスに対応するＥＣＣコード語に対し
て、あるアドレス（Ａａ　、　）に２ビツトの不良を含
むのみで他は全ビット良品である場合が多く、従っであ
るアドレス（Ａｄｌ）に関するアドレス変換（Ｉ１０’
＋（２１ＨＩ１０°２　（２１）の操作と共に、他のア
ドレス位置についても同時にアドレス変換が行なわれて
も差しつかえないことが多い。

次に、このような同時変換について、アドレスにより変
換の有無についての自由度を増す実施例を示す。

第４図に、本発明の第２の実施例によるアドレス変換系
の回路図を示す。図中、Ａｏ、Ａ−はメモリセルアレイ
のアクセスのために入力されるアドレス信号のうちの１
つ及びこの反転信号であり、例えば、各アドレスのうち
のＡＯ＝Ｏの場合のみヒユーズリンクＬ、及びＬ２＋を
切断することにより、メモリセルアレイのうち、Ａ０＝
０に対応するアドレス（トータルのうちの半数）に対し
ては上記のような変換が行なわれ、Ａｌ１−１に対応す
るアドレス（トータルのうちの残り半ｖｌ）に対しては
変換が行なわれない。このように、アドレス信号により
データ線アドレス変換の有無を分けることが可能であり
、これを複数ビットのアドレスに拡張することは容易で
ある。

このようにミ非常に簡単な手段によりメモリセルアレイ
のデータ列とＥＣＣ回路系のデータ列との対応を変更可
能にすることにより、不良ビットの見かけ上のビット位
置を入れ換え、これにより不良救済できる不良パターン
の範囲を広げることができる。

なお、上記実施例ではＥＣＣ回路系が２組の場合につい
て示したが、本発明は３組以上の場合についても同様に
適用可能である。また、このＥＣＣ回路系はオンチップ
に存在する場合であっても、チップ外に存在する場合で
あってもよい。さらに、ＥＣＣコードの種類及び訂正能
力についても上記実施例の場合に限定されない。

また、上記実施例ではプログラム素子としてレーザによ
り溶断するヒユーズリンクを用いる場合を示したが、こ
れはＥＰＲＯＭ素子、レジスタ、・電気的スイッチ等、
他の素子であってもよい。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれば
、複数のメモリセルアレイブロックのデータ入出力線群
の各入出力線と、このメモリセルアレイブロックに対応
する複数の誤り検出・訂正系のデータ入出力線群の各入
出力線との１対１の対応関係を、プログラム素子を有す
るデータ入出力線アドレス変換手段によりプログラム可
能としたので、不良救済できる範囲を広げ、歩留りを向
上することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は本発明の一実施例による半導体記憶装
置の動作を説明するための図、第３図は本発明の一実施
例によるアドレス変換の回路図、第４図は本発明の他の
実施例によるアドレス変換の回路図、第５図は従来の誤
り・検出訂正系を示す構成図、第６図、第７図はそれぞ
れ従来の半導体記憶装置の動作を説明するための図、第
８図は従来の半導体記憶装置を示す構成図、　　５０Ｂ
・・・データビット、ＣＢ・・・チエツクビット、Ｉｌ
ｏ・・・データ入出力線、Ｌ・・・ヒユーズリンク。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリセルアレイブロックとこれに対応す
   る複数の誤り検出・訂正系と、 上記複数のメモリセルアレイブロック及び誤り検出・訂
   正系のそれぞれに対応する複数組のデータ入出力線群と
   、 上記メモリセルアレイブロックのデータ入出力線群の各
   入出力線と、上記誤り検出・訂正系のデータ入出力線群
   の各入出力線との１対１の対応関係をプログラム可能と
   するプログラム素子を有するデータ入出力線アドレス変
   換手段とを備えた半導体記憶装置。
2. （２）上記プログラム素子は、メモリセルのアクセスの
   ためのアドレス信号に応じて上記データ入出力線の対応
   関係を切り換えるようプログラム可能なものであること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。