JPS5982695A

JPS5982695A - 半導体記憶素子

Info

Publication number: JPS5982695A
Application number: JP57192822A
Authority: JP
Inventors: Takashi Tabei; 田部井　隆
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-11-02
Filing date: 1982-11-02
Publication date: 1984-05-12
Also published as: JPH0585988B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体記憶素子に関する。

〔従来技術〕

第１図は、従来の半導体記憶素子の一例である半導体ダ
イナミックｒｌＡＭ素子を示す概略ブロック図である。

同図において、１はメモリセルアレイであり、メモリセ
ル（例えば１のＭＯＳ）ランジスタとキヤバンクから成
る回路）をＮ行×Ｍ列のマトリクス状に配列してなる。

２は行デコーダであり、メモリセルアレイ１０行選択を
行う。３はセンスアンプ部であり、メモリセル１の各列
に対応したＭ個のセンスアンプから成る。４け列デコー
ダであり、センスアンプ部３内のセンスアンプの選択（
列選択）を行う。５はアドレスノくソファであり、アド
レスピンＡ。−Ａ８と行、列データ２，４とのインタフ
ェースをとる。例えば、ＴＴＬレベルで入力されるアド
レス信号をＭＯＳレベルの信号に変換する働きをする。

６は内部バス８に読み出されるデータをラッチし、ＴＴ
Ｌレベル信号に変換してデータ出力ピンＤ。叶へ出力す
る出力ラッチである。７は人かラッチで、データ入力ピ
ンＤｉｎにＴＴＬレベル信号として入力されるデータを
ラッチし、それをＭ　□　Ｓｌ／ベル信号に変換して内
部バス８に乗せる。９はタイミング発生回路であり、Ｒ
ＡＳ（行アドレスストローブ）、ＣＡＳ　（列アドレス
ストローブ）、ＷＥ（書込みイネーブル）の各クロック
ピンの状態にしたがって、アドレス・デコード、読み／
ｍＦきストローブ、入出力データのゲート吟のための種
々のタイミング信号を前記の１〜７の各部へ供給する。

なお、前記行デコーダ２は行アドレスワード（ここでは
８ピツトとする）をラッチするためのラッチ回路を内蔵
し、また列デコーダ４は列アドレスワード（ここでは１
０ビツトとする）をラッチするためのラッチ回路を内蔵
している。

次に動作について簡単に説明する。

読出しサイクルでは、クロックビンＲＡＳが立ち下がる
と、アドレスピ／Ａｏ−Ａｇ上のアドレス信号のうち、
下位８位ピッ）　（Ａｏ−Ａ、　、）が行アドレスワー
ドとして行デコーダ２内のラッチ回路にラッチされ、最
上位の１ビツト（Ａ８）が列アドレスワードの最上位ビ
ットとして列デコーダ４内の１つのラッチ回路にラッチ
される。行デコーダ２はラッチした行アドレスワードを
デコードし、メモリセルアレイ１の１つの行を選択する
。選択され打上のＭ　（１，０２４）個のメモリセルの
記憶データは、対応ビット線を通じてセンスアンプ部３
内の対応の各センスアンプにょっ゛（センスされる。

そ°の後、りｐツクピンＣＡＳが立ち下がると、アドレ
スビンＡ。−Ａ８にセットアツプされたアドレス信号が
列アドレスワードの下位９ビツトとして、列デコーダ４
内のラッチ回路に２ツチされる。

これで、　１０ビツトの列アドレスワードが列デコーダ
４にラッチ済みとなる。列デコーダ４はラッチした列ア
ドレスワードをデコードし、センスアンプ部３の１つの
センスアンプを選択しく列選択）し、そのセンスアンプ
よりセンスデータな内部バス８へ出力させる。内部バス
８上のデータは出力ラッチ６にラッチされ、読出しデー
タとしてデータ出力ビン６に出る。

昇込みサイクルの場合は、クロックビンπＷ不の立ち下
がりにより行アドレスワードと列アドレスワードの最上
位１ビツトが行デコーダ２と列テコーダ４・にラッチさ
れ、行ｉ１３択が行われる。ついで、クロックピンＷＥ
が立ち下がり、データ入力ピンＤｉｎより入力される書
込みデータが入力ラッチ７にラッチされ、内部バス８に
来せられる。クロックビンＷ　Ｅが立ち上がらないうち
にクロックビンＣτ陀か立ち下がり、アドレスビンＡ。

−Ｎ８上の列アドレスワードの下位９ビツトが列デコー
ダ４にラッチされる。列デコーダ４・はラッチした列ア
ドレスワードをデコードし、センスアンプ部８０１つの
センスアンプを選択する。この選択されたセンスアンプ
は、それに接続されたピッ）　ＮｈＪを内部バス８上の
書込みデータにしたかって駆動する。これにより、同ビ
ット線上のＮ個のメモリセルの中、行デコーダ２で選択
されている１つのメモリセルに書込みが行われる。

通常、これ以外にも独々の動作サイクルがあるが、説明
は省略する。

上側のように、半導体記憶素子は１回のアクセスで読み
書きできるデータは１ビツト、または数ビット（せいぜ
い４ピツトか８ビツト）である。

そこで、このような半導体記憶素子を用いて記憶装置を
構成する場合には、通常、多数の半導体記憶素子でプレ
イを組み、同プレイ上の複数の半導体記憶素子を同時に
アクセスすることにより、１６ビツト、８２ビツト、（
ロ）ビット等のより広い幅を持つデータを１度に読み臀
きする。しかし、このようにしても、１回のアクセスで
読み書きできるデータは、全記憶データに比較して極め
て限られたものとなる。

また前記の例のように、従来の半導体記憶素子はそれ自
体にはデータ検索の機能はないため、それを用いて構成
した記憶装置もデータ検索機能は１、Ｃかった。

したがって、データベースマシン等では、データを検索
する場合、記憶装置からある幅でデータを１１１暇に読
み出し、それを演算装置を用いて比１Ｎデータと比較す
る方法をとらざるを得なかった。この、ため、大、薪の
データについて検索するには、記憶装置を非常に多数回
アクセスする必要があり、検索処理に長時間を要すると
いう問題があった。

〔発明の目的〕

本発明の目的は、記憶データの検索を容易にした半導体
記憶素子を提供することを目的とする。

本発明のもう１つの目的は、データベースマシン等の記
憶装置用の記憶素子として最適な半導体記憶素子を４ノ
シ供するにある。

〔発明の概架〕

本発明によれば、データの６１２憶、読出しおよび書込
みの機能だけでなく１．データ検索のための機能も半導
体記憶素子に組み込まれる。このデータ検案機能のため
の要素として、少７．Ｃくとも、比較データを外部ピン
から取り込んで保持する回路手段と、メモリセルから読
出したデータと上記の比較データとを比較し、比軟結果
を外部へ出力する回路手段とが付加される。

このようなデータ検索機能を内蔵した半導体記憶素子を
用いて記憶装胤を組むと、後述するように、データ検索
を極めて短時間で実行することができる。

〔発明の実尻４例〕第２図は、本Ａ明の一実施例である半導体ダイナミック
ＲＡ　Ｍ　Ｘ子を示す概略ブロック図である。

符号１〜９、Ａｏ−Ａ、、、Ｒτ不、ＣＩ’ＡＳ、ＷＥ
、Ｄｉｎ　ｓ　Ｄｏｕｔは第１図の同符号の部分と同一
である。ただし、センスアンプ部８は、後述ずろような
ゲートが追加されてい４）。

本素子には、データ検索機能のために、比較データラッ
チ部１０　、マスクデークラッチ部１１．マスク論理部
】２、コンパレータ１３、検索制御部１４を新たに備え
る。また新しい外部ビンとして、検索モード指定用のモ
ードビンＭ　ＯＩ）　Ｅを備える。本素子は外部ビンの
本数を極力減らすために、後述のよう姥比戟デークとマ
スクデータの入力をデータ入力ビンＤｉｎから行うよう
にし、また、比較結果をテーク出力ビンＤ　　より出力
するようにしてｕｔいる。

符号１０〜１２．１４の各部の詳細を第８図によって説
明する。

２ｏ〜８Ｍ、＆−１士ンスアンプ部８内σ片ヒンスアン
プでｋ）す、それぞれの回路構成およびメモリセルアレ
イ１との接続は第１図の従来例の場合と同一でｋ）る。

比較テークラッチ部１０は、Ｍ（Ｈｑのラッチ１０ｏ〜
”Ａｄ−１から成り、これらラッチはメモリセルアレ・
イ１の各列に１対１に対応伺り゛られている。

１１６〜１石−１はマスクデークラッチ部１１を構成す
るランチでＡ５す、メモリセルアレイ１の各列に１対１
に対応付けられている。前記のラッチ１０８〜１０Ｍ、
、１１ｏ〜１′ＸＭ、のそれぞれには、列デコーダ４の
出力線４゜−匂−１の中の対応する１本が接続されてい
る。センスアンプ３゜〜８Ｍ−１の選択（列選択）は、
通常のＩｔ　Ａ　Ｍモードでは従来と同様に列デコーダ
４によって行うが、後述の検索モードでは列選択を抑止
する必要がある。そこで列デコーダ４の出力線４ｔｏ〜
４Ｍ−１は、モードビンＭＯＤ　Ｅで制御されるアンド
ゲート１５ｏ〜’Ｍａ−ｒを通じ又センスアンプ８゜〜
８Ｍ−１へ接続するようになっている。この点だ（Ｊｏ
が、従来例のセンスアンプ部と異な。。

検索制御部１４は２つのグー）１４Ａ、１４Ｂから成る
。グー）　１４　ａの入力にはメモリセルアレイ１のす
０行に対応する行デコーダ２の出力線か、クロックビン
ＷＥ、；ｉ６よびモードビン八Ｉ　ＯＤ　Ｅがノ妾続さ
れ、これら３つの入力が１べて低レベルになった時に同
ゲー）１４Ａはその出力線１４　ａを筒レベルにする。

この出力線１４Ａはマスデータをラッチするためのラッ
チ１１ｏ〜１１Ｍ−１に接続される。ゲート１４Ｂの入
力にはメモリ七ルアｌ／イ１のす１行に対応の行デコー
ダ２の出力線２０、クロックビアＷＥ、およびモードビ
ンＭ　ＯＤ　Ｅが接続され、これら８人力が同時に低レ
ベルにな・−１と出力ｔ〜１４Ｂが高レベルになる。こ
の出力線１４　ｂは比較データをラッチするためのラッ
チ１０ｏ＝１％−ｉに接続される。

マスク論理１２は、Ｍ対のアンドゲート、つまり、１２
Ａｏと１２　ｎｏ、　１２　Ａ、と１２Ｂ１、曲・、１
２人Ｍ−１と１２ＢＭ−１のアンドゲートの対から成る
。メモリセルアレイ１のす０列に対応するアンドゲート
１２Ａｏ１１２Ｂｏには、ラッチ１０ｏの出力線、セン
スアンプ３゜の出力朦とラッチ１１ｏの出力線との゛Ｉ
アンドとる。各アンドゲートＪ２Ａｏ１１２Ｂｏの出力
線はコンパレータ１３の逸、７８人力にＪフ〔続される
。同様に、４Ｍ−１列に対応するアンドゲート１２ＡＭ
−１，１２１３，、はラッチ１０Ｍ−１の出力線、セン
スアンプ３Ｍ−１の出力線とラッチ月７−１の出力線と
のアンドをどる。アンドゲート１２　Ａ、　、　、１２
１３Ｍ−１の出力線はコンパレータ１３のＸ１４１　’
　ＹＭ　Ｉ入力に接続される。ブー、ｔｄ１アンドゲー
ト１２　Ｂ　　〜１２Ｉ３Ｍ、に接続されるセンスアン
プ８゜−８Ｍ−１の出力線には、列デコーダ４の出力線
４゜−４，□１でゲートされる前のセンステータが現わ
れる（内部バス８へは、センスアンプ８゜〜８Ｍ−１の
センスデータは列デコーダ出力線でゲートされてから送
出さＡＩる）。

コンパレータ１３の出力線１３　　は、モードビンＭＯ
１）　Ｅ　７Ｊ”ｉ：ｌレベルの時（通常のＲＡ　Ｍモ
ード時）はフローティング状態である。モードビンＭ　
ＯＩ）　Ｅカ低し／−＜ルの時（検索モード時）、クロ
ックビンｍが低レベルになると比較結果が出力線１３ａ
に出力される。

第４図は、コンパレータ１３の詳細図であり、メモリセ
ルアレイ１０列数が１０２４　（＝　Ｉ　Ｋ　）の場合
について示しである。

１３ｏ〜１３□１は８ビツト同志の一致比較を調べる一
致比較回路である。いずれも同一構成であるので、一致
比較回路１３ｏの回路構成だけを代表させて示しである
。アンドゲート５４の出力は、３ステートゲート郭に入
力される。この３ステートゲート５５番よ、モートビｙ
ＭＯＤＥが低レベルでクロックピンＣＡｓが高レベルの
時のみアクティ・ブとなり、アンドケート５４の出力レ
ベルを出力線１３ａに出す。モードビンＭ０１１が高レ
ベルの時、またはクロックピンＣＡＳが低レベルの時は
、この３ステートメゲート５５の出・力はフローティン
グ状態となる。

なお、比較結果の出力用ピンを別に設けるならば、コン
パレータ１３の出力をそのピンに直接続〜為でもよい。

また、この例では一致比較をｔテうようになっているが
、ｘ＞ｙ、ｘ＜ｙなどの太／Ｊ％比較をも行うようにコ
ンノくレータ１３を構成してもよ℃・。

また、モードピンＭＯＤＥを設ける代りに、ラッチを追
加し、クロックピンｒτＳ、ＣＡＳ、”Ｗ毛の状態の組
合せによってこのラッチの状態を設定するようにし、こ
のラッチの出力をモードビンＭ　０１）　Ｅとみなして
利用することも可能である。

次に、本実施例の半導体ダイナミックＲＡ　Ｍ素子の動
作を説明する。

モードビンＭＯＤＥを畠レベルにした場合は、アンドゲ
ート】５ｏ〜１５Ｍ−１は開いた状態となり、列デコー
ダ４の出力線４゜−４Ｍ−１のレベルはそのままセンス
アンプ８゜〜８Ｍ−１に入力し、列選択が可能となる。

また、コンパレータ１３の出力＝　１３ａはフローティ
ング状態となる。したがって、従来と同様のＲＡＭモー
ドで動作し、読出しサイクルで記憶データの読出し、書
込みサイクルでデータの薔込みを１ピット単位で行うこ
とができる。

モートビア　Ｍ　ＯＤ　Ｅを低レベルにすると横系モー
ドになり、書込みサイクルで比較データやマスクデータ
の書込み、読出しサイクルで記憶データの検索を実行で
きる。以下、検索モードにおける書込みサイクルと読出
しサイクルの動作について詳述する。尚、タイミング発
生回路９の動作はＲＡＭモード時と同じである。

菱込点ｌΔ−ｐ）ｖメモリセルアレイ１のす０行、およびす０列を指定する
アドレス信号をアドレスピンＡＱ　”””　八８にセッ
トアツプし、クロックピンＲＡＳを立ち下げると、行ア
ドレスワード（Ａｏ−Ａ７）が行デコーダ２内のラッチ
にラッチされ１、行デａ−ダ２の◆０行対応の出力巌四
が低レベルになる。また、列アドレスワードの最上位ピ
ッ）（Ａ８）が列デコーダ４内のラッチにラッチされる
。

＋０列に対するマスクデータ（１ビツト）をデータ入力
ピンＤｉｎにセットアツプしてから、クロックピンＷ１
を立ち下げると、そのマスクデータが入力ラッチ７でラ
ッチされ内部バス８に乗せられる。アドレスピンＡ。−
Ａ８にす０列を指定するアドレス信号をセットアツプし
てクロツクピｙでに１を立ち下げ、列デコーダ４内のラ
ッチに列アドレスワードの下位９ビツトをラッチさせる
。これで１０ビツトの列アドレスワード（ここでは＋０
列を４Ｂ７足している）の業体がラッチされ、列デコー
ダ４は出力線４０に高レベル？出力する。この時、ゲー
）１４Ａの出力線１４ａは高レベルであるから、＋０列
に対応のマスクデータラッチ用のラッチ１１ｏに内部バ
ス８上のデータがラッチされる。ン゛工お、この時点で
は、コンパレータ１３の出カフ　１３ａはフローティン
グ状態であり、内部バス８とは調理的に切り離されてい
る。また、アントゲ−１−１５８〜１５Ｍ−１は閉じた
状態であるから、センスアンプ８゜は選択されず内部バ
ス８とは切り１φされており、内部バス８上のデータに
よって対応のメモリセルの記憶データが１°き替えられ
ることは７よい。

このようにして、・１０列に対するマスクデータがラッ
チ１１ｏに薯き込まれる。

以下、列アドレスをハＩ１次要史し１よがら曽込みサイ
クルを実行することにより、＋１列〜すＭ−１列に対応
のマスクデータをラッチ１１．−１１Ｍ−、に訃き込む
ことができる。勿論、マスクデータの一部ビットを１１
き替えるのであれば、そのビットについてのみ曽込みを
行えばよい。

マスクデータの峠込みを終了すると、今度は行アドレス
の指定を＋１何に切り替えて同様のｉ「込みサイクルを
実行し、比較データの臀込みを行う。

この場合は、ゲー１１４Ｂの出方線１４ｂが篩レベルに
なるので、データ人力ビンＤｉｎ、人力ラッチ７を介し
て内部バス８に乗せられた比較データが、その時の列ア
ドレスワードで指疋されるラッチ１（）。

〜１０Ｍ−１の１つにＲき込まれる。列アドレスの指定
をす０列からすＭ−１列まで順次切り替えることにより
、ラッチ１０ｏ−１０Ｍ−１のすべてに比較データを畳
き込む。なお、この時も、コンパレータ１３とセンスア
ンプ８゜〜８Ｍ−１は内部バス８かも切り離される。ま
た、比較データの一部ビットだけ簀き許えるのであれば
、そのビットについてのみ痺込みを行うだけでよいこと
は勿論である。

読出しライフルアドレスピンＡ。〜Ａ７をセットアツプしてクロックピ
ンＲＡＳを立ち下げると、行デコーダ２は行アドレスワ
ードをラッチし、行選択を行う。メモリセルアレイ１の
選択された桁上のＭ個のメモリセルの口己１意データが
センスアンプ８ｏ〜８Ｍ−１でセンスされ、そのセンス
データがアンドゲート１２Ｂ。

〜１２Ｉ３Ｍ−１に入力する。このＭピットのセンスデ
ータは、ラツチェ１゜−１１Ｍ、の出力データ（マスク
ビット）とアンドをとられてコンパレータ１３のＹ。〜
ＹＭ−１人力に印加される。また、コンパレータ■３の
ＸＯ”’−ＸＭ−１人力には、ラッチ１０ｏ〜１０Ｍ−
１の出力データ（比・改データビット）とマスクビット
とのアンドがアンドゲート１２Ａｏ−１２ＡＭ、を通じ
てμし姶される。したかつて、Ｍビットのセンスデータ
の中、マスクビットか１′”のビットについてのみコン
パレータ１３で一致比較が行われる。

次に、クロックビンＣＡＳを立ら下げると、コンパレー
タ１３の出力線１３ａに・比較結・巻が出力され、これ
は内？’ｉｌ（バス８を介して出力ラッチ６にラッチさ
れ、データ出力ピンＤ。ｕｔに出力される。この時、列
デコーダ４の出力線４゜−４Ｍ−１はアントゲ−Ｈ５゜
〜１５Ｍ−１によってセンスアンプ８゜−８Ｍ−１から
切り離されており、いずれのセンスアンプによるセンス
データは内部バス８には出ない。また、ゲート１４Ａ、
ＭＪ３の出力Ｈ１４ａ、　１４ｂは常に低レベルである
から、ラッチ１．０ｏ−，１０Ｍ−、、ｌｌｏ−１１Ｍ
、の状態は不変である。したがって、クロックビンＣＡ
Ｓの立ち下げ時のアンドレスピンＡ。−Ａ８の状態は任
意でよい。

このように、検索モードの読出しサイクルでは、指定し
た行のＭ個のメモリセルの記憶データの中、マスクビッ
トを１″にしたビットについて比較データとの一致比較
が行われる。即ち本実施例の半導体ダイナミック１１　
Ａ　Ｍ素子は、素子自体にデータ検索の機目にを備えて
いる。このような素子を用いれば、データ検索を極めて
効率良く、短時間で行うことができる。これについて以
下に説明する。

半導体記憶素子を用いて記憶装置を構成する場合、一般
に、第５図に示ずように半導体記憶素子２００をｎ行×
ｍ列のマトリクスに配列して、ｎＸ、、、ｘＮｘＭビッ
トの容量のメモリアレイを組む。

枡洲、列数ｍを１ワードのビット数にあわせる。

例えば、１バイト当りパリティビットを１ビツト付加し
、１ワードを８バイトとすると、ｍ＝７２に選ぶ。ワー
ドの読み書きは、メモリアレイ中の１行を選択し、同行
上のｍ個の半導体記憶素子２００を同じ行アドレスと列
アドレスを指定して一勢にアクセスすることにより行う
。

従来のこのような記憶装置に記憶されているデータの検
索は、プロセッサ側で記憶データを１ワードずつ読み出
し、演算装置で比較データと比較することにより行って
いた。したがって、記憶装置をアクセスする回数が極め
て多く、データ検索に長い時間を必要としていた。

これに対し、前記実施例のような本発明の半導体記憶素
子でメモリアレイを組んだ場合、データ検索時間を大幅
に短縮できる。例えば、全半導体記憶素子２００に比較
２データとマスクデータを予め書き込む。この書込みは
、全半導体記憶素子２００に対し、同一の行アドレスと
列アドレスを指定しながら検索モードの書込みサイクル
で一勢に行うことができるので、短時間で実行できる。

その後、全半導体記憶素子について、同一の行アドレス
を指定して検索モードの読出しサイクルを行わせること
により、１回のアクセスでｒｔ’ＸＭワードのデータ検
索を実行でき、Ｎ回のアクセスで全ワードについてのデ
ータ検索を実行できる。従来はｎＸＮＸＭ回のアクセス
が必要であったから、データ検索時間を約（ｎ　ｘ　Ｍ
　）分の１に短縮できる。一般にｎＸＭはｌｏ３〜１０
’のオーダであるから、データ検索時間の短縮効果は著
しい。

このように、本発明による半導体記憶素子は、データベ
ースマシン用の記憶装置に用いるのに最適である。

なお、本発明はスタティク型のメモリセルを用いた半導
体スタティックＲＡＭ素子にも同様に適用できる。市だ
、１回のアクセスで複数ビットのデータを読み書きする
素子にも同様に本発明をｊｐ４用することができる。さ
らに、素子の具体的な回路構成は前記実施例の構成のみ
に限定されるものではなく、適宜変更が許される。

〔発明の効果〕

本発明の半導体記憶素子は前述のようにデータ検索機能
を内蔵しており、データ検索を素子内で高速に行うこと
が可能であり、データベースマシン用の記憶装置等を構
成するための記憶素子として最適である。

【図面の簡単な説明】

第１図は従来の半導体ダイナミックＲＡＭ１子の概略ブ
ロック図、第２図は本発明に係る半導体ダイナミックＲ
ＡＭ素子の概略ブロック図、第３図は第２図中のセンス
アンプ部、比較データラッチ部、マスクデークラッチ部
、マスク論理部および検索制御部の詳細構成図、第４図
は第２図中のコンパレータの詳細構成図、第５図はメモ
リアレイの説明図である。ｌ・・・メモリセルアレイ、　　２・・・行デコーダ、
３・・・センスアンプ部、３６〜３．Ａ、・・・センス
アンプ、　　４・・・列デコーダ、　　５・・・アドレ
スバッファ、　　６・・・出力ラッチ、　　７・・・入
力ラッチ、８・・・内部バス、　　９・・・タイミング
発生回路、ｌＯ・・・比較データラッチ部、１ｑ）〜１
０Ｍ、・・・ラッチ、１１・・・マスクデークラッチ部
、１１ｏ〜１１Ｍ−１・・・ラッチ、１シ：・・・マス
クＮＭ　１ｌｔｌ　、　　１３・・・コンパレータ、１
４・・・検索料０１１１部、　Ａｏ〜Ａ８・・・アドレ
スビン、Ｄ、、、・・・データ入力ビン、Ｄｏｕｔ・・
データ出力ピンＭＯし）ト〕・・・モードビン。代′！３ｖ人　升埋士　鈴　木　　　誠＝６８５

Claims

【特許請求の範囲】＋ｌ）　　多数のメモリセルからなるメモリセル群を有
し、通常のランダムアクセスメモリ（ＲＡＭ）として動
作する構成をとる半導体記憶素子において、通常のＲＡ
Ｍとして動作する構成の他に、外部より入力される比較
データを保持するラッチ回路と、前記メモリセルから読
み出されたデータと前記ラッチ回路の比較データとを比
較する比較回路と、該比較すべきビット位置を指定する
マスクラッチ回路とを設け、モード切替えによりこれら
回路の機能を有効あるいは無効とすることを特徴とする
半導体記憶素子。（２）通常の書込みデータと比較データを同一の外部ピ
ンより入力するようにしたことを特徴とする特許請求の
範囲第１項記載の半導体記憶素子。（３）通常の書込みデータ、比較データおよびマスクデ
ータを同一の外部ピンより入力するようにしたことを特
徴とする特許請求の範囲第１項記載の半導体記憶素子。（４）通常の読出しデータと比較結果を同一の外部ピン
より出力するようにしたことを特徴とする特許請求の範
囲第１項または第２項記載の半導体記憶素子。（５）　　メモリセルをＮ行ｘＭ列のマトリクス状に配
列して成るメモリセルアレイと、アドレスピンから入力
される行アドレス情報をデコードして前記メモリセルア
レイの１つの行を選択する行デコーダと、アドレスピン
から入力される列アドレス情報をデコードして前記メモ
リセルアレイの１つの列を選択する列デコーダと、前記
メモリセルアレイの各列に対応付けられたＭ個のセンス
アンプと、内部バスと、この内部バスとデータ入力ピン
およびデータ出力ピンとのインタフェースをとる回路手
段と、クロックピンの状態にしたがって読出しサイクル
または書込みサイクルに必要なタイミング信号を前記の
行デコーダ、列デコーダ、センスアンプ、および回路手
段に供給するタイミング発主回路とを有し、読出しサイ
クル時には、前記メモリセルアレイの前記行デコーダで
選択された桁上のＭ個のメモリセルの記憶データを前記
各センスアンプでセンスし、前記列デコーダで選択され
た列に対応の前記センスアンプよりそれがセンスしたデ
ータを前記内部バスに出力し、この内部バス上のデータ
を前記回路手段を通じてデータ出力ピンへ出力し、書込
みサイクル時には、前記データ入力ピンより入力された
データを前記回路手段により前記内部バスへ乗せ、前記
メモリセルアレイの前記行デコーダで選択された桁上の
前記列デコーダで選択された列上の１つのメモリセルに
、同列に対応の前記センスアンプにより前記内部バス上
のデータを書き込むようにした半導体記憶素子において
、前記メモリセルアレイの各列にそれぞれ対応付けられ
たＭ個の第１のラッチおよびＭ個の第２のラッチと、マ
スク論理と、コンパレータと、モードピンと、検索制御
回路とを備え、前記モードピンに検索モードが指定され
ている期間の書込みサイクルにおいて、前記行デコーダ
により第１の特定行が選択された場合には、前記検索制
御回路は前記列デコーダにより選択された列に対応の前
記第１のラッチに前記内部バス上のデータをラッチさせ
、前記行デコーダにより第２の特定行が選択された場合
には、前記検索制御回路は前記列デコーダにより選択さ
れた列に対応の前記第２のラッチに前記内部バス上のデ
ータをラッチさせ、前記モードピンに検索モードが指定
されている期間の読出しサイクルにおいて、前記各セン
スアンプによりセンスされたデータ（センスデータ）お
よび前記第２の各ラッチのラッチしているデータに、対
応する前記第１の各ラッチのラッチしているデータによ
るマスク処理を前記マスク論理で施し、このマスク処理
後の同一列のビット同士の一致比較を前記コンパレータ
で行い、この一致比較の結果を前記内部バスに乗せるよ
うにし、前記検索モードの指定期間においては、前記セ
ンスアンプによるセンスデータの前記バスへの出力、お
よび前記内部バス上のデータの前記メモリセルアレイ上
のメモリセルへの書込みをそれぞれ抑止するようにした
ことを特徴とする半導体記憶素子。