JPS60117495A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS60117495A JPS60117495A JP22481983A JP22481983A JPS60117495A JP S60117495 A JPS60117495 A JP S60117495A JP 22481983 A JP22481983 A JP 22481983A JP 22481983 A JP22481983 A JP 22481983A JP S60117495 A JPS60117495 A JP S60117495A
- Authority
- JP
- Japan
- Prior art keywords
- line
- cam
- word
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置に関し、特に連想プロセッ
サに関する。
サに関する。
近年の情報処理技術の進歩はめざましく、従来汎用コン
ピュータを用い、ソフトウェアで実現されていたデータ
ベース技術が専用のハードウェアを用いて実現されよう
としている。
ピュータを用い、ソフトウェアで実現されていたデータ
ベース技術が専用のハードウェアを用いて実現されよう
としている。
以後の説明では、専用のハードウェアを用いて実現され
たデータベース技術ン等を、総称して連想プロセッサと
称する。
たデータベース技術ン等を、総称して連想プロセッサと
称する。
連想プロセッサにおいては、高速な探索機構が必要とな
るために、メモリ装置に、探索機能を持たせることが要
求されている。この探索機能をもったメモリは内容番地
性はメモリ（以後ＣＡＭと称する）と呼ばれる。
るために、メモリ装置に、探索機能を持たせることが要
求されている。この探索機能をもったメモリは内容番地
性はメモリ（以後ＣＡＭと称する）と呼ばれる。
以下図面音用いて説明する。
第１図に示すようにＣＡＭはメモリセルアレイ１、探索
すべきデータを蓄える探索データレジスタ２（以後ＳＡ
Ｒと称する）、このＳＡＲの内容の一部をマスクして、
データの一部の情報でもって、探索するためのマスクレ
ジスタ３（以後ＭＲと称する）、一致したかどうかの情
報を蓄える応答レジスタ４（以後ＲＲと称する）、一致
したものが複数個ある場合に、それらを順番によび出す
ための多重応答分解器５（以後ＭＭＲと称する）、外部
から番地を指定して書き込み読み出しをするためのアド
レスデコーダ６、ＭＭＲからの出力された番地信号を符
合化するためのアドレスエンコーダ７から構成される。
すべきデータを蓄える探索データレジスタ２（以後ＳＡ
Ｒと称する）、このＳＡＲの内容の一部をマスクして、
データの一部の情報でもって、探索するためのマスクレ
ジスタ３（以後ＭＲと称する）、一致したかどうかの情
報を蓄える応答レジスタ４（以後ＲＲと称する）、一致
したものが複数個ある場合に、それらを順番によび出す
ための多重応答分解器５（以後ＭＭＲと称する）、外部
から番地を指定して書き込み読み出しをするためのアド
レスデコーダ６、ＭＭＲからの出力された番地信号を符
合化するためのアドレスエンコーダ７から構成される。
ｍビット１語のＣＡＭの場合、ｉ（１≦ｉ≦ｎ）番地の
メモリ語の内容、探索データ、マスク語をそれぞれＳｉ
＝ （ｓｉ、ｍ 、 ｓｉ、ｍ−ｚ 、−・−、５ｉ
ｔ）。
メモリ語の内容、探索データ、マスク語をそれぞれＳｉ
＝ （ｓｉ、ｍ 、 ｓｉ、ｍ−ｚ 、−・−、５ｉ
ｔ）。
Ａ＝（ａｍ、 ａｍ−１、……、 ａｌ ） 、 Ｂ＝
＝（ｂｍ、ｂｍ−１゜・・・・・・、ｂｌ）とすると、
マスクされた（マスク語のビットが論理１１″ならばマ
スクされる。）ｊ番目（ｌ≦ｊ≦ｍ）のビットの一致、
不一致は、一致の場合ｍｉ、ｊ＝（ａｊ■Ｊｊ）＋Ｊ
、不一致の場合ｍｉ、ｊ ＝ （ａｊ ｅ８１ 、Ｊ
） ｂｉ （■、■はそれぞれ一致関数、および排他的
論理和を表す論理演算記号）で判定され、マスク語のビ
ットが論理″１０のところでは、８１．ｊに関係なくｍ
ｉ、ｊ＝１となって一致判定には無関係になる。
＝（ｂｍ、ｂｍ−１゜・・・・・・、ｂｌ）とすると、
マスクされた（マスク語のビットが論理１１″ならばマ
スクされる。）ｊ番目（ｌ≦ｊ≦ｍ）のビットの一致、
不一致は、一致の場合ｍｉ、ｊ＝（ａｊ■Ｊｊ）＋Ｊ
、不一致の場合ｍｉ、ｊ ＝ （ａｊ ｅ８１ 、Ｊ
） ｂｉ （■、■はそれぞれ一致関数、および排他的
論理和を表す論理演算記号）で判定され、マスク語のビ
ットが論理″１０のところでは、８１．ｊに関係なくｍ
ｉ、ｊ＝１となって一致判定には無関係になる。
従来のＣＡＭのメモリアレイ及びメモリセルをそれぞれ
第２図、第３図に示す。
第２図、第３図に示す。
第２図及び第３図において番地信号線Ａｉ（１≦Ｉ≦ｎ
）は書き込み制御線Ｗｉ、ＷｊＭＲの出方であるところ
の比較信号線ＣＪ 、 Ｃｊ比較した結果の応答信号線
Ｍｉによってマトリックスが構成されている。
）は書き込み制御線Ｗｉ、ＷｊＭＲの出方であるところ
の比較信号線ＣＪ 、 Ｃｊ比較した結果の応答信号線
Ｍｉによってマトリックスが構成されている。
第３図においてＮＡＮＤゲー？３１．３２は書き込み制
御回路でおり、ＮＡＮＤゲート３３．３４はデータを記
憶するための７リツグフロツプでｌ、ＮＡＮＤゲート３
５は番地信号による読出しのための出力回路であり、通
常のスタティックＲＡＭのメモリセルと同じ構成である
。ＮＡＮＤゲート３６３７がＣＡＭＫ％有のものでおり
、大刀とじてそれぞれＭＲ，の出力であるところの比較
信号線ｃｊ。
御回路でおり、ＮＡＮＤゲート３３．３４はデータを記
憶するための７リツグフロツプでｌ、ＮＡＮＤゲート３
５は番地信号による読出しのための出力回路であり、通
常のスタティックＲＡＭのメモリセルと同じ構成である
。ＮＡＮＤゲート３６３７がＣＡＭＫ％有のものでおり
、大刀とじてそれぞれＭＲ，の出力であるところの比較
信号線ｃｊ。
ｃｊ ＝ ａｊ ＠ｂｊと表される。なお、これらのゲ
ートの内３５，３６．３７は、結線ＡＮＤ機能をもたせ
るためのオープンコレクタタイプ０ＮＡＮＤゲートが用
いられる。前述の比較信号ｃｊ、ｃｊはすべての飴の中
の同一のビット位置（例えはｊ（＞≦ｊ≦ｍ）において
共通でおる。
ートの内３５，３６．３７は、結線ＡＮＤ機能をもたせ
るためのオープンコレクタタイプ０ＮＡＮＤゲートが用
いられる。前述の比較信号ｃｊ、ｃｊはすべての飴の中
の同一のビット位置（例えはｊ（＞≦ｊ≦ｍ）において
共通でおる。
論理１１”との一致を調べる時はＣｊ＝ｌ、ｃｊ＝Ｑと
すればよく、フリップフロップの出力（第３図８ｉｊ）
が１１”のときは第３図３６．３７ＯＮＡＮＤゲートの
出力はどちらも１０”にならないので（出力はオープン
）、Ｍｉ線は′ｌ″′となシ一致を表す。
すればよく、フリップフロップの出力（第３図８ｉｊ）
が１１”のときは第３図３６．３７ＯＮＡＮＤゲートの
出力はどちらも１０”にならないので（出力はオープン
）、Ｍｉ線は′ｌ″′となシ一致を表す。
逆にフリップフロップの出力（８１，ｊ）が５０”のと
きは、第３図のＮＡＮＤゲート３６の出力が１０”にな
シ、Ｍｉ線を１０”とし不一致を表わす。論理１０＠と
の一致を調べる場合もｃｊ＝０．ｃｊ＝１とすれば同様
に調べられる。
きは、第３図のＮＡＮＤゲート３６の出力が１０”にな
シ、Ｍｉ線を１０”とし不一致を表わす。論理１０＠と
の一致を調べる場合もｃｊ＝０．ｃｊ＝１とすれば同様
に調べられる。
ビットをマスクする場合はｃｊ＝ｃｊ ＝Ｑとすればよ
く、第３図のＮＡＮＤゲート３６．３７の出力は、フリ
ップフロップの出力８ｉ、Ｊとは無関係にオープンとな
るのでこのビットは常に一致を表すことになる。
く、第３図のＮＡＮＤゲート３６．３７の出力は、フリ
ップフロップの出力８ｉ、Ｊとは無関係にオープンとな
るのでこのビットは常に一致を表すことになる。
ここで、第２図において応答出力であるＭｉ（１≦Ｉ≦
ｎ）線はｉ番地の語の中のすべてのビットに共通である
ので、１番地の語の内容８１と探索データ人とがマスク
されていないすべてのビット５− に対して一致した時にＭｉ線は論理”ｌ″になシ第１図
のＲＲ４ｆｆｉセットする。一般に一致のとれる語は一
つとは限らずＲＲの中の複数個の７リツプフロツプがセ
ットされるので、複数の応答から一つだけ取り出すＭＭ
Ｒ（第１図の５）が必要である。
ｎ）線はｉ番地の語の中のすべてのビットに共通である
ので、１番地の語の内容８１と探索データ人とがマスク
されていないすべてのビット５− に対して一致した時にＭｉ線は論理”ｌ″になシ第１図
のＲＲ４ｆｆｉセットする。一般に一致のとれる語は一
つとは限らずＲＲの中の複数個の７リツプフロツプがセ
ットされるので、複数の応答から一つだけ取り出すＭＭ
Ｒ（第１図の５）が必要である。
ＭＭＲは、一致データを読み出す外部制御信号を受けて
、一致がとれたものがあれば、そのアドレスを出力し、
一致するものがなければ無いことを示す信号を出力する
。その後、ＣＡＭはＭＭＲ，からのアドレス信号を受け
てセル情報を第２図訂（ｌ≦ｊ≦ｍ）線に読み出す。
、一致がとれたものがあれば、そのアドレスを出力し、
一致するものがなければ無いことを示す信号を出力する
。その後、ＣＡＭはＭＭＲ，からのアドレス信号を受け
てセル情報を第２図訂（ｌ≦ｊ≦ｍ）線に読み出す。
上記のＣＡＭの構成においては各メモリセル毎に一致、
不一致を調べる比較回路が必要になるため、大容量のＣ
ＡＭの実用化は不可能でめった。
不一致を調べる比較回路が必要になるため、大容量のＣ
ＡＭの実用化は不可能でめった。
本発明の目的は従来実用化できなかった大容量のＣＡＭ
を提供することでおる。
を提供することでおる。
次に本発明を実施例を用いて説明する。
第４図は、本発明の一実施例のブロック図、第５図は、
本発明による比較回路を用いたメモリセ６− ル部１，１’、ｌ“、１″の回路図金示す。
本発明による比較回路を用いたメモリセ６− ル部１，１’、ｌ“、１″の回路図金示す。
第４図において第１図と対応する部分は同一の符号で示
す。
す。
第発明のＣＡＭはロウアドレスデコーダに接続され、Ｍ
ＭＲから出力されるインクリメント信号を受けて動作す
るロウアドレスカウンタ７′と、センスアンプに隣接し
て配置された比較回路（第５図の（５，５’）、（６，
６’） 、（７，７’）、（８，８’）を持つことを特
徴とする。
ＭＲから出力されるインクリメント信号を受けて動作す
るロウアドレスカウンタ７′と、センスアンプに隣接し
て配置された比較回路（第５図の（５，５’）、（６，
６’） 、（７，７’）、（８，８’）を持つことを特
徴とする。
以下本発明の詳細な説明する。ここでは説明を簡単にす
るため、４ビット×１６語のＣＡＭについて記述する。
るため、４ビット×１６語のＣＡＭについて記述する。
番地信号による読み出しの場合は、第４図のロウアドレ
スデコーダ８に番地信号が与えられ第５図ワード線ｗｉ
（ｏ≦ｌ≦３）が論理ｖｌ”になシ、それを受けてたと
えばトランジスタ９，１０，１１゜１２が開き、メモリ
セル１７，１８，１９．２０の情報がビット線Ｂｈ、Ｂ
ｈ（０≦ｈ≦３）に読み出され第５図のセンスアンプ５
１〜５４で増幅される。その後、カラムアドレスデコー
ダ６′の出力信号ＡＯ〜Ａ３によシ選択されるトランジ
スタ（たとえば１３．１３’が開き、データがＩ１０線
ＤｊｓＤｊに読み出される。
スデコーダ８に番地信号が与えられ第５図ワード線ｗｉ
（ｏ≦ｌ≦３）が論理ｖｌ”になシ、それを受けてたと
えばトランジスタ９，１０，１１゜１２が開き、メモリ
セル１７，１８，１９．２０の情報がビット線Ｂｈ、Ｂ
ｈ（０≦ｈ≦３）に読み出され第５図のセンスアンプ５
１〜５４で増幅される。その後、カラムアドレスデコー
ダ６′の出力信号ＡＯ〜Ａ３によシ選択されるトランジ
スタ（たとえば１３．１３’が開き、データがＩ１０線
ＤｊｓＤｊに読み出される。
書き込みの場合は、前記読み出しの場合と同様にしてワ
ード信号線によシ選択されたトランジスタ、たとえば９
．１０．１１．１２が開き、カラムアドレス信号により
選択されたトランジスタたとえば１３．１３’ を通し
てメモリセル１７に情報が書き込まれる。
ード信号線によシ選択されたトランジスタ、たとえば９
．１０．１１．１２が開き、カラムアドレス信号により
選択されたトランジスタたとえば１３．１３’ を通し
てメモリセル１７に情報が書き込まれる。
情報自答による読み出しの場合第４図のアドレスカウン
タ７′が動作し、最初にロウアドレスｗ００”が選択さ
れ、トラ／ジスタ９，１０，１１．１２が開き、各々の
ビット線にメモリセル１７，１８，１９ 。
タ７′が動作し、最初にロウアドレスｗ００”が選択さ
れ、トラ／ジスタ９，１０，１１．１２が開き、各々の
ビット線にメモリセル１７，１８，１９ 。
２０の情報が読み出され、センスアンプ５１〜５４によ
り増幅される。
り増幅される。
その後、情報比較線Ｃｊ、Ｃｊと情報の比較が行われ、
情報が一致している場合には第５図Ｍｋ（。
情報が一致している場合には第５図Ｍｋ（。
≦に≦３）＆！を論理＠ｌ”にし、不一致の場合にはＭ
ｋ（Ｑ≦に≦３）線を論理″ＩＯ″′にする。
ｋ（Ｑ≦に≦３）線を論理″ＩＯ″′にする。
上述の動作は同一のワード線上に配置されているすべて
のメモリセルについて同時に行われ、かつＭｋ線は一語
の中のすべてのビットに対し共通であるので、ｍビット
のうち一致していないビットが一つでも存在すればその
Ｍｋ線は論理ｕＯ”になる。このＭｋ線の出力は第４図
のＲＲ４にラッテされ、第４図のＭＭＲ，５に入れられ
る。ＭＭＲは比較情報とメモリ情報が一致したアドレス
信号又は一致したデータが無いことを示す信号を出力す
るのでもし一致したデータがある場合は、ＭＭＲから出
力されたアドレス信号によシ選択されたカラムスイッチ
トランジスタ（例えば第５図１４．１４’）を開き情報
がＩ１０線ＤＪ、ＤＪに読み出される。もし一致したデ
ータが無い場合は第４図のロウアドレスデコーダ８に接
続された第４図のアドレスカウンタ７′が動作し、つぎ
のワード線上のデータをビット線に読み出し再び比較を
行う。この動作はアドレスカウンタが最高位のアドレス
を出力するまで行われる。
のメモリセルについて同時に行われ、かつＭｋ線は一語
の中のすべてのビットに対し共通であるので、ｍビット
のうち一致していないビットが一つでも存在すればその
Ｍｋ線は論理ｕＯ”になる。このＭｋ線の出力は第４図
のＲＲ４にラッテされ、第４図のＭＭＲ，５に入れられ
る。ＭＭＲは比較情報とメモリ情報が一致したアドレス
信号又は一致したデータが無いことを示す信号を出力す
るのでもし一致したデータがある場合は、ＭＭＲから出
力されたアドレス信号によシ選択されたカラムスイッチ
トランジスタ（例えば第５図１４．１４’）を開き情報
がＩ１０線ＤＪ、ＤＪに読み出される。もし一致したデ
ータが無い場合は第４図のロウアドレスデコーダ８に接
続された第４図のアドレスカウンタ７′が動作し、つぎ
のワード線上のデータをビット線に読み出し再び比較を
行う。この動作はアドレスカウンタが最高位のアドレス
を出力するまで行われる。
以上、第４図、第５図に示す本発明の一実施例の動作に
ついて説明したように、従来のＣＡＭに９− 比べ比較回路がビット線一本に対し一個で済むため、大
容量のＣＡＭを構成する上で非常に有利である。
ついて説明したように、従来のＣＡＭに９− 比べ比較回路がビット線一本に対し一個で済むため、大
容量のＣＡＭを構成する上で非常に有利である。
第１図は、従来のＣＡＭのブロック図、第２図は従来の
ＣＡＭのメモリアレイの構成図、第３図は従来のメモリ
セルの構成図、第４図は本発明の一実施例のブロック図
、第５図は、第４図のメモリアレイ部の回路図である。 １・・・・・・メモリアレイ、２・・・・・・探索デー
タレジスタ。 １０−
ＣＡＭのメモリアレイの構成図、第３図は従来のメモリ
セルの構成図、第４図は本発明の一実施例のブロック図
、第５図は、第４図のメモリアレイ部の回路図である。 １・・・・・・メモリアレイ、２・・・・・・探索デー
タレジスタ。 １０−
Claims (2)
- （１）同一ビット線上に多数のメモリセルを配置したラ
ンダムアクセスメモリにおいて、センスアンプに隣接し
て、外部入力との比較回路を配置したことを特徴とする
半導体メモリ。 - （２）上記比較回路を用い、選択されたワード線上に配
置されたメモリセルに前もって書き込まれた情報の一部
分が外部入力情報の対応する部分と一致しているとき、
前記ワード線上に配置されたメモリセルの情報を読み出
す機能を有する特許請求の範囲第（１）項記載の半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22481983A JPS60117495A (ja) | 1983-11-29 | 1983-11-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22481983A JPS60117495A (ja) | 1983-11-29 | 1983-11-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117495A true JPS60117495A (ja) | 1985-06-24 |
Family
ID=16819691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22481983A Pending JPS60117495A (ja) | 1983-11-29 | 1983-11-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117495A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107597A (ja) * | 1984-10-29 | 1986-05-26 | テキサス インスツルメンツ インコーポレイテツド | ブロツク連想メモリ |
| US6121646A (en) * | 1995-03-17 | 2000-09-19 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP3125884B2 (ja) * | 1995-04-18 | 2001-01-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 内容アドレス記憶装置 |
| KR100366524B1 (ko) * | 1999-02-01 | 2002-12-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 연상 메모리의 아이들 워드의 검출 회로 및 검출 방법 |
-
1983
- 1983-11-29 JP JP22481983A patent/JPS60117495A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107597A (ja) * | 1984-10-29 | 1986-05-26 | テキサス インスツルメンツ インコーポレイテツド | ブロツク連想メモリ |
| US6121646A (en) * | 1995-03-17 | 2000-09-19 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6342710B1 (en) | 1995-03-17 | 2002-01-29 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP3125884B2 (ja) * | 1995-04-18 | 2001-01-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 内容アドレス記憶装置 |
| KR100366524B1 (ko) * | 1999-02-01 | 2002-12-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 연상 메모리의 아이들 워드의 검출 회로 및 검출 방법 |
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