JPS61107597A

JPS61107597A - ブロツク連想メモリ

Info

Publication number: JPS61107597A
Application number: JP60239662A
Authority: JP
Inventors: デビツド　ジエイ．マツクエルロイ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-10-29
Filing date: 1985-10-28
Publication date: 1986-05-26
Also published as: US4622653A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一般に半導体メモリに関するもので、とくに連
想メモリ、すなわち内容による参照可能な記憶装置に係
わるものである。

〔従来の技術〕

連想メモリ、すなわち内容による参照可能な記憶装置に
おけるデータは、通常のメモリの場合と異なってアドレ
スによるアクセスは行なわれない。

このようなデータはその記憶位置により特定されるので
はなく、それ自体の値に特有の性質によって特定される
。連想記憶からあるワードを検索するためには、サーチ
キイ（：ｆたはデスクリプタ）を生成させて、これによ
り検索すべきワードのビットのすべてもしくはその一部
の特定の値を表わす。このワードは連想メモリに提示さ
れて、記憶されているワード丁ぺての対応するロックピ
ット或いはタグビットと並列に比較され、このキイにマ
ツチするすべてのワードを信号として取り出すのである
。この場合、当該キイが特定性をもたない、すなわち「
ルーズ」であるときには、このキイに関して多数のワー
ドをアクセスすることが必要となる。このワード数はメ
モリにより示されることもあり、また該メモリによりこ
れらワードの各々の調査ができるようにすることもある
。この場合の調査順序は通常その物理的な記憶順序の関
数によってきまり、従ってその値そのものについては何
ら関与しない。キイワードと一致（マツチ）した段階で
、これらワードはそれぞれ使用可能となるが、その使用
が必要でない場合にはフラッグをたてて、引き続くワー
ドの検索を可能とする。

連想サーチは、サーチキイのキイエレメントの数が少な
く、また連想がルーズで当該キイとマツチするワードの
数が多くなる可能性が高いと、かなり俟雑なものとなる
場合がある。より特定性の高い連想サーチは、サーチキ
イのマツチがただ１度しか起らない場合である。この種
の連想の例としては、メモリ階層における異なったレベ
ル間で連想記憶を行なう場合に、すなわち該連想記憶が
（複数のレベルを持つ）階層メモリの次の高レベルに記
憶される記録のコピーが存在することを示す表示を保持
する一時的記憶メモリである場合にみられる。このよう
な連想形式は、キャッシュメモリの管理に連想記憶を用
いた場合にも共通のものである。

全連想メモリの論理構造においては、その各ビットをア
クセスしてこれｔキイワーげの所望のビットと比較する
ことが可能である。従って連想メモリにおけるビットは
これ’ｋｌ数の群に分けて配列し、各群における各ビッ
トをキイワードのビットと並列に比較することが必要と
なる。このため、容量のきわめて大きな連想メモリに要
する回路の童は、すこぶる非実用的かつ高価となる。ま
たこの種のアーキテクチャはダイナミックランダムアク
セスメモリ（以、下Ｄ　−ＲＡＭという〕の製造等に用
いられる通常のプロセスに適応させることはできず、従
って全連想メモＩＪ　’Ｙ複雑な回路とする必要は≠ｔ
ｔキーなく、ある程度の連想サーチを行なうことができ
るメモリアーキテクチャが必要となる。

〔問題点を解決しようとするための手段〕　　　　　・
本発明の目的はこのようなメモリアーキテクチャを提供
することにあり、この目的を達成すべく、半連想メモリ
において所定のメモリ位置に複数個のデータビットを記
憶させるメモリアレイを設けて、これらデータビラトラ
所定のビット長のデータワードとして配列する。該メモ
リアレイは、それぞれが所定数のデータワードを含む複
数のブロックにこれを分割し、このようにしたメモリア
レイにおける各ブロックはこれをそれぞれ別個にアクセ
スして、そのデータワードなあらかじめ記憶されたキイ
ワードと比較する。かくて当該キイワードとアクセスさ
れたブロック内のいずれかのデータワードとの間に「真
」の比較が成立したときには、マツチしたデータワード
の各々に対して「マツチ」信号を出力し、このマツチ信
号ｔデコードしてマツチしたデータワードの各々の位置
を判定する。なお、ブロックのアクセスや比較、および
デコード等の動作は、すべてこれを同時に行なうことと
する。

本発明の他の実施態様においては、上記メモリアレイの
個々のブロックに対して待ち行列処理を行なうことによ
り、これらブロックが順次処理されかつ前記キイデータ
ワードと比較されるようにする。また各ブロックおよび
そのマツチデータワードの各々の位置によって、メモリ
アレイ内におけるマツチデータワードの位置を判定する
。

本発明の他の実施態様においては、ピット長が前記キイ
ワーｒとひとしいマスクワードをあらかじめ記憶してお
いて、上記比較動作と関連してこれを用いることにより
、キイワードの一部のマスキングを行なう。このマスク
動作により、当該キイワードのうちマスクされてへない
部分のみがデータワードの対応する部分と比較されるこ
ととなり、これにより前記真の比較がキイワードのマス
クされた部分とデータワードの対応する部分との間の比
較には影響されないようにする。

〔実施例〕

次に図面を参照して本発明の詳細な説明する。

第１図は本発明によるブロック連想メモリの実施例を示
すブロック図である。この実施例において、ブロックメ
モリ１０は主データ記憶手段たる複数のメモリセルから
なり、その記憶データは所定のパターンに従って複数の
ブロックに配列されておリ、このデータは中央処理装置
１１により供給されるアドレスによって参照可能である
。このアドレスは、アドレスバス１２’ａ’介してアド
レスデコーダ１４に入力する。アドレスデコーダ１４の
出力は、制御パス１６χ介してブロックメモリ１０に入
力して、メモリの所定のブロックの５ちの１ブロツクを
選択する。

ブロックメモリ１０の出力は、接続バス１３を介して全
連想メモリ１８の入力に接続されている。

この全連想メモリ１８には、ブロックメモリ１０内の１
メモリブロツクまたはブロックメモリ１０からの数ブロ
ックの一部が記憶されている。このメモリ１８にはさら
に、キイデータ発生器２０およびマスクデータ発生器２
２からも入力が供給される。キイデータ発生器２０によ
り生成されるキイデータは、キイサーチワードまたはキ
イデータ、　　チーデル形式とするが、本例では前者と
するのが好ましい。他方、マスクデータ発生器２２によ
り生成されるデータは「マスクビット」形式であり、こ
れによりキイデータの所定部分をマスクすることによっ
て、次に述べるように、上記全連想メＳす１８で検索さ
、れかつ記憶されたデータブロックと当該キイデータの
選択部分のみを比較する。

全連想メモリ１８は、キーデータ発生器２０からキイサ
ーチデータ乞受け取って、このキイサーチデータを該メ
モリに記憶されているデータのすべてとそれぞれ同時に
比較する。従ってこの全連想メモリ１８は１り四ツクサ
イクル以内にそのような比較を行ない、かつ該メモリに
記憶されている何れかのデータが、入力キイデータとマ
ツチするかどうかの判定７行なうべく動作する。たとえ
１６ビツトワードであるとすると、全連想メモリ１８は
１サイクル以内にこのキイワード乞すべて０１６個の１
６ビツトワードと比較する。この場合、もし記憶されて
いるワードのうちの１つの記　　　　。

憶ワードのビットがすべて当該キイワードと比較された
ときには、これ、がマツチした、すなわち「ヒツト」と
判定するのである。

記憶されている１６ビツトワードに含まれるビットがい
ずれも有用な情報を供するものでない場合は、マスクデ
ータを供給して所望の情報を表していないデータビット
ｔマスクすることにより、これらデータビットがキイワ
ード中の対応ビットと比較されることがないようにする
。たとえば記憶されているワードの各々が、何らかのパ
ラメータたとえば入力日等に関する情報を含む最上位ピ
ッ）（ｕｓＢ）４個のみを含みフォーマットされている
とすると、その場合は１２個の最下位ビット（Ｉ、ｉ９
Ｂ　）がマスクされて、記憶されているデータワードの
ＭＳｌ　４個と生成されたキイワードのＭＳ３４個だけ
を比較するようにする。このよ５な比較方式ｔここでは
ルーズすなわち「ゆるやかな」比較と称することとする
が、こうした比較方式では多数の前記ヒツトが発生する
確率が高い。

上述のようにして全連想メモリ１８に記憶されているデ
ータと生成キイワードの比較を行なった後、マツチデコ
ーダ２４にデータを出力してそのデコードを行ない、上
記のごとくマツチしたデータのアドレス位置を出力する
。かくてキイデータと全連想メモリ１８に記憶されてい
るデータとの間の関連がとられた後は、前記ブロックメ
モリ１０内のメモリブロックがアドレスされて、全連想
メモリ１８に入力される。ついで、この次のメモリブロ
ックについて前記と同じキイデータとの比較を行なった
後、マツチ情報を記憶してさらに次のメモリブロックを
全連想メモリ１８に入力する。かくて前記ゾロツクメモ
リ１０に記憶されているメモリブロックのすべてについ
てキイデータとの比較を完了するまで、上記動作を繰り
返すのである。

後述するように、上記ブロックメモリ１０内の特定のブ
ロックをアドレスしてこれビ全連想メモリ１８に記憶さ
せ、そのデータをキイデータと比較する動作は、すべて
これを同時に行なってこの連想動作に要するクロックサ
イクルを１サイクルのみとするようにする。この場合、
別に全連想メモリを用いてそのバルクメモリ乞複数のブ
ロックに分割することにより、上記全連想メモリ１８ｙ
構成する回路の規模をかなり小さくすることが可、能で
ある。またブロックのアドレスし、そのデータをキイデ
ータと比較する動作を同時に行なうことは、処理時間を
低減させる結果となる。従来は別個に設ける全連想メモ
リは、これを中央処理袋を内のメインメモリとインター
フェースさせていたため、データＹいったん共通パスに
出力して、しかる後に全連想メモリに記憶させることが
必要であった。このようにメインメモリからデータを引
き出してから別の全連想メモリに格納することとすると
、割高の処理時間が必要となるが、上述のように本発明
においては、データのアげレスとその記憶動作を同時に
行なうこととしたため、２個のメモリ間でデータのアド
レスおよび転送を行なう手順が省略されるのである。

第２図は第１図につき説明した上記全連想メモリ１８の
一部を示すブロック図であり、該メモリ１８を構成する
複数のメモリセルの５ち６個のメモリセルを示す。これ
らメモリセルはデータビットを記憶するメモリセルで、
ワード単位の型式で配列されているものであるが、図面
ではそのうちの３ビツトのみを示す。これらワードのひ
とつはセル３２，３４．３６により構成されている。メ
モリセル２６−３０の出力はイコライザ（等化器）３８
．４０．４２にそれぞれ入力され、またメモリセル３２
−３６の出力はイコライザ４４　、４６゜４８にそれぞ
れ出力される。これらのイコライザ３Ｂ−４８は、各メ
モリセルの記憶内容をキイデータの選択ビットと比較す
るものである。

このキイデータはキイワードＢｎからなっており、この
キイワードＢｎはＢｉ＋　１．　Ｂｉ　、　Ｅｌ、−ｉ
で示すデータライン５０を介して前記キイデータ発生器
２０により出力される。なおこれらデータラインＢ１−
１−１．Ｂｉ、Ｂ１−１は当該キイワードの６ビツトを
表丁ものである。これら３ビツトの　　、。

うち、ビットＢ１−１はイコライザ３８．４４両方の第
２の入力に入力され、ビットＢ１はイコライザ４０．４
６両万の他人力に入力され、またＢ１＋１はイコライザ
４２．４８両方の他人力に入力される。従って、たとえ
ば第１のデータワードのメモリセル２８に記憶されたデ
ータビット、および第２のデータワードのメモリセル３
４に記憶されたデータビットは、互いに同時にキイピッ
）Ｂｉと比較されて、それぞれのマツチ情報が出力され
ることとなる。互いに対ｔなすメモリセル２６．３２Ｓ
よびメモリセル３０，３６のデータビットも同様にして
それぞれキイピッ）　Ｅｉ　−ｌ　。

Ｂ１＋１と比較される。なお、イコライザ３８−４８は
排他的ＮＯＲ機能を行なうもので、その両入力がともに
論理１または論理０のときにのみ出方するものである。

イコライザ３８−４２の出方はＯＲ回路５２゜５４．５
６の各一方の入力にそれぞれ入力され、同様にイコライ
ザ４４−４８の出方はそれぞれＯＲ回路５８，６０，６
２の各一方の入力に入力されている。これらＯＲ回路５
２−６２の他入力ニハ、マスクデータ発生器２２からの
マスクデータが入力される。このマスクデータはデータ
ライン６４に入力される。図面ではこれらデータライン
のうち３ビットｙａｌｐＭｉ　＋１．　Ｍｉ　、　Ｍｉ
−ｉで示しである。マスクビットＭ１−１は前記ＯＲ回
路５２．５８の両方に入力し、マスクビットＭ１は前記
ＯＲ回路５４．６０の両方に入力し、またマスクピッ）
Ｍｉ＋１は前記ＯＲ回路５６．６２の両方に入力する。

上記ＯＲ回路５２−５６の出力は分散ＡＮＤ回路を構成
する共通ライン６６に接続され、この分散ＡＮＤ回路は
、ＯＲデー）５２−５６の出刃がすべて論理ハイレベル
になったときのみ、該ＡＮＤ回路としてのライン６６か
ら出力信号ケ発生する。

ＯＲ回路５Ｂ−６２も上記共通ライン６６と同様、分散
ＡＮＤ回路ン構成する共通ライン６８に妥跣されている
。動作時には、メモリセル２６，３２のデータはデータ
ビットＢ１−１と、データビットＥ１はメモリセル２８
．３４のデータと、またデータビットＢｉ＋１＆エメモ
リセル３０．３６のデータとそれぞれ比較される。さら
にデータはライン６４に入力され、各ＯＲケ９−トの出
方における論理状態が、各イコライザからの出力に対応
しているかどうかを判定する。かくてＯＲ回路５２−６
２のいずれかに論理１が入力した場合、その出力は常に
論理１となるが、論理Ｏが入力した場合には、その出力
はイコライザ出力により定まる。また、タトえばマスク
ビットＭ１＋１の論理状態が論理１のときは、メモリセ
ル３０．３６の記憶内容とキイビットＢｉ＋１との比較
は、分散ＡＮＤ回路を構成するライン６６またはライン
６８からマツチ出力があるかど５かを判定する場合の決
定要因とはならない。このような状況は、キイビットＢ
１＋１についての「ドントケア」状態である。

第３図は公知のダイナミックランダムアクセスメモ！ｊ
　（Ｄ　−ＲＡＭ　）　ＭＯ８記憶装置の概略を示すゾ
ロツク図である。この装置はテキサスインスツルメンツ
社を譲受人とする１９７８年６月２８日付でり、８ホワ
イトジユニア他に付与された米国特許第４．０８１，７
０１号に記載のものである。該記憶装置はまずメモリセ
ルアレイ７０．７２を有し、これらアレイはセンスアン
プ行７４０両側に接続されている。さらにダミイセル行
７６．７８が設けてあり、これらのダミイセル行は通常
のＤ−ＲＡＭ技術により形成される。上記メモリセルア
レイ７０゜７２は行方向および列方向に配列され、かつ
メモリセルの各列に１個のセンスアンプを関連させ【あ
るため−１一方の行のメモリセルを活性化することによ
り、試行に含まれる個々のメモリセルが各センスアンプ
と結合することとなる。また、あるメモリセルがセンス
アンプの行７４内のセンスアンプ。一方。側と接続され
、、）ゎ同時よ、ｆ＆！Ｊ”　　　　”ミイセル行７６
．７８のうちのいずれかの行に含まれるあるダミイセル
も当該センスアンプに接続される。たとえばいま、メモ
リセンスアンプアレイ７０内のある行が活性化されたと
すると、その場合は行７Ｂのダミイセルがセンスアンプ
行７４のセンスアンプの他方の側に接続される。この場
合、特定のメモリセル行および特定のダミイセル行の選
択は、制御バス８２を介してメモリセルアレイ７０と、
また制御バス８４を介してメモリセルアレイ７２とそれ
ぞれインターフェースされた行デコーダ８０により行な
われる。図中８６゜８８はダミイセル行７６．７８にそ
れぞれ接続された制御ラインである。上記デコーダ８０
はアドレスバス１．２を介して行アドレスを受取り、対
応するダミイセル行中の適当なメモリセル行を活性化す
るはたらきをするものである。なお上記センスアップ、
ダミイセルおよびメモリセルの動作態様については、テ
キサスインスッルメンツ社を譲受人とする１９７６年８
月２日付でキタガヮに付与された米国特許第３，９０９
．６３１号にその記載がある。

上述のような記憶装置において、まずあるメモリセル行
が選択されると、前記センスアンプの出力が等化回路９
０に入力する。この等化回路９゜はすべてのセンスアン
プ７４からの出力を受け取るほか、キイデータ発生器２
０からのキイデータ出力はマツチデコーダ２４に入力し
て、マツチの得られたデータのアドレスを決定する。

このような第３図のメモリは、その動作時においては、
ある定まった数の行および列を有する、各行は個々にア
ドレス可能であり、アドレスされた行内の各セルは前記
センスアンプのひとつと接続される。この場合、指定さ
れた行内でアドレスされかつ個々のセンスアン７″によ
り検出されたデータによりメモリの１　「ブロックコが
構成され、個々のメモリセル行によりその他のメモリブ
ロックが構成される。センスアンプ行７４内のセンスア
ンプおよび等化回路９ｏは、これらに単一のデータブロ
ックがローＶされてキイワードと比較されるという点で
、第２図の全連想メモリ１８と等価である。かくて各々
のデータブロックとキイワードとの比較が完了すると、
行デコーダ８０は他の行に移ってそのビットと比較する
。

次に第４図は第３図のメモリユニットを１６個のセグメ
ントに区画して、１６ビツトキイサーチワーｒおよび１
６ビツトマスクワードを、１６ビツトデータワーｒと比
較するようにしたメモリの概略ブロック図である。同図
において、各メモリセグメントはデータワー）４Ｄｎの
１ビツトが記憶されるメモリスペースを表わす。各行の
メモリ素子数を２５６個としたメモリでこのようなセグ
メン）Ｋ分割するには、−例として、１６個のデータワ
ードの各々のまず第１のピッ）　ｎｏを第１の１６個の
メモリ素子に格納し、しかる後に第２のビットＤ１を次
の１６個のメモリ素子に格納し、さらに同様の操作を繰
り返すというふうにすればよい。

１　　　　第４図において、第１のセグメントは「メモ
リｓｇＧＩ　Ｊで示すメモリセグメント９２、「５ＡＳ
ＥＧ１」で示スセンスアンプセグメント９４およびイコ
ライザ９６からなり、メモリセグメント９２はバス８２
を介して行デコーダ８０からそのアドレスを受け取る。

このバス９８をＤＯで示して、これがデータワードの第
１のビットであることを表す。イコライザ９６には、マ
スクワ−ＩＦＭｏの第１のビットとキイサーチワ−Ｆ　
Ｂｏの第１のビットが入力する。同様に第２のセグメン
トは［メモリ１（）２Ｊで示すメモリセグメント１００
と、［ＳＡ　５Ｅ（）　２　Ｊで示スセンスアンプセグ
メント１０２と、イコライザ１０４とからなり、メモリ
セグメント１００はＤｌで示すバス１０６を介して行コ
ーダ８０からアＰレスされ、またイコライザ１０４はマ
スクワードワードＭ１の第２のビットとキイサーチワー
ドＢ１の第２のビットが入力する。同様のセグメントが
図外にさらに１６個設けてあり、かくて図示の第１６番
目のセグメントはメモリセグメント１０８と、センスア
ンプセグメント１１０と、イコライザ１１２とからなり
、メモリセグメント１０８はＤｌ５で示すようにバス１
１４を介して行コーダ８０によりアドレスされ、イコラ
イザ１１２にはマスクワ−ｒの最上位ビットＭ１５とキ
イサーチワーｒの最上位ビットＢ１５が入力する。なお
行デコーダ８０には都合１６本のアドレスライン出力が
あるように図示しであるが、必要なデータはすべて１行
のメモリセルに含まれており、従って使用するアドレス
ラインはただ１本のみであることを理解されたい。

上記イコライザ９６，１０４，１１２はいずれもセグメ
ント９４，１０２，１１０のセンスアンプのための出力
をそれぞれもっている。前述のように、各セグメントは
複数のメモリに記憶されているすべてのデータワード中
の特定の１ビツトを表す。メモリセグメントの各々がア
ドレスされると、選択された行の各ビットがセンスアン
プのそれぞれに接続される。ついでイコライザ９６゜１
０４　、１１２は選択されたビットをそれぞれのキイサ
ーチビットと比較して、前記マツチ状態が得られている
がどうかを判断する。マツチ出力は、第１の論理状態で
はマツチ状態を表し、第２の論理状態ではミスマツチ状
態を表すこととした一組のデータライン１１６に出力さ
れる。ただし、イコライザに対する各マスク°ビット入
力に対応するマスク機能が選択された場合には、このビ
ットの出力はマツチ状態に保持される。

イコライザ９６，１０４，１１２からのマツチ出力は並
列接続であり、１データビツトワードに　　　１対応す
るすべてのビットが共通の１ラインに接続される。すな
わち、たとえばメモリに含まれるあるデータワードが行
デコーダ８０により選択された場合、その第１のビット
がイコライザ９６でキイビットＢＯと比較されて、対応
するマツチ出力がデータライン１１８に接続されること
となる。同様にして同じデータワードの第２のビットが
イコライ゛デ１０４でキイビットＢ１と比較され、その
結果得られたマツチ出力が対応するデータライン１２０
に接続される。このような手順が同一のデータワード内
の残りのビットについて順次行なわれ、第１６番目のデ
ータビットがキイビットＢ１５と比較され、イコライザ
１１２のマツチ出力がデータライン１２２に接続される
。データライン１１８．１２０，１２２はすべてデータ
ライン群１１６のうちの１本と共通に接続され、全体と
して分散ＡＮＤ機能を果すものであり、これらデータラ
インに接続されているマツチ出力の各々によりマツチ出
力を得ることによって、全体のマツチ出力を得る。この
マツチ出力は、記憶されているデータワーＰのビットが
すべてキイサーチワーＶのビットと直接対応している状
況を表すものであり、この結果マツチ状態すなわち前記
「ヒツト」状態となる。

上述の例では１各行２５６個の素子が行デコーダ８０に
より選択可能の１６個の１６ピツトデータワードと対応
しており、このためセンスアンプを第４図に示すように
してセグメント化することにより、選択された行におけ
る１６個のデータワーｙはいずれも同時にキイサーチワ
ーｒと比較さ」　　　れて、各データワーｒに対するマ
ツチ状態がマツチデコーダ２４に出力される。この動作
は１クロツクサイクル内に行なわれ、また各センスアン
プが第６図のメモリセルアレイ７０，７２のメモリ素子
のすべてに共通に設けであるため、２個のメモリ間にお
けるデータの転送を行なう必要がない。

すなわち、１ブロック分のデータをただ１個のアダレス
信号を用いて個々のセンスアンプおよびそれらセンスア
ンプと関連するイコライザ回路に転送して、これらのデ
ータワードをキイデータと関連させるのみで足りるので
ある。

第５図は第４図に示すメモリセグメント９２におけるイ
コライザ９６、センスアンプセグメント９４およびメモ
リセルの概略構成を示すブロック図である。まずセンス
アンプセグメント９４は１６個のセンスアンプからなり
、そのうち第１および第２のセンスアンプをそれぞれ１
２４，１２６で、また第１６番目のセンスアンプを１２
８で示しである。これらセンスアン７°１２４　、１２
６　。

１２８の各々の一方の側には前記ダミイセル行７６のダ
ミイセルが接続されており、これらダミイセルは図示の
各列につきそれぞれ１３０．１３２゜１３４で示しであ
る。センスアンプ１２４−１２８の前記と同じ側のメモ
リセルアレイ７０の個々のメモリセルは■Ｎと示したブ
ロックで示してあり、図示の例では該メモリセルアレイ
７０のうち、２個のメモリセル１３６はセンスアンプ１
２４に、２個のメモリセル１３８はセンスアンプ１２６
に、また２個のメモリセル１４０はセンスアンプ１２８
に、それぞれ接続しである。

上記センスアンプ１２４−１２８の他側は、ダミイセル
行７８の対応するダミイセルおよびメモリセルアレイ７
２の個々のメモリセルと接続されている。センスアンプ
１２４−１２８に接続されたダミイセルはそれぞれブロ
ック１４２，１４４゜１４６で示しである。またメモリ
セルアレイ７２と関連するメモリセルのうち、センスア
ンプ１２４に接続されているものはメモリセル１４８と
して、センスアン７０１２６ＶＣ接続されているものは
メモリセル１５０として、またセンスアンプ１２８に接
続されているものはメモリセル１５２として、それぞれ
示しである。かくて行ライン８２．８４のうち適宜のも
の、およびそれと対応するダミイセル制御ライン８６．
８８の一方を活性化させることにより、所望のメモリセ
ルの記憶内容の読出しを行なうことが可能となる。

センスアンプ１２４は２出力で、一方の出力りは非反転
データ出力、他方の出力りは反転データ出力である。こ
れら２出力はイコライザ回路１５４の一方の入力に供給
される。このイコライｆ１５４の他方の入力は制御ライ
ン１５６に接続され、第１のキイビットＢＯを受けとっ
て、これをメモリセグメント９２に記憶されている第１
のデータビットＤｏと比殺する。イコライザ１５４の出
力はＯＲ回路１５８の一方の入力に接続され、該ＯＲ回
路の他方の入力はライン１６０に接続されて第１のマス
クビットＭｏを受け取る。このＯＲ回路１５８の出力は
データライン１１６に接続されており、このデータライ
ン１１８は分散ＡＮＤ回路機能を表わすデータライン群
１１６の一部である。一方、センスアンプ１２６はその
２データ出力がイコライザ回路１６２の一方の入力に接
続されており、該イコライザ回路の他方の入力は制御ラ
イン１５６に接続されて、前記第１のキイピッ）　Ｂｏ
を受け取る。このイコライザ１６２の出力はＯＲ回路１
６４の一方の入力に接続され、該ＯＲ回路の他方の入力
はマスクビットＭｏ　Ｋ接続されている。またＯＲ回路
１６４の出力は、上記データライン群１１６中の１ライ
ンに接続されている。他方、センスアンプ１２８のデー
タ出力はイコライザ１６６の一方の入力に接続され、該
イコライザの他方の入力はキイピッ）　Ｂｏに、またそ
の出力はＯＲ回路１６８の一方の入力にそれぞれ接続さ
れている。このＯＲ回路１６８の他方の入力はマスクピ
ッ）　ＭＯに、またその出力はデータライン群１１６中
の１ラインにそれぞれ接続されている。

動作時には、上記構成のメモリセグメント９２中のメモ
リセルのうちの１行が選択されて、センスアンプセグメ
ント９４の一方の側に接続される。

上述のように、メモリセグメント９２のある行内の各メ
モリセルに記憶されているデータは、所定のメモリブロ
ックに対応するすべてのデータワーＰの第１のビットＤ
Ｏを表わしており、所定の行についてこれらのデータビ
ットＤｏが各センスアンプにロードされかつその出力に
記憶されて、それぞれのイコライザやＯＲ回路により処
理される。

かくてこれら出力がキイビットＢｏと比較され、前記の
ようなマツチ状態が存在するかどうかが判定される。こ
のメモリセグメント内のいずれかのセラインがマツチ状
態を示すこととなる。さらに前記ＯＲ回路群により、所
定のメ％　ＩＪセグメント内のすべてのビットのマスキ
ングが可能となる。

次に第６図は第４図に示した１６個のセグメントのうち
相隣る２つのセグメント１７０，１７２を示すもので、
セグメント１７０はデータビットＤｎとしての記憶デー
タに対応し、セグメント１７２はデｒタビツ）　Ｄｎ＋
１としての記憶データに対応する。図示の６個のセンス
アンプ１７４　、１７６゜１７８は、セグメント１７０
に含まれている第１、第２および第１６番目のセンスア
ンプを表わし、同じく図示の６個のセンスアンプ１８０
　、１８２゜１８４はセグメント１７２に含まれている
第１、第２、第１６番目のセンスアンプを表わす。セン
スアンプ１７４−１７８のデータ出力はイコライザ１８
６，１８８，１９０の一方の入力にそれぞれ接続され、
またセンスアンプ１８０−１８４のデータ出力はイコラ
イず１９２，１９４，１９６の一方の入力にそれぞれ接
続されている。セグメント１７０のイコライザ１８６−
１９０の抽入力はキイビットＢｎに、またセグメント１
７２のイコライザ１９２−１９６の抽入力はキイビット
Ｂｎ＋１に、それぞれ接続されている。従ってセグメン
ト１７０のセンスアンプ１７４−１７８に接続されたデ
ータビットはキイビットＢｎと比較され、セグメント１
７２のセンスアンプ１８〇−１８４に接続されたデータ
ビットはキイビットＢｎ＋１と比較されることとなる。

なお第５図に示したＯＲ回路は、第６図では図示を簡単
にするためこれを省略しである。

セグメント１７０のセンスアンプ１７４およびセグメン
ト１７２のセンスアンプ１８０は、所定のデータワード
内の相隣る２個のビットに対応する。これらセンスアン
プ１７４，１８０とそれぞれ関連するイコライザ１８６
，１９２の出力は、上記したように各ラインが分散ＡＮ
Ｄ機能を構成するライン群１１６のうちの１ラインであ
る出力ライン１１８に接続されている。このライン１１
８は、同じデータワードのデータビットを含むセンスア
ンプと関連するその他のイコライザのすべてに共通のラ
インである。上記と同様にして、センスアンプ１７６．
１８２も所定のデータワード内の相隣るビットを表わし
、センスアンプ１７８゜１８４の別のデータワード内の
相隣るビットを表わす。またこれらセンスアンプと関連
するイコライザの出力は、上記ライン群１１６の別のラ
インに入力され、かくて所定のデータワード内のすべて
のビットがキイサーチワードと比較され、また所定のブ
ロックないし選択行に対応するすべてのデータワードが
、それぞれ同時にこのキイサーチヮーＹと比較されるこ
ととなる０所定の行とキイサーチワードとの比較が完了すると、次
の順番の行が選択されて、当試行におけるデータとキイ
サーチワードとの比較が行なわれる。かくてたとえば２
５６行として各行が１６個の１６ビツトワーｒを含むも
のとした場合は、メ・モリスペース全体の検索を行なう
ためには、合計２５６回の比較作業が行なわれることと
なる。この場合、各サンプルに要するトータルな時間は
、次の順番のアダレスを生成してそれをメモリセルフ０
．７２に供給するのに要する時間長さＫひとしい。

第７図は第６図に示したセンスアンプ行７４の各センス
アンプを代表するセンスアンプ１９８を表すブロック図
である。このセンスアンプ１９８□　はたとえば前記し
た米国特許第３，９０９．６３１号に記載の形式のもの
で２出力を提供する。その２出力のうちの一方の出力は
Ｄとして表示され、出力りは真、すなわち非反転データ
入力であり、他方の出力はＤとして表示され入力りは反
転データ出力である。非反転出力りはＦＥＴゲート２０
０の一方の端子に接続され、反転入力りはＦＥＴゲート
２０２の一方の端子に接続されている。ｌ”ＥＴ　２０
０のデートはキイピッ）　Ｂｎと接続されたデータライ
ン２０４に接続され、まりＦＥＴ２００−　）　２０２
１７）デートは、このキイビットＢｎの反転ビットが印
加されるデータライン２０６に接続されている。

上記ＰＥＴ　２００　、２０２の他方の端子は、前記デ
ータライン群１１６のうちの１ラインと接続されている
。上記センスアンプ１９８は、データ出力が論理１の状
態にあるときはデータ出力り、Ｄのいずれか一方に対し
て高インピーダンス状態となり、論理０の状態にあると
きは低インピーダンス状態となる。従ってデータ出力り
またはデータ出力りが論理０で、キイビットＢｎまたは
キイビットＢｎが論理１となるミスマツチ状態で、前記
ＰＥＴ２Ｏ０，２０２のいずれかを介してセンスアンプ
１９８によりシンク電流が流れる。

動作時には前記ＦＩＩＴ　２００およびＦｗＴ２０２が
排他的ＮＯＲ機能を発揮し、前記キイピッ）　Ｂｎが論
理１でセンスアンプ１９８からのデータ出力が　　　□
論理０のときは、ＦＥＴ２００はオンとなるがシンク電
流は流れず、マツチ状態であることを示す。

この場合、キイピッ）　Ｂｎの反転ビットは論理０であ
り、従って＋ｐｗＴ２０２はオフとなる。他方、反対の
場合ではセンスアンプ１９８のデータ出力が論理０なら
ば、マツチ状態は存在せず、ＦＥＴ２００により該セン
スアンプ１９８はライン１１６からシンク電流を生じる
ことが可能となる。ただしこの場合は、ライン２０６上
のキイピッ）　Ｂｎの反転ビットにより＋ｐｇＴ２０２
はオンとなって、センスアンプ１９８の出力はライン１
１６に接続される。

なお、上記のようにメモリセルに論理０が記憶されたマ
ツチ状態により、前記り出力は論理１となり、また論理
１出力または高インピーダンスがＦＩＴ　２０２から前
記ライン１１６に出力される結果となる。

前述のように、ライン１１６はそれぞれのラインが分散
ＡＮＤ機能を行なうライン群の中の１ライン群であり、
この分散ＡＮＤ機能を行なうためには、これらのライン
群とインターフェイスされたあらゆるセンスアンプから
マツチ状態が示されていることが必要となる。これは該
ライン群の各ラインに対して電流源（図示せず）により
電流を供給して、これに印加された電流を検出すること
により実現される。マツチ状態であるためには、ライン
群１１６とインターフェイスされているあらゆるセンス
アンプにより、ライン群１１６の各々が高インピーダン
ス状態とされることが必要であり、またミスマツチ状態
ではライン群１１６のうちの１本のラインを介して前記
電流源から電流が引き出されることとなる。なお図示は
してないが、上述のマスク機能は、前記キイピッ）　Ｂ
ｎおよびその補数ビットと直列にデートを設けて、その
論理状態を論理Ｏに保持してマスク状態を得るようＫし
てもよい。

以上の記載より明らかなように、本発明は半連想メモリ
を提供するものであって、この半連想メそりはブロック
ごとにアクセス可能の複数のメモリセルを有し、これら
ブロックの各々におけるメモリセルは所定の順序で配列
されており、該ブロックのうちいずれかの１ブロツクを
選択する回路を設けて、各ブロックをキイデータワード
と比較する。ブロックの各々は順次選択されてキイサー
チワードと比較され、この比較動作はこれを各ブロック
について同時に行ない、あるブロックから他のブロック
にうつる時間が通常のｎ−ｗのアドレス時間のみとなる
ようにしたものである。

以上本発明の一実施例につき説明してきたが、本発明に
よる半連想メモリはこの実施例に限定されるものでなく
、記載の実施例に適宜各種の追加ないし変更を加えても
よいことはいうまでもない。

【図面の簡単な説明】第１図は本発明によるブロック連想メモリの一実施例の
全体の概略構成を示すブロック図、第２図はそのブロッ
ク連想メモリの一部を構成する全連想メモリ部の構成を
示すブロック図、第６図は本発明によるブロック連想方
式を用いたＤ−ＲＡＭの概略構成を示すブロック図、第
４図は第６図に示すブロック連想メモリにおける各種の
セグメント部を示すブロック図、第５図は第４図に示す
セグメント部のひとつを示すブロック図、第６図は該セ
グメント部のうちの２個とデータのマツチ状態を判定す
るためのロジックを示すブロック図、第７図は１個のセ
ンスアンプとこのセンスアンプから“出力されたデータ
をキイワードの１ビツトと比較スべく該センスアンプと
関連して設けた論理回路を示す結線図である。１０・・・・・・・・・ブロックメモリ、１１・・・・
・・・・・中央処理装置、１４・・・・・・・・・アド
レスデコーダ、１８・・・・・・・・・全連想メモリ、
２０・・・・・・・・・キイデータ発生器、２２・・・
・・・・・・マスクデータ発生器、２４・・・・・・・
・・マツチデコーダ、７０．７２・・・・・・・・・メ
モリセルアレイ、７４・・・・・・・・・センスアンプ
、９０・・・・・・・・・イコライザ。

Claims

【特許請求の範囲】

（１）複数のデータビツトを所定のメモリ位置に記憶し
て複数のワード群として配列し、それぞれのブロックが
所定数の前記ワード群を含む複数個のブロックに分割し
たメモリ手段と、前記メモリ手段の前記ブロックの各々をアクセスするた
めのブロックアクセス手段と、所望のサーチパラメータを表わすキイデータワード群と
して配列したキイビットを記憶し、各キイビットが前記
データワード群のそれぞれにおけるデータビツトのうち
の１ビットに対応するようにしたキイデータ手段と、前記キイデータワード群のキイビットを前記ブロックの
うちアクセスされたブロックにおける前記データワード
群の各々の対応データビツトと同時に比較して、前記キ
イワード群のすべてのキイビットと前記アクセスされた
データワード群の各各のすべてのデータビツトとの間に
マツチ状態が得られる度にマッチ信号を出力するための
比較手段と、前記マッチ信号のひとつと関連する前記データワード群
の各々の位置を判定するマツチデコード手段とからなり
、前記ブロツクアクセス、前記比較手段および前記デコー
ド手段はこれらが同時に動作することにより前記データ
ワード群のうちマツチしたものの位置を判定するように
したことを特徴とする半連想メモリ。
（２）前記各手段に加えてさらに、前記ブロツクアクセ
ス手段を制御して前記ブロツクを所定の順序で順次選択
することにより、前記ブロックのすべての記憶内容が前
記比較手段により比較されるようにした待ち行列処理手
段を有してなる特許請求の範囲第１項に記載の半連想メ
モリ。
（３）前記各手段に加えてさらに、前記キイデータワー
ド群のキイビットのうち選択されたビットのマスキング
を行ない、マスクされたキイビットに対応する前記デー
タワード群のうち比較の対象となつたデータワード群に
おけるデータビツトにより、該データワード群に記憶さ
れた情報とは無関係にマッチ状態を示すことにより、こ
のキイデータワード群の複数の一部のみがアクセスされ
たキイデータワード群の対応する部分と比較して前記マ
ツチ状態を判定するようにしたマスク手段を有してなる
特許請求の範囲第１項に記載の半連想メモリ。
（４）前記ワード群は所定数のビットを有するデイジタ
ルデータワードからなり、また前記キイワード群は該所
定数と同数のキイビットを有する単一のデータワードか
らなるようにようにした特許請求の範囲第１項に記載の
半連想メモリ。
（５）前記メモリ手段は行および列に配列された複数個
のメモリセルからなり、かつ前記ブロックのそれぞれが
これらメモリセルの１行からなるようにしてなる特許請
求の範囲第１項に記載の半連想メモリ。
（６）前記メモリセルはこれをダイナミツクランダムア
クセスメモリセルとし、前記ブロツクアクセス手段は前
記メモリセルの１行をアドレスするための行アドレス手
段と複数のセンスアンプとからなり、これらセンスアン
プの各々はこれを前記列のひとつと関連させることによ
り、前記行のうちアクセスされた行におけるメモリセル
の各々の論理状態を判定するようにしてなる特許請求の
範囲第１項に記載の半連想メモリ。
（７）前記データビツトの各々は第１および第２の２値
論理状態を有し、また前記比較手段は比較されたデータ
ビツトとキイビットとが同一の論理状態にあるときにの
みマッチ信号を出力するようにした排他的ＮＯＲ手段を
有してなる特許請求の範囲第１項に記載の半連想メモリ
。
（８）行および列に配列されて２値データビットを記憶
し、各行のデータビツトが所定のビット長を有するデー
タワードとして配列された複数のメモリセルと、前記メモリセルの行のうち選択された１行を１ブロック
のデータとしてアドレスするための行アドレス手段と、キイデータワード群として配列された複数個のキイビッ
トを記憶し、これらキイビットの数が前記データワード
の各々の前記データビツトの数とひとしくなるようにし
たキイデータ記憶手段と、前記アクセスされたブロック
における前記データワードの各々のデータビットを前記
キイワードのキイビットのうち対応するビットと同時に
比較して真の比較が成立する度にマッチ信号を出力し、
このマツチ信号により前記アクセスされたブロックにお
ける前記データワードのうちマッチ状態にあるデータワ
ードの位置を示すようにした比較手段と、前記マッチ信号を受け取つて、前記ブロックのうちアク
セスされたブロックにおけるそのメモリ位置を判定する
ためのデコード手段とからなり、前記行アクセス手段、
前記比較手段および前記デコード手段はこれらが同時に
動作するようにしたことを特徴とする半連想メモリ。
（９）前記各手段に加えてさらに、前記行アクセス手段
を制御して前記行のすべてを順次アクセスすることによ
り、前記メモリセルに記憶された前記データワードをす
べて前記キイデータワードと比較するようにした待ち行
列処理手段を有してなる特許請求の範囲第８項に記載の
半連想メモリ。
（１０）前記各手段に加えてさらに、前記キイデータワ
ードの一部をマスクすることにより、前記キイワードの
残りの部分のみが前記比較手段により前記アクセスされ
たブロックにおける前記データワードと比較されるよう
にしたマスク手段を有してなる特許請求の範囲第８項に
記載の半連想メモリ。
（１１）前記マスク手段は、前記キイデータワードとビ
ット長のひとしいマスキングワードを記憶し、このマス
キングワードが第１の論理状態にあるときはマスク機能
を示し、第２の論理状態にあるときは非マスク機能を示
すようにした記憶手段と、前記比較手段を制御して前記
第１の論理状態にある前記マスクワードのビットに対応
する前記データワードの各ビットに対する真の比較の成
立を示すことにより、前記マッチ信号の生成が前記デー
タワードのビットと前記第１の論理状態にある前記マス
クワードのビットに対応する前記キイワードとの間の比
較には依存しないようにした手段を有してなる特許請求
の範囲第８項に記載の半連想メモリ。
（１２）前記メモリセルはこれをダイナミックランダム
アクセスメモリセルとし、前記行アクセス手段は行デコ
ーダと前記列のそれぞれと接続させたセンスアンプとに
よりこれを構成して、前記行のうちアクセスされた行に
おけるメモリセルの各々の論理状態を判定するようにし
てなる特許請求の範囲第８項に記載の半連想メモリ。
（１３）前記比較手段は、前記キイワードの各ビットと
前記データワードの各々における対応するビットとの間
に接続され、比較されたビットが同一の論理状態にある
ときにのみ出力信号を生成するようにした排他的ＮＯＲ
手段と、前記データワードの各々のすべてのビットに対
応するこの排他的ＮＯＲ手段からの出力を受け取つて、
前記データワードの各々の各データビツトに対して前記
排他的ＮＯＲ手段から出力が発せられたときに前記マッ
チ信号を生成し、これらマッチ信号のうちのひとつが前
記アクセスされたブロックにおける前記データワードの
各々と対応するようにした分散ＡＮＤ手段とからなるこ
ととした特許請求の範囲第８項に記載の半連想メモリ。
（１４）複数のデータビツトを所定のメモリ位置に記憶
して複数のワード群として配列し、これらワード群をそ
れぞれのブロックが所定数のワード群を含む複数個のブ
ロックに分割し、前記ワード群のブロツクのうち選択された１ブロックを
アクセスし、所定の連想パラメータをキイワード群に配列されたキイ
ビットとして記憶し、前記キイワード群のキイビットを前記ブロツクのうちア
クセスされたブロツクにおけるデータワード群の各々と
同時に比較して、前記アクセスされたブロックにおける
データワード群の各々のすべてのデータビツトが前記キ
イワード群のすべてのビットと符合したときに、該アク
セスされたブロックにおけるデータワード群の各々に対
するマッチ信号を出力し、該マッチ信号のひとつと関連する前記データワード群の
各々の位置を判定するようにしたことを特徴とする記憶
されたデータを所定組のパラメータと関連させる方法。
（１５）前記ブロックの待ち行列処理を行なつて前記ブ
ロツクの各々を所定の順序で順次アクセスすることによ
り、各ブロックにおけるデータワード群を前記キイデー
タワード群と比較するようにしてなる特許請求の範囲第
１４項に記載の方法。
（１６）前記キイワードのキイビットの一部をマスクす
ることにより、該キイワードの残りの部分のみが前記デ
ータワード群の対応する部分と比較されるようにしてな
る特許請求の範囲第１４項に記載の方法。