JPH087716B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものである。

従来の技術 近年ますます高機能化および高集積化の進むマイクロ
プロセッサは、仮想記憶方式を採用するとともに、アド
レス変換装置といくつかのメモリ、例えば物理アドレス
でアクセスされるキャシュメモリ等を内蔵する傾向にあ
る。一例として、アドレス変換装置とキャッシュメモリ
を内蔵する場合の主要な動作を述べると、先ずアドレス
変換装置に対して論理アドレスが与えられ、アドレス変
換装置はそれに対応した物理アドレスを出力し、一方、
キャッシュメモリの中のタグメモリも物理アドレスを出
力する。アドレス変換装置とキャッシュメモリから出力
された二つの物理アドレスは、比較器に転送されて比較
されるというものである。このように、従来の半導体記
憶装置では、アドレス変換装置といくつかのメモリが出
力するデータを他の同一機能ブロックに転送するという
処理が一般的に必要である。マイクロプロセッサの動作
周波数が高まるにつれて、このような処理の高速化がま
すます必要になってきており、従来は、アドレス変換装
置やメモリなどの各機能ブロック自身の高速化によって
処理の高速化を図るという方法を用いていた。

発明が解決しようとする課題 しかしながら、上記の従来例では、アドレス変換装置
とその他のメモリは独立した機能ブロックとみなされ、
実際の構成および配置も別々に分離しており、これから
出力されたデータを遠方にある同一機能ブロックに転送
する必要がある。このため転送先の機能ブロックが、デ
ータを出力するアドレス変換装置またはタグメモリのど
ちらか一方の近くに配置されていたとしても、少なくと
もアドレス変換装置とタグメモリ間の距離については転
送は行なわねばならず、その転送時間が処理の高速化を
妨げる一因となっていた。

本発明は上記のような従来技術の問題点に鑑み、アド
レス変換装置といくつかのメモリから出力されたデータ
を他の同一機能ブロックに転送する際に、転送距離を短
くすることにより転送時間を短縮するようにした半導体
記憶装置を提供することを目的とする。

課題を解決するための手段 上記目的を達成するために、本発明による半導体記憶
装置は、アドレス変換装置の１エントリが、連想メモリ
セルアレイと、第１のランダムアクセスメモリセルアレ
イと、第２のランダムアクセスメモリセルアレイと、連
想メモリセルアレイのワード信号を生成する第１のデコ
ード手段と、連想メモリセルアレイのワード信号および
比較結果を用いて第１のランダムアクセスメモリセルア
レイのワード信号を生成する制御手段と、第２のランダ
ムアクセスメモリセルアレイのワード信号を生成する第
２のデコード手段とを備えている。

本発明はまた、第２のランダムアクセスメモリセルア
レイがキャッシュタグメモリアレイであり、さらに１エ
ントリに含まれるランダムアクセスメモリセルアレイ群
のうち少なくとも二つのランダムアクセスメモリセルア
レイがビット線に垂直な方向に配置された構成を有して
いる。

本発明はまた、第１のアドレス変換装置の１エントリ
が、第１の連想メモリセルアレイと、第１のランダムア
クセスメモリセルアレイと、第２のランダムアクセスメ
モリセルアレイと、第１の連想メモリセルアレイのワー
ド信号を生成する第１のデコード手段と、第１の連想メ
モリセルアレイのワード信号および比較結果を用いて第
１のランダムアクセスメモリセルアレイのワード信号を
生成する第１の制御手段とから構成され、第２のアドレ
ス変換装置の１エントリが、第２の連想メモリセルアレ
イと、第３のランダムアクセスメモリセルアレイと、第
４のランダムアクセスメモリセルアレイと、第２の連想
メモリセルアレイのワード信号を生成する第２のデコー
ド手段と、第２の連想メモリセルアレイのワード信号お
よび比較結果を用いて第３のランダムアクセスメモリセ
ルアレイのワード信号を生成する第２の制御手段とから
構成され、これら第１および第２のアドレス変換装置の
１エントリが、第２および第４のランダムアクセスメモ
リセルアレイのワード信号を生成する第３のデコード手
段を中心にビット線が平行になるように左右に配置され
ている。

本発明はまた、第１のアドレス変換装置の１エントリ
が、第１の連想メモリセルアレイと、第１のランダムア
クセスメモリセルアレイと、第２のランダムアクセスメ
モリセルアレイと、第２のランダムアクセスメモリセル
アレイのワード信号を生成する第１のデコード手段と、
第１の連想メモリセルアレイのワード信号および比較結
果を用いて第１のランダムアクセスメモリセルアレイの
ワード信号を生成する第１の制御手段とから構成され、
第２のアドレス変換装置の１エントリが、第２の連想メ
モリセルアレイと、第３のランダムアクセスメモリセル
アレイと、第４のランダムアクセスメモリセルアレイ
と、第４のランダムアクセスメモリセルアレイのワード
信号を生成する第２のデコード手段と、第２の連想メモ
リセルアレイのワード信号および比較結果を用いて第３
のランダムアクセスメモリセルアレイのワード信号を生
成する第２の制御手段とから構成され、これら第１およ
び第２のアドレス変換装置の１エントリが、第１および
第２の連想メモリセルアレイのワード信号を生成する第
３のデコード手段を中心にビット線が平行になるように
左右に配置されている。

本発明はまた、第２および第４のランダムアクセスメ
モリセルアレイがキャッシュタグメモリであり、さらに
各々のアドレス変換装置の１エントリに含まれる２つの
ランダムアクセスメモリセルアレイがビット線に垂直な
方向に平行に配置された構成を有している。

作用 上記のような構成を備えた本発明は、アドレス変換装
置の同一エントリ内に分離せずに配置されたいくつかの
メモリが近接した場所からデータを出力するため、アド
レス変換装置とメモリとの間のデータ転送距離が短くな
り、転送時間を短縮しうる効果がある。また、一般に連
想メモリセルがランダムアクセスメモリセルより大きい
ことから、アレイ状に配置したときにランダムアクセス
メモリセルアレイ側に不要な空間が生じる問題に対して
も、例えば連想メモリセルのビット線方向の長さの約２
倍の場合には、二つのランダムアクセスメモリセルアレ
イをビット線に垂直な方向に平行に配置することによっ
て、不要な空間をなくしうるという効果を有する。

実施例 （実施例１） 第１図に本発明の第１の実施例のブロック構成を示
す。第１図において、１は連想メモリセルアレイ、２、
３はランダムアクセスメモリセルアレイ、４、６はデコ
ーダ５は制御手段、７、９、10はワード信号、87は一致
検出線、11、12、13、14、15、はビット線、17、18はア
ドレス信号である。

次に第１の実施例の動作について説明する。まず書き
込み動作では、アドレス信号17を用いてデコーダ14が連
想メモリセルアレイ１のワード信号７を生成し、ビット
線11には論理アドレスの正転信号が与えられ、ビット線
12には論理アドレスの反転信号が与えられ、それによっ
てｍビットの論理アドレスが連想メモリセルアレイ１に
書き込まれる。次いでワード信号７を用いて、制御手段
５が第１のランダムアクセスメモリセルアレイ２のワー
ド信号９を生成する。すなわち、第７図において、まず
制御信号22をハイにすることによりＰチャネルトランジ
スタ23をオフにし、制御信号24をハイにする。次いでワ
ード線７が選択されると、論理和回路25および論理積回
路26を経てワード線９が選択される。ビット線13には物
理アドレスの正転信号が与えられ、ビット線14には物理
アドレスの反転信号が与えられ、それによってｍビット
の物理アドレスが第１のランダムアクセスメモリセルア
レイ２に書き込まれる。一方デコーダ６は、アドレス信
号18を用いてアドレス変換装置の同一エントリ内に設け
られている第２のランダムアクセスメモリセルアレイ２
のワード信号10を生成し、ビット線15にはデータの正転
信号が与えられ、ビット線16にはデータの反転信号が与
えられ、それによってｍビットのデータが第２のランダ
ムアクセスメモリセルアレイ３に書き込まれる。

次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ１のビット線11、12にそれぞれｍビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ１は与えられらた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線８に出力する。次いで一致検出線８を用いて、制
御手段５が第１のランダムアクセスメモリセルアレイ２
のワード信号９を生成する。すなわち、まず制御信号24
をローにし、制御信号22をローにすることによりＰチャ
ネルトランジスタ23をオンにし、一致検出線８をプリチ
ャージする。次いで制御信号22をハイにすることにより
Ｐチャネルトランジスタ23をオフにし、制御信号24をオ
ンにする。その後、比較結果が一致検出線８に現われ、
センスアンプ27で検出され、論理和回路25および論理積
回路26を経てワード線９が選択される。それによって第
１のランダムアクセスメモリセルアレイ２からｍビット
の物理アドレスがビット線13、14に読み出され出力され
る。一方デコーダ６は、アドレス信号18を用いてアドレ
ス変換装置の同一エントリ内に設けられている第２のラ
ンダムアクセスメモリセルアレイ３のワード信号10を生
成し、それによって第２のランダムアクセスメモリセル
アレイ３からｍビットのデータがビット線15、16に読み
出され出力される。このとき、第１のランダムアクセス
メモリセルアレイ２と第２のランダムアクセスメモリセ
ルアレイ３は同一のエントリ内に配置されているので、
近接した場所からデータが出力されることになる。

このように、本実施例の半導体記憶装置では、アドレ
ス変換装置の同一エントリ内に複数のランダムアクセス
メモリセルアレイ２および３を配置して、それから読み
出されたデータの出力間距離を短くするので、データ転
送距離および転送時間の短縮化が図れる。

（実施例２） 第２図に本発明の第２の実施例のブロック構成を示
す。ここでは、第１図に示す第１の実施例と同じ要素に
は同じ符号を付してある。第２において、１は連想メモ
リセルアレイ、２はランダムアクセスメモリセルアレ
イ、４、６はデコーダ、５は制御手段、７、９、10はワ
ード信号、８は一致検出線、11、12、13、14、15、はビ
ット線、17、18はアドレス信号、19は比較器、20は比較
結果出力、21はタグメモリセルアレイである。

本実施例が第１の実施例と異なる点は、複数のエント
リを有し、それらがビット線11〜16およびアドレス信号
17、18を共通にして接続され、さらにｍビットの比較器
19を備えている点である。各エントリの構成は第１の実
施例と同じであるが、本実施例ではアドレス変換装置の
エントリ内に配置する第２のランダムアクセスメモリセ
ルアレイ３に、物理アドレスでアクセスされるキャッシ
ュメモリのタグメモリセルアレイ21を用いている。

次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ４が連想メ
モリセルアレイ１のワード信号７を生成し、ビット線11
には論理アドレスの正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってｍ
ビットの論理アドレスが連想メモリセルアレイ１に書き
込まれる。次いでワード信号７を用いて、制御手段５が
ランダムアクセスメモリセルアレイ２のワード信号９を
生成し、ビット線13には物理アドレスの正転信号が与え
られ、ビット線14には物理アドレスの反転信号が与えら
れ、それによってｍビットの物理アドレスがランダムア
クセスメモリセルアレイ２に書き込まれる。一方デコー
ダ６は、アドレス信号18を用いてアドレス変換装置の同
一エントリ内に設けられているタグメモリセルアレイ21
のワード信号10を形成し、ビット線15には物理アドレス
の正転信号が与えられ、ビット線16には物理アドレスの
反転信号が与えられ、それによってｍビットの物理アド
レスがタグメモリセルアレイ21に書き込まれる。

次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ１のビット線11、12にそれぞれｍビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ１は与えられた論理アドレスと格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線８に出力する。次いで一致検出線８を用いて、制御
手段５がランダムアクセスメモリセルアレイ２のワード
信号９を生成し、それによってランダムアクセスメモリ
セルアレイ２からｍビットの物理アドレスがビット線1
3、14に読み出され出力される。一方デコーダ６はアド
レス信号18を用いてアドレス変換装置の同一エントリ内
に設けられているタグメモリセルアレイ21のワード信号
10を生成し、それによってタグメモリセルアレイ21から
ｍビットの物理アドレスがビット線15、16に読み出され
出力される。ランダムアクセスメモリセルアレイ２とタ
グメモリセルアレイ21から読み出された物理アドレスは
それぞれ比較器19に入力され、両物理アドレスは比較さ
れ、比較結果が出力20に得られる。

このように本実施例では、同一の機能ブロックである
比較器19にデータを転送する場合に、近接した場所から
データが出力されるため、転送先の機能ブロックを本実
施例の半導体記憶装置の近くに配置しておけばデータ転
送距離を非常に短くすることが可能であり、転送時間の
短縮化が図れる。

なお、この第２の実施例ではアドレス変換装置のエン
トリ数とアドレス変換装置内に配置されるタグメモリセ
ルアレイ21のエントリ数が同じ場合を扱ったが、両者の
エントリ数が異なっている場合でも部分的に第２の実施
例の構成を適用することができる。

また、一般に連想メモリセルアレイがランダムアクセ
スメモリセルアレイより大きいことから、すなわち連想
メモリセルのトランジスタ数がランダムアクセスメモリ
セルのトランジスタ数より多いため、アレイ状に配置し
たときにランダムアクセスメモリセルアレイ側に不要な
空間が生じる問題に対しても、例えば上記実施例に示し
たように、連想メモリセルのビット線方向の長さがラン
ダムアクセスメモリセルアレイのビット線方向の長さの
約２倍の場合には、二つのランダムアクセスメモリセル
アレイをビット線に垂直な方向に平行に配置することに
よって、不要な空間をなくしうるという効果を有する。

参考として、第８図に連想メモリセル１の回路図例
を、第９図にランダムアクセスメモリセル２の回路図例
を示す。第８図および第９図において、28はＮチャネル
MOSトランジスタ、29はＰチャネルMOSトランジスタであ
る。このように連想メモリセル１およびランダムアクセ
スメモリセル２は、各セルを構成するトランジスタ数が
異なる。

（実施例３） 第３図に本発明の第３の実施例のブロック構成を示
す。ここでも、第１図に示す第１の実施例と同様な要素
には同様な符号を付してある。第３図において、１は連
想メモリセルアレイ、2,3はランダムアクセスメモリセ
ルアレイ、4,6はデコーダ、５は制御手段、7,9,10はワ
ード信号、８は一致検出線、11,12,13,14,15,16はビッ
ト線、17,18はアドレス信号である。

本実施例が第１の実施例と異なる点は、第１のランダ
ムアクセスメモリセルアレイ２のビット数と第２のラン
ダムアクセスメモリセルアレイ３のビット数が異なる点
である。第１のランダムアクセスメモリセルアレイ２の
ビット数はｍビット、第２のランダムアクセスメモリセ
ルアレイ３のビット数はｋビットで、かつｍ＞ｋとなっ
ている。

次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ４が連想メ
モリセルアレイ１のワード信号７を生成し、ビット線11
には論理アドレスの正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってｍ
ビットの論理アドレスが連想メモリセルアレイ１に書き
込まれる。次いでワード信号７を用いて、制御手段５が
第１のランダムアクセスメモリセルアレイ２のワード信
号９を生成し、ビット線13には物理アドレスの正転信号
が与えられ、ビット線14には物理アドレスの反転信号が
与えられ、それによってｍビットの物理アドレスが第１
のランダムアクセスメモリセルアレイ２に書き込まれ
る。一方デコーダ６は、アドレス信号18を用いてアドレ
ス変換装置の同一エントリ内に設けられている第２のラ
ンダムアクセスメモリセルアレイ３のワード信号10を生
成し、ビット線15にはデコータと正転信号が与えられ、
ビット線16にはデコータの反転信号が与えられ、それに
よってｋビットのデータが第２のランダムアクセスメモ
リセルアレイ３に書き込まれる。

次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ１のビット線11,12にそれぞれｍビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ１は与えられた論理アドレスを格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線８に出力する。次いで一致検出線８を用いて、制御
手段５が第１のランダムアクセスメモリセルアレイ２の
ワード信号９を生成し、それによって第１のランダムア
クセスメモリセルアレイ２からｍビットの物理アドレス
がビット線13,14に読み出され出力される。一方デコー
ダ６は、アドレス信号18を用いてアドレス変換装置の同
一エントリ内に設けられている第２のランダムアクセス
メモリセルアレイ３のワード信号10を生成し、それによ
って第２のランダムアクセスメモリセルアレイ３からｋ
ビットのデータがビット線15,16に読み出され出力され
る。このとき、第１のランダムアクセスメモリセルアレ
イ２と第２のランダムアクセスメモリセルアレイ３は同
一のエントリ内に配置されているので、近接した場所か
らデータが出力されることになる。

このように、本実施例の半導体記憶装置では、アドレ
ス変換装置の同一エントリ内に複数のランダムアクセス
メモリセルアレイ２および３を配置して、それから読み
出されたデータの出力間距離を短くするので、データ転
送距離および転送時間の短縮化が図れる。

なお第１のランダムアクセスメモリセルアレイ２のビ
ット数ｍと第２のランダムアクセスメモリセルアレイ３
のビット数ｋの関係は、本実施例ではｍ＞ｋであった
が、ｍ＜ｋであってもよい。このため、第２のランダム
アクセスメモリセルアレイ３にはキャッシュタグメモリ
以外の一般のメモリを用いることもできる。また、ｍ＝
ｋの場合は実施例と同様になる。

（実施例４） 第４図に本発明の第４の実施例のブロック構成を示
す。ここでも、第１の実施例と同様な要素には同様な符
号を付してある。第４図において、１は連想メモリセル
アレイ、2,3a,3bはランダムアクセスメモリセルアレ
イ、4,6a,6bはデコーダ、５は制御手段、7,9,10a,10bは
ワード信号、８は一致検出線、11,12,13,14,30,31,32,3
3はビット線、17,18a,18bはアドレス信号である。

本実施例が第１の実施例と異なる点は、複数のエント
リを有し、それらがビット線11,12,13,14,30,31,32,33
およびアドレス信号17,18a,18bを共通にして接続されて
おり、各エントリの構成は第１の実施例と同じである
が、本実施例ではアドレス変化装置のエントリ内に配置
する第２のランダムアクセスメモリセルアレイとして２
種類のランダムアクセスメモリセルアレイ3aと3bを用い
ており、3aと3bがアドレス変換装置の１エントリごとに
交互に配置されている点である。

次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ４が連想メ
モリセルアレイ１のワード信号７を生成し、ビット線11
には論理アドレスと正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってｍ
ビットの論理アドレスが連想メモリセルアレイ１に書き
込まれる。次いでワード信号７を用いて、制御手段５が
ランダムアクセスメモリセルアレイ２のワード信号９を
生成し、ビット線13には物理アドレスの正転信号が与え
られ、ビット線14には物理アドレスの反転信号が与えら
れ、それによってｍビットの物理アドレスがランダムア
クセスメモリセルアレイ２に書き込まれる。一方デコー
ダ6aは、アドレス信号18aを用いてアドレス変換装置の
同一エントリ内に設けられているランダムアクセスメモ
リセルアレイ3aのワード信号10aを生成し、ビット線30
にはデータの正転信号が与えられ、ビット線31にはデー
タの反転信号が与えられ、それによってｍビットのデー
タがランダムアクセスメモリセルアレイ3aに書き込まれ
る。さらにデコーダ6bは、アドレス信号18bを用いてア
ドレス変換装置の同一エントリ内に設けられているラン
ダムアクセスメモリセルアレイ3bのワード信号10bを生
成し、ビット線32にはデータの正転信号が与えられ、ビ
ット線33にはデータの反転信号が与えられ、それによっ
てｍビットのデータがランダムアクセスメモリセルアレ
イ3bに書き込まれる。

次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ１のビット線11,12にそれぞれｍビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ１は与えられた論理アドレスと格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線８に出力する。次いで一致検出線８を用いて、制御
手段５がランダムアクセスメモリセルアレイ２のワード
信号９を生成し、それによってランダムアクセスメモリ
セルアレイ２からｍビットの物理アドレスがビット線1
3,14に読み出され出力される。一方デコーダ6aはアドレ
ス信号18aを用いてアドレス変換装置の同一エントリ内
に設けられているランダムアクセスメモリセルアレイ3a
のワード信号10aを生成し、それによってランダムアク
セスメモリセルアレイ3aからｍビットとデータがビット
線30,31に読み出され出力される。さらにデコーダ6bは
アドレス信号18bを用いてアドレス変換装置の同一エン
トリ内に設けられているランダムアクセスメモリセルア
レイ3bのワード信号10bを生成し、それによってランダ
ムアクセスメモリセルアレイ3bからｍビットのデータが
ビット線32,33に読み出され出力される。

このように本実施例では、同一のエントリ内に複数の
ランダムアクセスメモリセルアレイが配置されており、
近接した場所からデータが出力されるため、データ転送
距離を非常に短くすることが可能であり、転送時間の短
縮化が図れる。特に、本実施例では２種類の第２のラン
ダムアクセスメモリセルアレイ3aと3bを、アドレス変換
装置の各エントリごとに交互に配置しており、例えば一
方の第２のランダムアクセスメモリセルアレイをキャッ
シュタグメモリ、他方の第２のランダムアクセスメモリ
セルアレイをキャッシュデータメモリとして用いること
なども可能である。

（実施例５） 第５図に本発明の第５の実施例のブロック構成を示
す。この実施例においても、第１の実施例と同様な要素
には同様な符号を付してある。第５図において、１は連
想メモリセルアレイ、2,3はランダムアクセスメモリセ
ルアレイ、4,6はデコーダ、５は制御手段、7,9,10はワ
ード線、８は一致検出線、11,12,13,14,15,16,34,35,3
6,37,38,39はビット線、17,18はアドレス信号である。

次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17−1,17−２を用いてデコーダ
４−1,4−２が連想メモリセルアレイ１−1,1−２のワー
ド信号７−1,7−２を生成し、ビット線11,34には論理ア
ドレスの正転信号が与えられ、ビット線12,35には論理
アドレスの反転信号が与えられ、それによってｍビット
の論理アドレスが連想メモリセルアレイ１−１に、ｎビ
ットの論理アドレスが連想メモリセルアレイ１−２に書
き込まれる。ワード信号７−1,7−２を用いて、制御手
段５−1,5−２が、ランダムアクセスメモリセルアレイ
２−1,2−２のワード信号９−1,9−２を生成し、ビット
線13,36には物理アドレス正転信号が与えられ、ビット
線14,37には物理アドレスの反転信号が与えられ、それ
によってｍビットの物理アドレスがランダムアクセスメ
モリセルアレイ２−１に、ｎビットの物理アドレスがラ
ンダムアクセスメモリセルアレイ２−２に書き込まれ
る。

一方デコーダ６は、アドレス信号18を用いてアドレス
変換装置の同一エントリ内に設けられているランダムア
クセスメモリセルアレイ３−1,3−２のワード信号10−
1,10−２を生成し、ビット線15,38にはデータの正転信
号が与えられ、ビット線16,39にはデータの反転信号が
与えられ、それによってｍビットのデータがランダムア
クセスメモリセルアレイ３−１に、ｎビットのデータが
ランダムアクセスメモリセルアレイ３−２に書き込まれ
る。

次に読み出し動作では、連想メモリセルアレイ１−１
のビット線11,12にそれぞれｍビットの論理アドレスの
正転信号と反転信号が与えられ、連想メモリセルアレイ
１−２のビット線34,35にそれぞれｎビットの論理アド
レスの正転信号と反転信号が与えられ、連想メモリセル
アレイ１−1,1−２は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線８−1,8−２に出力する。一致検出線８−1,8−２
を用いて制御手段５−1,5−２が、ランダムアクセスメ
モリセルアレイ２−1,2−２のワード信号９−1,9−２を
生成し、それによってランダムアクセスメモリセルアレ
イ２−１からｍビットの物理アドレスがビット線13,14
に読み出され、ランダムアクセスメモリセルアレイ２−
２からｎビットの物理アドレスがビット線36,37に読み
出され出力される。

一方デコーダ６はアドレス信号18を用いてアドレス変
換装置の同一エントリ内に設けられているランダムアク
セスメモリセルアレイ３−1,3−２のワード信号10−1,1
0−２を生成し、それによってランダムアクセスメモリ
セルアレイ３−１からｍビットのデータがビット線15,1
6に読み出され、ランダムアクセスメモリセルアレイ３
−２からｎビットのデータがビット線38,39に読み出さ
れ出力される。このとき、ランダムアクセスメモリセル
アレイ２−１と３−１、２−２と３−２は同一のエント
リ内に配置されているので、近接した場所からデータが
出力されることになる。

こうして本実施例の半導体記憶装置では、アドレス変
換装置の同一エントリ内に複数のランダムアクセスメモ
リセルアレイを配置して、それから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多く用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置したランダムアクセスメモリセルアレイを使用
できる効果もある。

なお第１のアドレス変換装置と第２のアドレス変換装
置の動作タイミングは同じでも、異なってもよい。さら
にアドレスとデータのビット数はｍ＞ｎ、ｍ＝ｎ、ｍ＜
ｎのどれでもよい。

（実施例６） 第６図に本発明の第６の実施例のブロック構成を示
す。上記第５の実施例と同様な要素には同じ符号を付し
てある。第６図において、１は連想メモリセルアレイ、
2,3はランダムアクセスメモリセルアレイ、4,6はデコー
ダ、５は制御手段、7,9,10はワード線、８は一致検出
線、11,12,13,14,15,16,34,35,36,37,38,39はビット
線、17,18はアドレス信号である。

次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ４が連想メ
モリセルアレイ１−1,1−２のワード信号７−1,7−２を
生成し、ビット線11,34には論理アドレスの正転信号が
与えられ、ビット線12,35には論理アドレスの反転信号
が与えられ、それによってｍビットの論理アドレスが連
想メモリセルアレイ１−１に、ｎビットの論理アドレス
が連想メモリセルアレイ１−２に書き込まれる。ワード
信号７−1,7−２を用いて、制御手段５−1,5−２が、ラ
ンダムアクセスメモリセルアレイ２−1,2−２のワード
信号９−1,9−２を生成し、ビット線13,36には物理アド
レスの正転信号が与えられ、ビット線14,37には物理ア
ドレスの反転信号が与えられ、それによってｍビットの
物理アドレスがランダムアクセスメモリセルアレイ２−
１に、ｎビットの物理アドレスがランダムアクセスメモ
リセルアレイ２−２に書き込まれる。

一方デコーダ６−1,6−２は、アドレス信号18−1,18
−２を用いてアドレス変換装置の同一エントリ内に設け
られているランダムアクセスメモリセルアレイ３−1,3
−２のワード信号10−1,10−２を生成し、ビット線15,3
8にはデータと正転信号が与えられ、ビット線16,39には
データの反転信号が与えられ、それによってｍビットの
データがランダムアクセスメモリセルアレイ３−１に、
ｎビットのデータがランダムアクセスメモリセルアレイ
３−２に書き込まれる。

次に読み出し動作では、連想メモリセルアレイ１−１
のビット線11,12にそれぞれｍビットの論理アドレスの
正転信号と反転信号が与えられ、連想メモリセルアレイ
１−２のビットせ34,35にそれぞれｎビットの論理アド
レスの正転信号と反転信号が与えられ、連想メモリセル
アレイ１−1,1−２は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線８−1,8−２に出力する。一致検出線８−1,8−２
を用いて制御手段５−1,5−２が、ランダムアクセスメ
モリセルアレイ２−1,2−２のワード信号９−1,9−２を
生成し、それによってランダムアクセスメモリセルアレ
イ２−１からｍビットの物理アドレスがビット線13,14
に読み出され、ランダムアクセスメモリセルアレイ２−
２からｎビットの物理アドレスがビット線36,37に読み
出され出力される。

一方デコーダ６−1,6−２はアドレス信号18−1,18−
２を用いてアドレス変換装置の同一エントリ内に設けら
れているランダムアクセスメモリセルアレイ３−1,3−
２のワード信号10−1,10−２を生成し、それによってラ
ンダムアクセスメモリセルアレイ３−１からｍビットの
データがビット線15,16に読み出され、ランダムアクセ
スメモリセルアレイ３−２からｎビットのデータがビッ
ト線38,39に読み出され出力される。このとき、ランダ
ムアクセスメモリセルアレイ２−１と３−１、２−２と
３−２は同一エントリ内に配置されているので、近接し
た場所からデータが出力されることになる。

こうして本実施例の半導体記憶装置では、アドレス変
換装置の同一エントリ内に複数のランダムアクセスメモ
リセルアレイを配置して、それから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多く用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置した連想メモリを使用できる効果もある。

なお第１のアドレス変換装置と第２のアドレス変換装
置の動作タイミングは同じでも、異なってもよい。さら
にアドレスとデータのビット数はｍ＞ｎ、ｍ＝ｎ、ｍ＜
ｎのどれでもよい。

発明の効果 以上の発明から明らかなように、本発明はアドレス変
換装置の同一エントリ内にいくつかのメモリを含む構成
となっており、これらは分離せずに配置されており、近
接した場所からデータを出力するため、アドレス変換装
置とメモリとの間のデータ転送距離が短くなり、転送時
間を短縮しうるという効果を有する。また、連想メモリ
セルとランダムアクセスメモリセルとをアレイ状に配置
したときにランダムアクセスメモリセルアレイ側に生じ
る不要な空間も、少なくとも二つのランダムアクセスメ
モリセルアレイをビット線に垂直な方向に平行に配置す
ることによりなくすことができ、集積密度を高めること
ができる。このように本発明によれば高速化および高集
積化が実現でき、実用上の効果は大なるものがある。

本発明はまた、二つのアドレス変換装置をデコーダを
中心に左右に配置しており、この場合一般的に多く用い
られている中央にデコーダがあり、その両側にメモリセ
ルアレイを配置したランダムアクセスメモリセルや中央
にデコーダがあり、その両側に連想メモリセルアレイを
配置した連想メモリを使用できる効果がある。左右２つ
のアドレス変換装置は独立に動作させることもでき、そ
の場合二つのアドレス変換装置の動作タイミングを異な
らせることもできる。さらにアドレスとデータのビット
数はｍ＞ｎ、ｍ＝ｎ、ｍ＜ｎの場合のいづれでも適用で
き、実用上の効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体記憶装置
の概略ブロック構成図、第２図は本発明の第２の実施例
における半導体記憶装置の概略ブロック構成図、第３図
は本発明の第３の実施例における半導体記憶装置の概略
ブロック構成図、第４図は本発明の第４の実施例におけ
る半導体記憶装置の概略ブロック構成図、第５図は本発
明の第５の実施例における半導体記憶装置の概略ブロッ
ク構成図、第６図は本発明の第６の実施例における半導
体記憶装置の概略ブロック構成図、第７図は本発明の実
施例における制御手段の回路図、第８図は本発明の実施
例における連想メモリセルの回路図、第９図は本発明の
実施例におけるランダムアクセスメモリセルの回路図で
ある。 １……連想メモリセルアレイ、2,3,3a,3b……ランダム
アクセスメモリセルアレイ、4,6,6a,6b……デコーダ、
５……制御手段、7,9,10,10a,10b……ワード信号、８…
…一致検出線、11,12,13,14,15,16,30,31,32,33,34,35,
36,37,38,39……ビット線、17,18,18a,18b……アドレス
信号、19……比較器、20……比較結果出力、21……タグ
メモリセルアレイ、22,24……制御信号、23……Ｐチャ
ネルMOSトランジスタ、25……論理和回路、26……論理
積回路、27……センスアンプ、28……ＮチャネルMOSト
ランジスタ、29……ＰチャネルMOSトランジスタ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】アドレス変換装置の１エントリが、少なく
   とも、ｍビットの論理アドレスを格納し比較する連想メ
   モリセルアレイと、ｍビットの物理アドレスを格納する
   第１のランダムアクセスメモリセルアレイと、ｍビット
   の第２のランダムアクセスメモリセルアレイと、前記連
   想メモリセルアレイのワード信号を生成する第１のデコ
   ード手段と、前記連想メモリセルアレイのワード信号お
   よび比較結果を用いて前記第１のランダムアクセスメモ
   リセルアレイのワード信号を生成する制御手段と、前記
   第２のランダムアクセスメモリセルアレイのワード信号
   を生成する第２のデコード手段とを備えた半導体記憶装
   置。
2. 【請求項２】複数のエントリを有する請求項（１）記載
   の半導体記憶装置。
3. 【請求項３】第２のランダムアクセスメモリセルアレイ
   がキャッシュタグメモリである請求項（１）または
   （２）記載の半導体記憶装置。
4. 【請求項４】１エントリに含まれるランダムアクセスメ
   モリセルアレイ群のうち少なくとも二つのランダムアク
   セスメモリセルアレイがビット線に垂直な方向に平行に
   配置されている請求項（１）から（３）のいずれかに記
   載の半導体記憶装置。
5. 【請求項５】第１のアドレス変換装置の１エントリが、
   ｍビットの論理アドレスを格納し比較する第１の連想メ
   モリセルアレイと、ｍビットの物理アドレスを格納する
   第１のランダムアクセスメモリセルアレイと、ｍビット
   の第２のランダムアクセスメモリセルアレイと、前記第
   １の連想メモリセルアレイのワード信号を生成する第１
   のデコード手段と、前記第１の連想メモリセルアレイの
   ワード信号および比較結果を用いて前記第１のランダム
   アクセスメモリセルアレイのワード信号を生成する第１
   の制御手段とを備え、 第２のアドレス変換装置の１エントリが、ｎビット論理
   アドレスを格納し比較する第２の連想メモリセルアレイ
   と、ｎビットの物理アドレスを格納する第３のランダム
   アクセスメモリセルアレイと、ｎビットの第４のランダ
   ムアクセスメモリセルアレイと、前記第２の連想メモリ
   セルアレイのワード信号を生成する第２のデコード手段
   と、前記第２の連想メモリセルアレイのワード信号およ
   び比較結果を用いて前記第３のランダムアクセスメモリ
   セルアレイのワード信号を生成する第２の制御手段とを
   備え、 前記第１および第２のアドレス変換装置の１エントリ
   が、第３のデコード手段を中心にビット線が平行になる
   ように左右に配置され、前記第２および第４のランダム
   アクセスメモリセルアレイのワード信号を前記第３のデ
   コード手段によって生成することを特徴とする半導体記
   憶装置。
6. 【請求項６】第１のアドレス変換装置の１エントリが、
   ｍビットの論理アドレスを格納し比較する第１の連想メ
   モリセルアレイと、ｍビットの物理アドレスを格納する
   第１のランダムアクセスメモリセルアレイと、ｍビット
   の第２のランダムアクセスメモリセルアレイと、前記第
   ２のランダムアクセスメモリセルアレイのワード信号を
   生成する第１のデコード手段と、第１の制御手段とを備
   え、 第２のアドレス変換装置の１エントリが、ｎビットの論
   理アドレスを格納し比較する第２の連想メモリセルアレ
   イと、ｎビットの物理アドレスを格納する第３のランダ
   ムアクセスメモリセルアレイと、ｎビットの第４のラン
   ダムアクセスメモリセルアレイと、前記第４のランダム
   アクセスメモリセルアレイのワード信号を生成する第２
   のデコード手段と、第２の制御手段とを備え、 前記第１および第２のアドレス変換装置の１エントリが
   第３のデコード手段を中心にビット線が平行になるよう
   に左右に配置され、前記第１および第２の連想メモリセ
   ルアレイのワード信号が前記第３のデコード手段によっ
   て生成され、前記第１の制御手段は前記第１の連想メモ
   リセルアレイのワード信号および比較結果を用いて前記
   第１のランダムアクセスメモリセルアレイのワード信号
   を生成し、前記第２の制御手段は前記第２の連想メモリ
   セルアレイのワード信号および比較結果を用いて前記第
   ３のランダムアクセスメモリセルアレイのワード信号を
   生成することを特徴とする半導体記憶装置。
7. 【請求項７】複数のエントリを有する請求項（５）また
   は（６）記載の半導体記憶装置。
8. 【請求項８】第２および第４のランダムアクセスメモリ
   セルアレイがキャッシュメモリである請求項（５）から
   （７）のいずれかに記載の半導体記憶装置。
9. 【請求項９】第１および第２のランダムアクセスメモリ
   セルアレイがビット線に垂直な方向に平行に配置され、
   かつ第３および第４のランダムアクセスメモリセルアレ
   イがビット線に垂直な方向に平行に配置されている請求
   項（５）から（８）のいずれかに記載の半導体記憶装
   置。