JP2576827B2 - デュアル・ポート・コンピュータ・メモリ装置、アクセス方法、コンピュータ・メモリ装置、及びメモリ構造 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・システム
において使用されるデュアル・ポート・メモリ装置の分
野に関する。

【０００２】

【従来の技術】高速の処理を達成するために、幾つかの
コンピュータでは幾つかの独立な実行ユニットを有し、
これらのユニットの幾つかは並行してコンピュータ・メ
モリをアクセスすることが可能である。これらのメモリ
は命令及びデータを記憶するためのキャッシュ・メモリ
を含み、これらはより速い実行スピードを達成するため
に使用される。

【０００３】従来の幾つかのメモリ装置は、１つの単一
アクセス・ポートを提供する。しかしながら、複数のア
クセス・ポートを支援するために、他の特殊なメモリ回
路が開発されてきた。これらはコンピュータ内の複数の
実行ユニットが、同時に幾つかのワードから成る情報を
要求する時に使用される。こうしたメモリは、通常、多
重ポート・メモリとして知られている。

【０００４】幾つかのコンピュータは、幾つかの命令を
並行に実行するため、１度に複数の命令ワードを提供さ
れる必要がある。各アクセス・オペレーションに対し
て、複数の命令ワードを提供可能な命令メモリが開発さ
れてきた。１サイクルにおいて、こうしたメモリが適切
にアドレスされると、これらは単一のメモリ・ライン内
のワード数に等しい多数の命令を提供することができ
る。すなわち、メモリ・ラインが複数の命令ワードから
成る。例えば、アクセスされる最下位ワードのアドレス
が、キャッシュ・メモリ・ラインのサイズの丁度倍数に
相当する時、キャッシュ・メモリは単一のワード・ライ
ン内に全てのワードの情報を提供することができる。特
に、キャッシュ・メモリが４ワードの隣接キャッシュ・
ライン（ライン内で０乃至３に番号付けされる）により
構成され、アドレスの下位２ビットが０に対応する場
合、キャッシュ・ラインの完全な４ワードが１メモリ・
サイクル・オペレーション内に読出される。しかしなが
ら、アクセスされるメモリ・ロケーションのアドレスの
キャッシュ・ライン・サイズによるモジュロ（modulo）
が０でない（ここでは、アクセスされるメモリ・ロケー
ションのアドレス（Ａ）とキャッシュ・ライン・サイズ
（Ｓ）の関係、ＡモジュロＳが０でないこと、すなわち
ＡがＳの倍数でないことを示す。）場合（すなわち、こ
の例では１と仮定する）、メモリは１サイクルにおい
て、フル・メモリ・ラインに含まれるワード数（ここで
は４ワード）よりも少ないワードのブロックを読出す。
この例では、第１ラインの位置１から始まる３ワードが
第１サイクルにおいて読出される。次にフル・ライン
（ここでは４）をラウンド・アウトする残りのワード
が、続くサイクルにおいて、次のワード・ラインから読
出される。この例では、次のラインの位置０で始まる１
ワードが次のサイクルで読出される。従来技術では、フ
ルのキャッシュ・ラインが要求され、アドレスのキャッ
シュ・ライン・サイズによるモジュロが０に等しくない
場合、多重キャッシュ・ラインから情報を読出すため
に、複数のサイクルを要した。

【０００５】従来技術は多重ポート（特にデュアル・ポ
ート）メモリ・デバイスをインプリメントする様々な方
法を含む。幾つかのメモリ装置では、独立な電気配線を
通じてメモリ記憶セルをアクセスするために、複数のワ
ード・ライン及びビット・ラインを使用する。このアプ
ローチは単一のポート・メモリと比較すると、通常、余
分な配線を収容するために、シリコン集積回路上にかな
り大きな領域を必要とする。また、これはメモリ内容を
ビット・ラインから読出すために必要なセンス増幅器の
複製を必要とし、１つのセンス増幅器がビット・ライン
の各セットに対応して必要となる。他の従来のデュアル
・ポート・メモリ・システムは、インターリーブド・メ
モリを使用する。インターリーブド・メモリは独立な単
一ポート・メモリの幾つかのブロックを有する。インタ
ーリーブド・デュアル・ポート・メモリは、読出される
又は書込まれるデータのアドレスが異なるブロックに配
置される場合に、同一マシン・サイクルにおいて、異な
るブロックをアクセス可能である。こうしたケース以外
は（すなわち２つのアドレスが同一ブロック内に存在す
る場合）、情報は同一のブロックから読出されるか書込
まれなければならず、インターリーブド・メモリは単一
ポート・メモリのように振る舞い、情報をアクセスする
ために２サイクル以上が必要となる。インターリーブド
・メモリはメモリ配列内においてワード・ライン及びビ
ット・ラインの複数のセットを使用する必要はないが、
アドレス・デコーダ、センス増幅器、及び読出し／書込
み制御回路などの他の回路の複製を必要とする。従っ
て、インターリーブド・メモリが集積回路にインプリメ
ントされる場合、典型的には、同一容量の単一ポート・
メモリに比較して、密度が低下する。

【０００６】従来技術の問題の指摘：従来の多重ポート
・メモリ回路は幾つかの制限を有する。メモリ内の記憶
ロケーションに対する同時アクセスを達成するために、
ワード・ライン及びビット・ラインの複数のセットを使
用することは、一般に、余分なチップ空間、回路の複雑
化の増加、より多くの実行時間、及び単一ポート・メモ
リ・デバイスに比較して高いコストを必要とする。従来
技術による多重ポート・メモリ回路は、命令キャッシュ
・メモリ内の異なるワード・ラインを、１メモリ・サイ
クル内でアクセスすることができない。従来の技術では
更に、命令キャッシュ・メモリから整列されていないキ
ャッシュ・ラインを読出すために、複数のサイクルを必
要とする。

【０００７】

【発明が解決しようとする課題】本発明の目的は、１セ
ットのワード・ライン及びビット・ラインだけを必要と
する、改良されたデュアル・ポート・メモリ装置を提供
することである。

【０００８】本発明の別の目的は、隣接するワード・ラ
イン上の読出し／書込みオペレーションを１マシン・サ
イクルで達成可能な改良されたメモリ装置を提供するこ
とである。

【０００９】用語の定義：メモリ配列はＮ垂直列×Ｍ水
平行の記憶ワードのマトリクスである。配列には合計Ｔ
個（Ｎ×Ｍ）のワードが存在する。列内の各ワードは複
数の記憶ビット（又はセル）を含む。記憶セル内に記憶
される情報は、'ビット・ライン'（典型的には'ビット
・ライン対'と称される２本のラインが、情報を相補形
式で読出すために使用される）を通じてアクセスされ、
アクセスが適切なアクセス・デバイスにより制御され
る。メモリ列内のワード内の全ての記憶セルは、同一の
'ワード・ライン' に接続されるビット・ライン・アク
セス・デバイスを有する。列内の情報の各ビットは'ビ
ット・ライン'（対）に接続される。１ワードがＪビッ
トを含む場合、一般に、フル・キャッシュ・ラインに対
応してＪ×Ｎ個のビット・ライン（対）が必要となる。
（半導体メモリの構成に関しては、R．L．Geiger、P．
E．Allen、N．R．Strader著 "VLSI Design Techniques
for Analog andDigital Circuits"（McGraw-Hill Publi
shing Company（１９９０年）、page 822 など）を参照
されたい。）

【００１０】次に述べる説明では、メモリ配列が以下の
ように構成されるものと仮定する。行内のワードは左か
ら右に昇順に構成され、ワードの行は下から上に昇順に
構成される。従って、配列の最左端の下隅のワードが最
下位メモリ・アドレスに対応し、配列の最右端の上隅の
ワードが最上位メモリ・アドレスに対応する。もちろん
他の順序構成も可能である。

【００１１】記憶セル又は記憶ビット（時にはビットと
も称される）は、情報の１ビットを記憶するメモリ配列
内のハードウェア・ロケーションである。

【００１２】キャッシュ・ラインはメモリ配列の全体の
行である。キャッシュ・ラインは、キャッシュ・メモリ
として機能する配列内で使用されるメモリの複数のワー
ドを含む。

【００１３】アクセス・ポートは、メモリ配列内の特定
のワード・ロケーションを決定するアドレス・ラインの
セット、データをメモリ配列に及びメモリ配列から転送
するデータ・ラインのセット、及びメモリ上で要求され
るオペレーションのタイプ（すなわち読出し又は書込
み）及びオペレーション・タイミングを決定するための
制御ラインのセットを含む。

【００１４】行デコーダ（ワード・ライン・デコーダと
も称される）は、任意のメモリ・オペレーションにおい
てアクセスされなければならないメモリ・ワード・ライ
ンを決定する電子デバイスである。任意のメモリ・オペ
レーションに対応して、１個の２進デコーダが多くても
１ワード・ラインをイネーブルする。本開示において使
用されるデコーダは、従来のメモリ・デバイスにおいて
使用されるものと同じでよい。ワード・デコーダへの入
力は、メモリに対するフル・アドレス・ラインのサブセ
ットである。アドレスの１部は、アクセスされる情報が
存在するワード・ライン又は行を決定するために使用さ
れる。アドレスの残りのビット（すなわち行デコーダ内
で使用されないビット）は、ワード・ライン内の情報の
ロケーションを一意的に選択するために、列デコーダに
より使用される。

【００１５】ワード・ラインの駆動は、任意の行内のメ
モリ記憶素子をビット・ラインに接続する（又はビット
・ラインから切断する）ために、電気信号をワード・ラ
イン配線上にセットすることを意味する。典型的には、
これはワード・ラインをグラウンド電位又は電源電位に
接続することに相当する。

【００１６】ワード・ラインをイネーブルすることは、
任意の行のメモリ記憶素子がビット・ラインに接続され
るように、ワード・ライン配線を電気信号により駆動す
ることを意味する。

【００１７】ワード・ラインの切断は、ワード・ライン
上の電気信号が切断の一方の側から駆動される場合に、
その信号が他の側に伝播しないように、任意の行内のワ
ード又はビット間のロケーションにおけるワード・ライ
ンを開放することを意味する。ここではワード・ライン
のセクションがワード・ライン・デコーダから切断され
ている場合に、そのセクションが接続される記憶セルを
イネーブルしない状態を維持するものとする。

【００１８】メモリ・ワードの読出しは、メモリ・ワー
ドの記憶セルをビット・ラインに接続することにより達
成される。これは対応するワード・ラインをイネーブル
し、ビット・ラインを介して電気信号をセンス増幅器に
受信することにより実施される。

【００１９】メモリ・ワードの書込みは、メモリ・ワー
ドの記憶セルをビット・ラインに接続し、対応するワー
ド・ラインをイネーブルし、所望の電気信号を記憶セル
に強要する適切な書込み回路を使用することにより達成
される。

【００２０】

【課題を解決するための手段】本発明は、メモリ・デバ
イス内のワード・ラインのオペレーションの制御に基づ
き、デュアル・ポート・メモリをインプリメントする改
良された方法及び装置を提供する。この方法はコンピュ
ータ・システム内にデュアル・ポート・データ・キャッ
シュ・メモリ及び命令キャッシュ・メモリの両者を生成
するために使用される。

【００２１】最初に、データ・キャッシュ・メモリに関
する装置及び方法について説明する。メモリ構造は、通
常、幾つかの行を有する配列を含み、各行は等しい数の
ビット（メモリ記憶セル又は素子）を有する。各行は任
意の数のワードに区分され、ワードは行内のビットから
構成される。各行のワード内のメモリ記憶セル又は素子
（ビット）は、ビット・ライン・アクセス・デバイスを
イネーブルするその行に対応するワード・ラインによ
り、それぞれのビット・ラインに接続される。

【００２２】本装置は２個の行デコーダを使用し、それ
ぞれがワード・ラインの各サイド（すなわち左側と右
側）に設けられる。デコーダへ入力されるアドレスが、
特定の行のアクセスを示す時に、各行デコーダは任意の
ワード・ラインをイネーブルする。活動化されるワード
・ラインの記憶セルが、適切な回路（すなわちセンス増
幅器又は書込み制御回路）に接続されるビット・ライン
によりアクセス（読出し又は書込み）される。異なる電
気信号により同一のワード・ラインを駆動する行デコー
ダ間の衝突を回避するために、ワード・ライン・アクセ
ス・スイッチが行内のワード境界間のロケーションに配
置される。アクセス・スイッチはワード・ラインを２つ
の別のセクションに切断することができる。これらのス
イッチを活動化するための制御信号が制御論理により提
供される。メモリが読出し／書込みのためにアクセスさ
れない時、スイッチは通常、クローズされる。すなわ
ち、各ワード・ラインはフルに接続され、両方のデコー
ダはワード・ラインをイネーブルしない。２ポート・オ
ペレーションが要求される時、適切な制御論理がこれら
のスイッチへの制御信号を決定し、スイッチをクローズ
の状態に維持するか、或いは要求に従いそれらをオープ
ンする。

【００２３】命令キャッシュ・メモリにおいて使用され
る装置及び方法について次に説明する。命令メモリの具
体化は、１個の行デコーダ、及びワード・ラインのワー
ド境界間に配置される制御スイッチのセットを有する上
述の装置を必要とする。制御スイッチは従って全てのワ
ード・ラインを２つのセクションに分割可能であり、一
方は直接行デコーダに接続され、他方はこのデコーダか
ら切断される。制御スイッチはまた、アドレスされる行
の接続されるセクションを、次の隣接行の切断されるセ
クションに結合し、この最後のセクションに対して別の
接続を提供する。丁度キャッシュ・ライン境界上で開始
するアドレスにおいて、フル・キャッシュ・ラインが要
求される時、メモリは従来のメモリ配列として振る舞
い、フル・キャッシュ・ラインがアクセスされる。しか
しながら、開始アドレスがキャッシュ・ライン・サイズ
の倍数に合致しない場合、適切な制御論理が適切な制御
スイッチを活動化し、アドレスされるワード・ラインの
活動サイド（開始アドレス又はベース・アドレスにより
決定される）をイネーブルする一方、配列の次の隣接ワ
ード・ラインの非活動サイドをイネーブルする。２つの
イネーブルされる部分が１マシン・サイクル内でアクセ
スされ、命令の１フル・キャッシュ・ラインに対するア
クセスを提供する。命令の完全な行がポートに配置され
る以前に、データ配列回路が命令を適切な方法で順序化
する。

【００２４】

【実施例】図１は、複数の機能ユニット１０１乃至１０
４を使用する一般的なコンピュータ・アーキテクチャ１
００（'スーパースケーラ・アーキテクチャ'とも称され
る）を示す。コンピュータ主処理ユニット１１０は幾つ
かのユニット（命令フェッチ／ディスパッチ・ユニット
１０１、２つの整数ユニット１０２、２つのロード／ス
トア・ユニット１０３、及び１つの浮動小数点ユニット
１０４）を含み、幾つかの命令を並行して実行すること
ができる。２つのロード／ストア・ユニット１０３が並
列に機能することを可能とするために、データ・キャッ
シュ１２０は２ポート１３５を有するメモリ配列１３０
を有する。本発明はこうしたデータ・キャッシュ・メモ
リ配列１３０の構成及びオペレーションに関する。図１
に示されるスーパースケーラ・コンピュータは、同一の
マシン・サイクルの間に、１度に幾つかの命令を読出し
及び実行することができる。命令及びデータへの同時及
び独立なアクセスを可能とするために、命令キャッシュ
・メモリ２４０及びデータ・キャッシュ・メモリ１２０
は独立である。

【００２５】こうした一般的アーキテクチャの詳細オペ
レーションについては、MikeJohnson著"Superscalar Mi
croprocessor Design"（Prentice Hall、1991、page44
など）に述べられている。

【００２６】図２は図１に示されるものと同一の一般的
スーパースケーラ・コンピュータ・アーキテクチャ２０
０を示す。ここでは命令ユニット１０１、整数ユニット
１０２、ロード／ストア・ユニット１０３、及び浮動小
数点ユニット１０４は上述と同じ機能を実行する。本発
明はデータ・キャッシュ・メモリ１２０内のデュアル・
ポート・メモリ配列１３０として使用される。しかしな
がら、本発明はまた命令キャッシュ・メモリ配列２４０
としても使用され、命令フェッチ要求の命令メモリ配列
２５０の開始アドレス（ベース・アドレス）とは無関係
に、フル命令キャッシュ・ラインに対する命令ユニット
１０１アクセスを提供する。命令フェッチ／ディスパッ
チ・ユニット１０１は、パス２４５を介して、命令キャ
ッシュ２４０から同時に複数の命令を読出し、それらを
適切な実行ユニット１０２乃至１０４にディスパッチす
る。命令キャッシュ２４０の目的は、常に主処理ユニッ
ト１１０に、主処理ユニット１１０が処理可能な最大数
の命令を提供することである。読出される命令のこの最
大数は、命令キャッシュ・メモリ内のライン内のワード
数に等しい。

【００２７】図３は本発明によるワード・ライン・アク
セス制御方法を使用するデュアル・ポート・メモリ３０
０の構造を示す。デュアル・ポート・メモリ３００は図
１のブロック１２０において使用される１実施例であ
る。デュアル・ポート・メモリ３００はメモリ配列３２
０、メモリ配列３２０のワード・ライン（典型的には３
２５）を駆動する左行デコーダ３４４及び右行デコーダ
３４６、２つのデータ・マルチプレクサ（３１４及び３
１６）、アドレス比較器及び制御論理ブロック３６０、
及びアドレス・マルチプレクサ３５０を含む。

【００２８】この実施例では、配列３２０において実行
されるオペレーションのタイプが、制御ライン３７１、
３７２、３７３及び３７４により決定される。制御ライ
ン３７１はアクセス・ポート０に対する読出し要求であ
る。制御ライン３７２はアクセス・ポート０に対する書
込み要求である。制御ライン３７３はアクセス・ポート
１に対する読出し要求であり、制御ライン３７４はアク
セス・ポート１に対する書込み要求である。

【００２９】好適なメモリ配列３２０は、記憶セルの行
（典型的には３２６）を任意のビット長のワードと称さ
れるグループに編成される。メモリ配列３２０はまた、
境界（典型的には３８０、３８１、３８２、３８３及び
３８４）により定義される列を有する。本実施例では、
境界が各行を４つのワードに分割する。

【００３０】メモリ配列３２０において、列内のワード
は、行内の最下位アドレスに対応するワードが左側に、
また行内の最上位アドレスに対応するワードが右側に配
置されるように編成されるものとする。すなわち、ある
行内のワードは左から右に昇順で編成される。もちろ
ん、行内のワードが降順で編成されることも可能であ
る。

【００３１】境界は一般に、メモリ配列３２０の行３２
６内のワード３３５の開始及び終了を定義する。従っ
て、境界３８０、３８１、３８２、３８３及び３８４
は、任意の数の行ビット（一般にその幅に関して１ワー
ド３３５と称される）から成る列３２８を定義する。ワ
ード・ライン・アクセス・スイッチ（典型的には３３
０）が、各行３２６上の各境界３８０、３８１、３８
２、３８３及び３８４に配置される。各ワード・ライン
・アクセス・スイッチ３３０はアドレス比較器及び制御
論理ブロック３６０により、制御ライン３６４のセット
の内の１ライン（３６４０、３６４１、３６４２、３６
４３及び３６４４など）を介して制御される（オープン
又はクローズされる）。列（３８１など）内のワード・
ライン・アクセス・スイッチは、全て同一の垂直方向制
御ライン（３６４１など）により制御される。ワード・
ライン・アクセス・スイッチ３３０がオープンされる
と、スイッチが配置される行３２６のワード・ライン３
２５が、２つのセクションすなわち右セクション及び左
セクションに電気的に分離される。メモリがアクセスさ
れない時、全てのワード・ライン・アクセス・スイッチ
はクローズされる。すなわち、全てのラインが左デコー
ダから右デコーダにフルに接続される。

【００３２】このメモリ内で使用されるデコーダ３４４
及び３４６は、従来のメモリ内で使用される従来の２進
デコーダである。各デコーダ３４４及び３４６に対応す
るタイプ３２５の１ワード・ラインだけが、任意のメモ
リ・サイクルにおいてイネーブルされる。

【００３３】内部双方向データ・ライン３１５０、３１
５１、３１５２及び３１５３は、ビット・ラインの出力
をデータ・マルチプレクサ及び読出し／書込み増幅ブロ
ック３１４及び３１６に接続する。特に、内部データ・
ライン３１５０は最左端列のワードのビット・ラインを
２つのブロック３１４及び３１６に接続し、内部データ
・ライン３１５１は同様に第２列を同じブロック３１４
及び３１６に接続し、内部データ・ライン３１５２は第
３列をデータ・マルチプレクサ３１４及び３１６に接続
し、内部データ・ライン３１５３は最右端列のワードを
データ・マルチプレクサ３１４及び３１６に接続する。

【００３４】マルチプレクサ及び読出し／書込み増幅ブ
ロック３１４及び３１６もまた、従来のマルチプレクサ
を含む。読出しオペレーションにおいて、データ・マル
チプレクサ３１４は４つのソース３１５０、３１５２、
３１５２及び３１５３（ＩＤ０［０．．ｊ］、ＩＤ１
［０．．ｊ］、ＩＤ２［０．．ｊ］及びＩＤ３［０．．
ｊ］）の１つから入力を受信し、１出力をデータ出力バ
ス３０４に選択する。書込みオペレーションにおいて
は、入力ライン３０４が適切な内部ライン３１５０乃至
３１５３の１つに転送される。データ・マルチプレクサ
３１６についても同様に動作する。

【００３５】入来するアドレス・ラインの２つのセット
は（ｋ＋１）ビット幅と仮定する。これらの２つの入力
アドレスＡ０［０．．Ｋ］（３９２及び３９６など）及
びＡ１［０．．Ｋ］（３９３及び３９７など）は２つの
部分に分離され、第１部分は列アドレスと称され、第２
の部分はワード・アドレスと称される。好適な実施例で
は、第１部分は各入力アドレスの低位ビットを含み、第
２部分はアドレスの残りの部分を含む。メモリ配列内に
配置されるワードは、アクセス情報が存在するワード・
ラインを選択する行アドレス・ビット（３９６及び３９
７）、及び選択された行のどこに情報が配置されている
かを決定する列アドレス（３９２及び３９３）を使用し
てアクセス（読出し／書込み）される。列アドレスに要
求される低位ビット数は、行サイズの対数底２に等し
い。（すなわち４ワードの行サイズの場合、２ビットが
要求され、また８ワードの行サイズの場合、３ビットが
要求される。）

【００３６】第１アドレス（本実施例におけるＡ０
［０．．１］）の列アドレス（行ビット）はライン３９
２に導かれ、行アドレス（高位ビットＡ０［２．．
Ｋ］）はライン３９６に導かれる。第２アドレス（本実
施例のＡ１［０．．１］）の列アドレス（低位ビット）
はライン３９３に導かれ、ワード・アドレス（高位ビッ
トＡ１［２．．Ｋ］）はライン３９７に導かれる。使用
される低位ビット数は、キャッシュ・ラインのサイズ
（図３の例では４ワード幅である）の対数底２に等しい
ので、２つの低位ビットが使用される。

【００３７】アドレス・マルチプレクサ３５０は制御ブ
ロック３６０で生成されるライン３４９により制御さ
れ、次の様に動作する。制御ライン３４９がグラウンド
電位の時、入力アドレス・ライン３９６（第１アドレス
の行アドレス）が出力ライン３５４に、また入力ライン
３９７（第２アドレスの行アドレス）が出力ライン３５
６にそれぞれ接続される。また、入力制御ラインが電源
電位の時は、入力アドレス・ライン３９６が出力ライン
３５６に、また入力アドレス・ライン３９７が出力ライ
ン３５４にそれぞれ接続される。

【００３８】制御ライン３６１及び３６２がブロック３
６０により駆動される。これらのラインは、ワード・ラ
イン３２５がライン３７１、３７２、３７３及び３７４
上の保留の要求に基づき、任意のサイクルにおいてイネ
ーブルにされる必要があるか否かを、ブロック３４４及
び３４６に示す。

【００３９】アドレス比較器及び制御論理ブロック３６
０は、入力アドレス３９２及び３９３の低位ビットの２
つのセット（Ａ０［０．．１］及びＡ１［０．．１］）
を入力に受信する。これらのアドレスの低位ビットは、
次に示す３つの状態の内の１つを決定するために、ブロ
ック３６０で使用される。 ｉ）低位ビット３９２及び３９３が等しい。この場合、
メモリはデュアル・ポート・デバイスとして機能せず、
ポート３９３（又はポート３９２）は'待機'信号３８９
として送られる。左側のデコーダ３４４だけがライン３
６１を通じてイネーブルされる。 ｉｉ）低位ビット３９２の値が３９３上の値よりも小さ
い。この時、第１アドレス３９６の高位部分（Ａ０
［２．．Ｋ］）が、アドレス・マルチプレクサ３５０に
より出力ライン３５４を介して、デコーダ３４４に導か
れ、第２アドレス３９７の高位部分（Ａ１［２．．
Ｋ］）は、アドレス・マルチプレクサ３５０により出力
ライン３５６を介して、デコーダ３４６に導かれる。制
御ライン３４９はグラウンド電位にセットされる。両方
のデコーダ３４４及び３４６が、それぞれ制御ライン３
６１及び３６２を介して、イネーブルされる。 ｉｉｉ）低位ビット３９２の値が３９３上の値よりも大
きい。この時、第１アドレス３９６の高位部分（Ａ０
［２．．Ｋ］）が、アドレス・マルチプレクサ３５０に
より出力ライン３５６を介して、デコーダ３４６に導か
れる。アドレス３９７の高位部分についても、アドレス
・マルチプレクサ３５０により出力ライン３５４を介し
て、デコーダ３４４に導かれる。制御ライン３４９は電
源電位にセットされる。両方のデコーダ３４４及び３４
６が、それぞれ制御ライン３６１及び３６２を介して、
イネーブルされる。

【００４０】同時にアドレス比較器及び制御論理３６０
は、上述の３つのケースにおいて、列３８０、３８１、
３８２、３８３及び３８４のスイッチ３３０に対し、次
に示すオペレーションを実行する。 ｉ）低位ビット３９２及び３９３が等しい。この時、左
側のデコーダ３４４だけが活動化され、右側のデコーダ
はあらゆるその出力ライン３２５をイネーブルしない。
境界３８４における最右端列のスイッチ３３０がオープ
ンされ、右行のデコーダ３４６を配列３２０内のワード
・ライン３２５から切断する。（別の実施例では、デコ
ーダ３４４及び３４６の役割が逆転される。） ｉｉ）低位ビット３９２の値が３９３よりも小さい。こ
の時、ブロック３６０内の制御論理は、低位２ビット３
９２によりアドレスされるワードの右の境界のスイッチ
３３０をオープンする。（例えば、アドレス・ラインＡ
０［０．．１］が値１を示す場合、境界３８２のスイッ
チがオープンされる。）制御論理ブロック３６０はま
た、低位２ビット３９３によりアドレスされるワードの
左の境界のスイッチ３３０をオープンする。（例えば、
アドレス・ラインＡ１［０．．１］が値３を示す場合、
境界３８３のスイッチがオープンされる。） ｉｉｉ）低位ビット３９２の値が３９３の値よりも大き
い。この時、ブロック３６０内の制御論理は、低位２ビ
ット３９２によりアドレスされるワードの左の境界のス
イッチ３３０をオープンする。（例えば、アドレス・ラ
インＡ０［０．．１］が値２を示す場合、境界３８２の
スイッチがオープンされる。）制御論理ブロック３６０
はまた、低位２ビット３９３によりアドレスされるワー
ドの右の境界のスイッチ３３０をオープンする。（例え
ば、アドレス・ラインＡ１［０．．１］が値０を示す場
合、境界３８１のスイッチがオープンされる。）

【００４１】データ・マルチプレクサ３１４及び３１６
のオペレーションは、制御ライン３４７及び３４８によ
り、次のように決定される。メモリ・アクセス・オペレ
ーションでは、制御論理ブロック３６０がライン３４７
を介して、マルチプレクサ３１４に、データ・ライン３
０４を第１アドレス（Ａ０［０．．１］）の低位２ビッ
ト３９２により指定される内部データ・ライン３１５
０、３１５１、３１５２及び３１５３の１つのセットに
接続するように信号を送る。制御論理ブロック３６０は
また、ライン３４８を介して、マルチプレクサ３１６に
データ・ライン３０６を第２アドレス（Ａ１［０．．
１］）の低位２ビット３９３により指定される内部デー
タ・ラインの１つのセットに接続するように信号を送
る。例として、アドレス・ライン３９２が値２に等し
く、アドレス・ライン３９３が値３に等しい場合、マル
チプレクサ３１４はデータ・ライン３０４を内部ライン
３１５２に接続し、マルチプレクサ３１６は内部データ
・ライン３１５３をデータ・ライン３０６に接続する。

【００４２】図４はワード要素３３５のセクション及び
ワード・ライン・アクセス・スイッチ３３０のオペレー
ションの詳細を示す。単純化のため、２つの記憶セル
（ビット）４２０だけが示される。ワード・ライン・ア
クセス・スイッチ３３０の好適な実施例の１つが示され
る。使用されるシリコン技術に依存して、他の実施例も
可能であり、こうしたものについても本開示により考慮
される。

【００４３】メモリ記憶セル／素子（典型的には４２
０）は、トランジスタＮＭＯＳデバイス（典型的には４
２１及び４２２）を介して、ビット・ライン４１０及び
４１１に接続される。これは従来の信号ポート・メモリ
における場合のように実施される。読出し／書込み制御
回路ブロック４３０が、記憶セル４２０から情報を読出
し、またそれへ情報を書込むために提供される。ワード
・ライン３２５は、セル４２０を相補ビット・ライン４
１０及び４１１に接続するために、デバイス４２１及び
４２２をイネーブルする。

【００４４】ワード・ライン・アクセス・スイッチ３３
０のオペレーションは、ＣＭＯＳ論理における従来の'
伝送ゲート'のオペレーションと同じであり、次のよう
に説明される。制御ライン（典型的には３６４１）が活
動状態の時（すなわち電源電圧電位に接続される時）、
ＮＭＯＳデバイス３３１はそのゲートに電源電位を有
し、導通し、ＰＭＯＳデバイス３３２はインバータ３３
３を介して、そのゲートにグラウンド電位を有し、同様
に導通する。デバイス３３１及び３３２の両者が従って
導通し、ワード・ライン３２５上の電気信号がワード・
ライン３２５に沿って、アクセス・スイッチ３３０を横
断して伝播される。すなわちアクセス・スイッチ３３０
はクローズされる。

【００４５】制御ライン３６４１が非活動状態の時（す
なわちグラウンド電位に接続される時）、ＮＭＯＳデバ
イス３３１は非導通状態で、ＰＭＯＳデバイス３３２も
また非導通状態である。従って、ワード・ライン３２５
は、スイッチ素子３３０の右と左の２つのセクションに
分離される。この場合、制御スイッチ３３０はオープン
である。

【００４６】ＮＭＯＳデバイス４９１は小サイズのＮＭ
ＯＳトランジスタであり、そのゲートが永久に電源電圧
電位に接続され、ドレインがワード・ライン３２５に、
またソースがグラウンド電位に接続される。こうした１
つのトランジスタが、各ワード３３５につき（或いは境
界間の各ビット・グループ間の）各ワード・ライン３２
５内に存在する。このトランジスタは、ワードのいずれ
のサイドのアクセス・スイッチ３３０もオープン状態の
時、ワード３３５内のワード・ライン３２５のセクショ
ンに対し、グラウンド電位への弱い接続を提供する。こ
のように、ワード・ライン３３５のセクションがフロー
ティング状態、すなわちグラウンド電位又は電源電圧電
位のいずれにも接続されない状態になることはない。ワ
ード３３５の左と右の両方のスイッチ３３０がオープン
の時、トランジスタ４９１は、それらの間のワード・ラ
インのセクションをグラウンド電位に接続する。トラン
ジスタ４９１の寸法は、２つのアクセス・スイッチ３３
０の一方（又は両方）がクローズされる時に、ワード・
ライン３２５に沿って伝播される信号がＮＭＯＳトラン
ジスタ４９１の存在により影響されないように、小さく
設計される。

【００４７】図５はデュアル・ポート・データ・キャッ
シュ・メモリにおいて使用される本発明の方法を要約す
る流れ図である。この説明では、キャッシュ・ラインは
Ｎワードを含むものとし、アドレスの低位部分にｎ＝ｌ
ｏｇ２（Ｎ）ビットが提供される。図３ではＮは４に等
しく、ｎは２に等しい。更にメモリ配列は合計Ｔワード
を有するものとする。

【００４８】判断ブロック５０５では、現サイクルにお
いてデータ・キャッシュ・メモリから要求されるアクセ
ス（読出し又は書込み）の回数が、ライン３７１、３７
２、３７３及び３７４（図３のＲ０、Ｗ０、Ｒ１及びＷ
１）を調査することにより決定される。メモリの２つの
ポートの一方において１つの要求だけが保留の場合、次
のステップがブロック５１０で示すように実行される。
２つの要求が保留の場合には、次のステップがブロック
５１５に示されるように実行される。

【００４９】ブロック５１０において、メモリは従来の
単一ポート・メモリとして動作する。図３を参照された
い。要求がポート０上で保留の場合（すなわちアドレス
・ライン３９２及び制御ライン３７１及び３７２の一方
が活動状態の場合）、境界３８４に配置されるスイッチ
３３０がオープンされ、メモリは従来の単一ポート・メ
モリとして機能し、左側のデコーダ３４４がワード・ラ
イン３２５を駆動する。次に、データ・マルチプレクサ
３１４がデータをデータ・ライン３０４に転送するため
に使用される。その代わりに、要求がポート１上で保留
の場合には（すなわちアドレス・ライン３９３及び制御
ライン３７３及び３７４の一方が活動状態の場合）、境
界３８０に配置されるスイッチ３３０がオープンされ、
メモリは従来の単一ポート・メモリとして機能し、右側
のデコーダ３４６がワード・ライン３２５を駆動する。
データ・マルチプレクサ３１６がデータをデータ・ライ
ン３０６に、又は３０６から転送するために使用され
る。

【００５０】ブロック５１５では、２つのポート（３９
２及び３９３）のアドレスの低位 'ｎ' ビットが、ハー
ドウェア・ブロック３６０内で調査される。図３を参照
されたい。これらのビットが同一の場合、現メモリ・サ
イクルにおいて１アクセスだけが可能であり、次のステ
ップがブロック５２５で示されるように実行される。１
つのポートがメモリ上で動作するようにイネーブルさ
れ、他は次の有効メモリ・サイクルまで、図３の'待機'
ライン３８９を活動化することにより維持される。低位
ビットが異なる場合は、これらはメモリ配列の左側デコ
ーダ及び右側デコーダに導かれるアドレスを決定するた
めに使用される。図３及び図４を参照されたい。低位ア
ドレスビットが異なる時、次のステップがブロック５２
０で示されるように実行される。

【００５１】ブロック５２０では、２つの入来アドレス
の行アドレス部分が、アドレス・マルチプレクサ３５０
を使用して、左デコーダ及び右デコーダに物理的に導か
れる。低位'ｎ'ビットを含む入来アドレスが配列の左デ
コーダに導かれ、高位２ビットを含むアドレスが右デコ
ーダに導かれる。同時に、データ・マルチプレクサのソ
ースを選択するために、すなわちデータをメモリから正
しいデータ・ポート３０４又は３０６に導くために、又
は正しいデータ・ポートからメモリに導くために、同一
の低位'ｎ'ビットが使用される。

【００５２】ブロック５２５では、メモリは従来の単一
ポート・メモリとして動作する。このブロックはブロッ
ク５１０と同じであり、ここでは１つのポートだけ（ポ
ート０）が動作するものと仮定する。代わりに、ポート
１だけが動作するものとしても良い。

【００５３】ブロック５３０では、低位'ｎ'ビットが選
択されたロケーションのワード・ラインを切断するため
に、次のように使用される。左デコーダは左サイドから
アクセスされなければならないワードを含むワード・ラ
インを駆動する。右デコーダは右サイドからアクセスさ
れなければならないワードを含むワード・ラインを駆動
する。例えば、左デコーダへの低位'ｎ'ビットが値１を
受信する場合、左サイドのワード・ラインはワード１の
右境界で切断される。右デコーダへの低位２ビットが値
３を受信する場合、右サイドのワード・ラインはワード
３の左境界で切断される。

【００５４】ブロック５３５では、ワード・ラインがデ
コーダからイネーブルされ、アドレスされるワード・ビ
ット・ライン（典型的には４１０及び４１１）をアクセ
ス・デバイス（典型的には４２１及び４２２）を介し
て、アドレスされるワードの記憶セル（典型的には４２
０）に接続することにより、配列内のアドレスされたワ
ードが読出し又は書込みされる。

【００５５】ブロック５４０では、マルチプレクサ３１
４及び３１６がワードをデータ・ポートから正しいワー
ド列に、又は正しいワード列からデータ・ポートに導
く。これはアドレスＡ０及びＡ１の低位'ｎ'ビットを調
査することにより実施される。データ・マルチプレクサ
３１４はデータ・ライン３０４を、列アドレス・ビット
３４７により指定される内部データ・ライン３１５０、
３１５１、３１５２又は３１５３の１つに接続する。デ
ータ・マルチプレクサ３１６についても、列アドレス３
４８からの情報を使用して、同様に機能する。

【００５６】図６は本発明により導入される命令キャッ
シュ・メモリ６００の構造を示す（図２のブロック２４
０で示される）。図６において、命令キャッシュ・メモ
リ・ポートは、（ｋ＋１）本のアドレス・ラインＡ０
［０．．ｋ］６２２、（ｑ＋１）本のデータ・ラインＤ
０［０．．ｑ］６０４、読出し制御ラインＲ０ ６２
１、を含むものとする。各配列行は典型的に６３４で示
される４ワードを含む。データ・ライン・バス６０４の
幅はメモリ配列６２０内のワード６３４の幅の４倍に等
しい。すなわち、行の合計ビット数に等しい。

【００５７】図は制御スイッチと称される新たなタイプ
のワード・ライン・スイッチを使用し、これについては
以降で説明され、また図７に示される。

【００５８】増幅器及びデータ配列及び回転器ブロック
６１０の機能は以下のようである。ビット・ラインは増
幅器がこのブロック内に含まれることを検出する。ビッ
ト・ライン・センス増幅器は従来のメモリの場合と同様
である。データ回転器はデータ・ラインの４つのセット
６９０、６９１、６９２及び６９３を入力し、低位 '
ｎ' アドレス・ビットの値に依存して、最低入力アドレ
スが常に出力ライン６０４の左に配置されて現れるよう
に、それらを再割当てする。他のデータ（ワード）は昇
順で配列される。偶然に本実施例では、命令のフル・キ
ャッシュ・ラインを形成する追加情報を提供するために
使用されるメモリ内の次のラインが、実行される次のラ
インに相当する。ラインの順序は２進デコーダ６４０に
より決定される。

【００５９】デコーダ６４０は従来のメモリにおいて使
用される従来の２進デコーダである。ワード・ライン
（一般に６２５）出力（６２５１から６２５８）は昇順
でデコードされるものとする。すなわち、ワード・ライ
ン６２５１がライン６８４上の最低位の入力アドレスに
対応し、ライン６２５８がライン６８４上の最高位の入
力アドレスに対応する。

【００６０】メモリ配列６２０は、任意のビット長のワ
ード（６３４など）と称されるグループに編成される、
記憶セルの行（典型的には６２６）を有する。メモリ配
列６２０はまた境界（典型的には６８０、６８１及び６
８２）により定義されるワードの列を有する。

【００６１】境界は一般に、メモリ配列６２０の行６２
６内のワード６３４の開始及び終了を定義する。従っ
て、境界６８０、６８１及び６８２は、ワードの列６２
８を定義する。ワード・ライン制御スイッチ６３０は、
各境界６８０、６８１及び６８２における各行６２６上
に配置される。各ワード・ライン制御スイッチ６３０は
アドレス制御論理ブロック６６０により、ライン６８６
１、６８６２及び６８６３のセット内の１本により制御
（オープン及びクローズ）される。ワード・ライン制御
スイッチ６３０が図７で説明される。制御スイッチ６３
０は通常クローズされ、ワード・ライン６２５は行６２
６を横断してフルに接続される。

【００６２】ワード・ライン制御スイッチ６３０が活動
化される時、これはスイッチが配置される行６２６のワ
ード・ライン６２５を、右セクションと左セクションの
２つのセクションに電気的に切断する。同時に、同じ境
界の全ての制御スイッチがそれぞれのワード・ライン６
２５を同様に電気的に切断する。図６において、各ワー
ド・ライン６２５の右セクションは、デコーダ６４０に
接続された状態を維持する。各制御スイッチは更にそれ
ぞれのワード・ラインの右セクションを次の隣接ワード
・ラインの左セクションに接続する。

【００６３】アドレス・ラインはアドレス及び制御論理
ブロック６６０に入力される。このブロックでは、入力
アドレス・ラインが上述と類似の方法により２つの部分
に分割される。第１部分に相当する列アドレスは'ｎ'ビ
ットを含む。これらのビットはアドレスの最低位のビッ
トであり、'ｎ'はワードを単位とするキャッシュ・ライ
ンの幅の対数底２に等しい。（本実施例ではキャッシュ
・ラインは４ワードを含み、'ｎ'は２に等しい。）第２
の部分はワード・ライン・アドレス（行アドレス）であ
り、残りの（ｋ＋１−ｎ）ビットを含む。好適な実施例
では、行アドレスは高位（ｋ＋１−ｎ）ビットを含む。
これらのビットはライン６８４を介して、直接デコーダ
６４０に転送される。

【００６４】低位'ｎ'ビット（情報位置選択子）は次の
ように使用される。 ｉ）低位'ｎ'ビットが全て０に等しい場合、どのワード
・ラインもライン６８６を制御せず（６８６１、６８６
２及び６８６３が活動化される）、全てのワード・ライ
ン制御スイッチ（６３０など）がクローズされる。この
ようにして、全てのワード・ライン６２５が完全にフル
・キャッシュ・ラインを横断して接続される。また、異
なるワード・ラインを横断する接続は存在しない。 ｉｉ）低位'ｎ'ビットが０とは異なる場合（値'ｒ'を有
し、本実施例では'ｒ'は０よりも大きく、３以下であ
る。）、ワード'ｒ'の左境界に対応する列内のワード・
ライン制御スイッチ６３０が活動化される。スイッチ６
３０の列が活動化されると、スイッチの右に位置する各
ワード・ライン・セクションが、スイッチの左に位置す
る次の隣接ワード・ライン・セクションに接続される。
図６の例では、低位ビットが１に等しく（'ｒ'が１に等
しい）、６２５５などのワード・ラインがワードＷ１
（６３５）の左側で切断され、ワードＷ４（６３８）の
ワード・ラインのセクションがライン６２５５に接続さ
れる。このようにして、ワード・ライン６２５５が行デ
コーダによりイネーブルされる場合、ワードＷ１、Ｗ
２、Ｗ３及びＷ４が全て単一のメモリ・サイクルで読出
し可能となる。

【００６５】図７はメモリ・ワードのセクション、及び
２つの隣接するメモリ・ワード・ラインを同時にアクセ
スすることにより、ベース・アドレスに無関係にフル・
キャッシュ・ラインへのアクセスを許可する回路の詳細
を示す。（ベース・アドレスは、任意のサイクルの間に
アクセスされるフル・ワード・ラインの第１ワードの開
始アドレスである。）図７はワード・ライン制御スイッ
チの特定の実施例を示す。論理ゲートを使用する他の実
施例も可能である。

【００６６】記憶セル７２０は従来のメモリ・デバイス
で使用されたものと同様である。ビット・ライン７１
０、７１１、７１２及び７１３は、記憶セルの内容を従
来のメモリ・デバイスに見られる読出し／書込み回路７
０８及び７０９に転送するために使用される。ワード・
ライン７２４及び７２５は、従来のアドレス・デコーダ
（図６のブロック６４０など）により駆動される。図６
のブロック６６０などにより生成される制御ライン６８
６１が、スイッチ７３０のオペレーションを制御する。

【００６７】ワード・ライン制御スイッチ７３０（ブロ
ック７４０も同様に機能する）は、７２４などのワード
・ラインを２つのセクションに切断する。すなわち一方
はその右側に、他方はその左側に配置される。スイッチ
７３０の３つの構成要素は次のようである。ＮＭＯＳデ
バイス７３２及びＰＭＯＳデバイス７３３及びインバー
タ７３１がデータ伝送ゲートを構成し、入力制御ライン
６８６１がグラウンド電位の時、スイッチはオープンさ
れ、ノード７２４及び７２４１が切断される。制御ライ
ン６８６１が電源電位に接続される時、スイッチはクロ
ーズされ、ノード７２４及び７２４１が接続される。ス
イッチ７３０の２つの追加の構成要素は、デバイス７３
６及び７３７である。ＮＭＯＳデバイス７３７及びＰＭ
ＯＳデバイス７３６は、伝送ゲート７３２及び７３３に
相補式に接続される伝送ゲートを構成する。すなわち、
制御ライン６８６１がグラウンド電位の時、伝送ゲート
は導通され、ノード７２４と次のワード・ライン７２５
１の左セクションとの間の接続を提供する。制御ライン
６８６１が電源電圧の時、この伝送ゲート（７３６及び
７３７）はオープンとなり、ワード・ライン・セクショ
ン７２４と７２５１との間の接続は存在しない。

【００６８】従って、制御スイッチの機能は入力ワード
・ライン７２４とその左セクション７２４１との間、或
いはその次の隣接ライン７２５１の左セクションとの間
の接続を提供する。

【００６９】図８は命令キャッシュにおいて使用される
方法を説明する流れ図８００を示す。

【００７０】命令キャッシュの実施例６００では、１つ
の入来アドレスだけが存在し、アクセスに使用されるベ
ース・アドレスに無関係に、常にＮ個の連続ワード情報
を読出し、ポートに提供することを目的とする。図５の
説明の場合と同様、命令キャッシュ・メモリは４ワード
幅の行に編成される。

【００７１】判断ブロック８０１では、入来アドレス・
ビットが低位２ビット（列アドレス）と残りの高位ビッ
ト（行アドレス）に分離される。低位２ビットが調査さ
れる。これらが０の場合、すなわち入来ベース・アドレ
スがメモリ・ライン境界をさす場合、次のオペレーショ
ンがブロック８０５で処理される。低位ビットが０でな
い場合、次のオペレーションがブロック８１０で処理さ
れる。本実施例では、ラインＬが選択されるものと仮定
する。

【００７２】ブロック８０５では、メモリは従来の単一
ポート・メモリとして動作する。ワード・ラインがメモ
リ配列内の行を横断してフルに接続され、従って、フル
・メモリ・ラインへのアクセスが可能となる。１つのワ
ードラインだけがフルにイネーブルされる。この場合、
図６の回転器回路６１０は、配列からのワードの順序を
再配置する必要はない。なぜなら、これらは配列から既
に正しい順序で入来するからである。

【００７３】ステップ８１０では、低位２ビット（列ア
ドレス）を使用して、命令キャッシュの全てのワード・
ライン内における、制御スイッチを活動化する境界を決
定する。ワード・ライン（例えばラインＬ）が、同一の
低位２ビットにより決定されるワード列の左境界におい
て切断され、次の隣接ワード・ライン（ラインＬ＋１）
の左セクションに接続される。２つの隣接するワード・
ラインのセットに跨る接続がこのように提供される。次
のステップは８１５である。

【００７４】ブロック８１５では、ワード・ライン・デ
コーダが活動化され、１ライン（Ｌ）が切断ポイントま
でイネーブルされ、隣接する次のワード・ライン（Ｌ＋
１）がこのポイントから左側のメモリ・ラインの終わり
までイネーブルされる。

【００７５】ブロック８２０では、キャッシュ・ライン
を構成するワード・ラインの２つのセクションが、部分
的にラインＬ及びラインＬ＋１から読出される。メモリ
・セルの内容を読出すために、センス増幅器が使用され
る。次のステップはブロック８２５である。

【００７６】ブロック８２５では、要求される最低位の
アドレスに対応するワードがメモリ・データ・ポート６
０４の左側に調整されて現れるように、Ｎワードのキャ
ッシュ・ラインが回転器回路を使用して再整列され、配
列から取り出される次の（Ｎ−１）ワードがそれに続
く。

【００７７】図及び上述の説明では、２つのアクセス・
ポートが同期して動作し、メモリに対する複数のアクセ
スが存在する場合に、それらが同期するものと仮定し
た。すなわち、複数のアクセスがほぼ同時に開始され、
固定クロック・サイクル内において、ほぼ同時に完了す
ることを仮定した。しかしながら、本発明は同期して動
作する２つのポートに限るものではない。非同期の実施
例では、メモリへのアクセスを調整するために、調停回
路が使用されなければならない。

【００７８】更に本開示により、当業者は本発明の数多
くの別の実施例を構成すること可能であろう。任意のワ
ード・ライン内のワード数を変更することが可能であ
る。ワード・ラインは、左右以外の物理的関係を有する
２つの部分に分離されても良い。ワード・ライン内の情
報の位置が所定の入力アドレス・ビットから決定され、
本発明がアドレス入力の低位'ｎ'ビットを使用すること
に制限されなくても良い。また本発明が、例えばバイア
シング（biasing ）、極性などの、異なる要求により動
作する別の回路技術を使用して形成されることも可能で
ある。更に、局所及び大域ワード・ラインの使用を許可
する技術が提供されると、アクセス／制御スイッチがア
クティブ論理ゲート及びバッファにより容易に置換さ
れ、より高速な回路スピードを提供する。これらの全て
の変形が本発明の範疇に含まれる。

【００７９】本発明において開示された回路の適用は、
コンピュータのデータ及び命令キャッシュ・メモリに制
限されない。データ・キャッシュ・メモリにおいて使用
される同一の回路が、コンピュータ・メモリ以外のデジ
タル回路内のデュアル・ポート・メモリ・デバイスにお
いても適用される。

【００８０】以上述べたように本発明には以下のような
態様がある。

【００８１】（１）各々が複数の記憶セルを有し且つ配
列を構成するワードを、各々が２個以上含む複数のワー
ド・ラインと、前記ワード・ラインを第１セクションと
第２セクションに分離する、各ワード・ライン上の１以
上のアクセス・スイッチと、第１ワード・ラインの第１
セクションをイネーブルする第１デコーダと、第２ワー
ド・ラインの第２セクションをイネーブルする第２デコ
ーダとであって、前記ワード・ラインのセクションは１
サイクル内に同時に駆動される前記第１及び第２デコー
ダと、第１及び第２のアクセス・アドレスを使用してア
クセス・スイッチをオープンし、第１及び第２のワード
・ラインの前記第１及び第２のワード・ラインのセクシ
ョンを電気的に切り離し、第１及び第２のワード・ライ
ンのイネーブルされたセクション内の前記ワードの記憶
セルを、それぞれビット・ラインの第１及び第２のセッ
トに接続する回路とを有するデュアル・ポート・コンピ
ュータ・メモリ装置。

【００８２】（２）第１及び第２のポート上の第１及び
第２のアドレスをそれぞれ受信するアドレス・ラインの
第１及び第２のセットと、データ・ラインの第１及び第
２のセットにそれぞれ接続される第１及び第２のデータ
・マルチプレクサと、複数の記憶セルを有し且つ配列を
構成するワードを２以上それぞれ含む複数のワード・ラ
インとを有するデュアル・ポート・コンピュータ・メモ
リ装置であって、それぞれが前記ワード・ラインの反対
の終端に配置され且つワード・ラインの異なる１のセク
ションを電気的にイネーブル可能である、各ワード・ラ
インの第１セクションに接続される第１デコーダと、各
ワード・ラインの第２セクションに接続される第２デコ
ーダと、１以上の境界におけるアクセス・スイッチであ
って、境界内のアクセス・スイッチは、あるワード・ラ
イン内のあるポジションの２つのワード間に配置され、
所与の境界内のアクセス・スイッチは、スイッチの境界
が１列以上のワードを定義するように、各ワード・ライ
ン内の同一位置に存在し、前記アクセス・スイッチは、
前記ワード・ライン内の他のワードから１以上のワード
を電気的に接続又は切断可能である前記アクセス・スイ
ッチと、アドレス・ラインの各第１及び第２のセット
を、列アドレス・ラインの第１及び第２のセットと、前
記ワード・アドレス・ラインの第１及び第２のセットと
にそれぞれ分割し、前記列アドレス・ラインの第１及び
第２のセットを用いて、選択されたアクセス・スイッチ
をオープンし、前記第１及び第２データ・マルチプレク
サを介して、前記データ・ラインの第１及び第２のセッ
トを、それぞれアクセスされるべき第１及び第２列のワ
ードに接続される第１及び第２のビット・ライン・セッ
トにそれぞれ接続する制御論理回路と、前記第１デコー
ダがワード・ラインの第１セクションを駆動し、前記第
２デコーダがワード・ラインの第２セクションを駆動
し、前記第１列内のアクセスされるべきワードが前記第
１データ・マルチプレクサによりアクセスされ、前記第
２列内のアクセスされるべきワードが前記第２データ・
マルチプレクサによりアクセスされるように、前記第１
及び第２ワード・アドレスを用いて前記第１及び第２デ
コーダの各々がそれぞれ駆動するワード・ラインを決定
するアドレス・マルチプレクサとを有するデュアル・ポ
ート・コンピュータ・メモリ装置。

【００８３】（３）前記列アドレスが前記アドレスの低
位ｎビットを含み、前記行アドレスが前記アドレスの残
りのアドレス・ビットを含む、（２）記載のデュアル・
ポート・コンピュータ・メモリ装置。

【００８４】（４）デュアル・ポート・コンピュータ・
メモリ装置から２片の情報を同時にアクセスする方法で
あって、第１及び第２アドレスを検査し、それぞれが複
数の記憶セルを有し且つ配列を構成するワードをそれぞ
れ複数有し、アクセスすべき情報を含む第１及び第２の
行の位置を決定するステップと、アクセス・スイッチを
オープンすることにより、それぞれ第１及び第２の境界
でワード・ラインを切断するステップであって、前記ア
クセス・スイッチは、各ワード・ラインを、アクセスす
べき情報を含むセクションと、アクセスすべき情報を含
まないセクションとに分割し、第１デコーダは、アクセ
スすべき情報を含む前記第１行のセクションをイネーブ
ルし、第２デコーダは、アクセスすべき情報を含む前記
第２行のセクションをイネーブルする前記切断ステップ
と、１サイクルで、前記第１行のセクション内の情報が
データ・ラインの第１セットによりアクセスされ、前記
第２行のセクション内の情報がデータ・ラインの第２セ
ットによりアクセスされるように、前記データ・ライン
の第１セットをイネーブルされた前記第１行のセクショ
ン内の所望のワードに接続し、前記データ・ラインの第
２セットをイネーブルされた前記第２行のセクション内
の所望のワードに接続するステップとを含むアクセス方
法。

【００８５】（５）一組のデータ・ラインと、アドレス
を受信する一組のアドレス・ラインと、複数の記憶セル
を有し且つ行に配列される複数のワードの配列とを有す
るコンピュータ・メモリ装置であって、１以上の境界に
位置する制御スイッチであって、所与の境界内の前記制
御スイッチは、前記境界が２列以上のワードを定義する
ように、各ワード・ライン内の同一位置に存在し、境界
内の前記制御スイッチは、活動化されてそれらの各ワー
ド・ラインを第１セクション及び第２セクションに電気
的に切断し、さらに、活動化されてそれらのワード・ラ
インの前記第１セクションを次の隣接するワード・ライ
ンの前記第２セクションに電気的に接続する前記制御ス
イッチと、１サイクル内でイネーブルされる前記配列の
ワード・ラインを駆動する単一の行デコータと、前記ア
ドレス内の１以上の低位ビットを用いて、活動化される
制御スイッチの境界を決定し、前記アドレス内の１ビッ
ト以上の残部高位ビットを用いて、前記行デコーダがイ
ネーブルする前記ワード・ラインを選択する制御回路で
あって、前記選択されたワード・ラインの第１セクショ
ンは、前記活動化された境界内の前記選択されたワード
・ラインの制御スイッチを介して、前記次の隣接するワ
ード・ラインの前記第２セクションと共にイネーブルさ
れる前記制御回路と、前記選択されたワード・ラインの
前記イネーブルされた第１セクションと、前記次の隣接
するワード・ラインの前記イネーブルされた第２セクシ
ョン内の前記記憶セルにアクセスし、順序付けされたフ
ル・キャッシュ・ライン情報を１サイクル内に前記一組
のデータ・ラインに提供するデータ整列回路とを有する
コンピュータ・メモリ装置。

【００８６】（６）各ワードは複数の記憶セルを有し、
行は複数のワードを有し、複数の前記ワードの配列から
完全な行情報をアクセスする方法であって、アドレスを
デコードし、アクセスすべき情報をどの行が含んでいる
かを判断し、ワード・ライン内の前記情報の開始位置を
判断するステップと、前記配列の行内の前記ワード・ラ
インを制御スイッチの境界で切断する切断ステップであ
って、前記ワード・ラインは、前記ワード・ライン内の
選択された制御スイッチの位置で、第１セクションと第
２セクションに切断され、切断のポイントはデコードさ
れたアドレスにより判断される前記切断ステップと、前
記選択されたワード・ラインの前記第１セクションを次
のワード・ラインの前記第２セクションに電気的に接続
する接続ステップであって、前記選択されたワード・ラ
インの前記第１セクションと、前記次のワード・ライン
の前記第２セクションとは、単一の行デコーダにより駆
動される前記接続ステップと、前記選択されたワード・
ラインの前記第１セクション内のイネーブルされたワー
ドと、前記次のワード・ラインの前記第２セクション内
のイネーブルされたワードとをアクセスするステップ
と、アクセスされた情報をデータ・バスに出力する前
に、データ整列回転器により、前記アクセスされた情報
を順序付けするステップとを含むアクセス方法。

【００８７】（７）配列に構成される情報を記憶する複
数の記憶セル手段と、記憶セルのラインをアクセスする
複数のワード・ライン手段と、１以上の境界でワード・
ラインを切断し、前記ワード・ラインを別個のセクショ
ンに分離する、複数のアクセス・スイッチ手段と、ワー
ド・ラインの１セクションを同時に駆動する１以上のデ
コード手段であって、駆動された前記セクションは前記
境界の反対側に位置し、前記境界の各側の前記駆動され
たワード・ラインの１のセクションがイネーブルされる
前記アクセス・スイッチ手段と前記イネーブルされたワ
ード・ラインのセクション上のワードを読出す１以上の
マルチ・プレクサ手段とを有するメモリ構造。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
メモリ配列又は回路内で使用されるワード・ライン又は
ビット・ラインの重複なしにデュアル・ポート・メモリ
・アクセスを達成する、デュアル・メモリ装置が提供さ
れる。

【図面の簡単な説明】

【図１】複数の実行ユニットを用いる汎用目的スーパー
スケーラ・コンピュータ・アーキテクチャのブロック図
であり、それらの２つはデータ・キャッシュ・メモリと
して使用される本メモリ装置の２つのそれぞれのポート
をアクセスする。

【図２】命令キャッシュ・メモリとして使用される本メ
モリ装置の実施例をアクセスするスーパースケーラ・コ
ンピュータのブロック図である。

【図３】本デュアル・ポート・メモリ装置の好適な構造
を示すブロック図である。

【図４】ワード・ライン・アクセス・スイッチを含む本
発明のワード・ラインの実施例の詳細を示すブロック図
である。

【図５】データ・キャッシュ・メモリとして使用される
本発明からの情報の読出し又は書込みステップを示す流
れ図である。

【図６】コンピュータ命令キャッシュ・メモリ内で使用
される本発明を示すブロック図である。

【図７】命令キャッシュ・メモリとして使用される好適
な実施例の回路の詳細を示すブロック図である。

【図８】命令キャッシュの実施例のオペレーション・ス
テップを示す流れ図である。

【符号の説明】 １００ コンピュータ・アーキテクチャ １０１ 命令フェッチ／ディスパッチ １０２ 整数ユニット １０３ ロード／ストア・ユニット １０４ 浮動小数点ユニット １２０ データ・キャッシュ・メモリ １３０、３２０ メモリ配列 １３５ ２ポート ２４０ 命令キャッシュ・メモリ配列 ２４５ パス ２５０ 命令メモリ配列 ２４５ パス ３１４、３１６ データ・マルチプレクサ ３２６、６２６ 行 ３３０ ワード・ライン・アクセス・スイッチ ３３２、７３３ ＰＭＯＳデバイス ３３３、７３１ インバータ ３３５ ワード ３４４ 左行デコーダ ３４６ 右行デコーダ ３４９ 制御ライン ３５０ アドレス・マルチプレクサ ３６０ アドレス比較器及び制御論理ブロック ３７１、３７２ 制御ライン ４２０ セル ６３０、７３０ ワード・ライン制御スイッチ ６４０ デコーダ ６６０ アドレス制御論理ブロック ７０８、７０９ 読出し／書込み回路 ７２０ 記憶セル ７３２ ＮＭＯＳデバイス

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】第１及び第２のポート上の第１及び第２の
   アドレスをそれぞれ受信するアドレス・ラインの第１及
   び第２のセットと、データ・ラインの第１及び第２のセ
   ットにそれぞれ接続される第１及び第２のデータ・マル
   チプレクサと、複数の記憶セルを有し且つ配列を構成す
   るワードを２以上それぞれ含む複数のワード・ラインと
   を有するデュアル・ポート・コンピュータ・メモリ装置
   であって、 それぞれが前記ワード・ラインの反対の終端に配置され
   且つワード・ラインの異なる１のセクションを電気的に
   イネーブル可能である、各ワード・ラインの第１セクシ
   ョンに接続される第１デコーダと、各ワード・ラインの
   第２セクションに接続される第２デコーダと、 １以上の境界におけるアクセス・スイッチであって、 境界内のアクセス・スイッチは、あるワード・ライン内
   のあるポジションの２つのワード間に配置され、 所与の境界内のアクセス・スイッチは、スイッチの境界
   が１列以上のワードを定義するように、各ワード・ライ
   ン内の同一位置に存在し、 前記アクセス・スイッチは、前記ワード・ライン内の他
   のワードから１以上のワードを電気的に接続又は切断可
   能である前記アクセス・スイッチと、 アドレス・ラインの各第１及び第２のセットを、列アド
   レス・ラインの第１及び第２のセットと、前記ワード・
   アドレス・ラインの第１及び第２のセットとにそれぞれ
   分割し、前記列アドレス・ラインの第１及び第２のセッ
   トを用いて、選択されたアクセス・スイッチをオープン
   し、前記第１及び第２データ・マルチプレクサを介し
   て、前記データ・ラインの第１及び第２のセットを、そ
   れぞれアクセスされるべき第１及び第２列のワードに接
   続される第１及び第２のビット・ライン・セットにそれ
   ぞれ接続する制御論理回路と、 前記第１デコーダがワード・ラインの第１セクションを
   駆動し、前記第２デコーダがワード・ラインの第２セク
   ションを駆動し、前記第１列内のアクセスされるべきワ
   ードと前記第２列内のアクセスされるべきワードがそれ
   ぞれ前記第１データ・マルチプレクサ又は前記第２デー
   タ・マルチプレクサのどちらでアクセスされるかを決定
   するために、前記第１及び第２ワード・アドレスを用い
   て前記第１及び第２デコーダの各々がそれぞれ駆動する
   ワード・ラインを決定するアドレス・マルチプレクサと
   を有するデュアル・ポート・コンピュータ・メモリ装
   置。
2. 【請求項２】前記列アドレスが前記アドレスの低位ｎビ
   ットを含み、前記行アドレスが前記アドレスの残りのア
   ドレス・ビットを含む、請求項１記載のデュアル・ポー
   ト・コンピュータ・メモリ装置。
3. 【請求項３】一組のデータ・ラインと、アドレスを受信
   する一組のアドレス・ラインと、複数の記憶セルを有し
   且つ行に配列される複数のワードの配列とを有するコン
   ピュータ・メモリ装置であって、 １以上の境界に位置する制御スイッチであって、 所与の境界内の前記制御スイッチは、前記境界が２列以
   上のワードを定義するように、各ワード・ライン内の同
   一位置に存在し、 境界内の前記制御スイッチは、活動化されてそれらの各
   ワード・ラインを第１セクション及び第２セクションに
   電気的に切断し、さらに、活動化されてそれらのワード
   ・ラインの前記第１セクションを次の隣接するワード・
   ラインの前記第２セクションに電気的に接続する前記制
   御スイッチと、 １サイクル内でイネーブルされる前記配列のワード・ラ
   インを駆動する単一の行デコータと、 前記アドレス内の１以上の低位ビットを用いて、活動化
   される制御スイッチの境界を決定し、前記アドレス内の
   １ビット以上の残部高位ビットを用いて、前記行デコー
   ダがイネーブルする前記ワード・ラインを選択する制御
   回路であって、 前記選択されたワード・ラインの第１セクションは、前
   記活動化された境界内の前記選択されたワード・ライン
   の制御スイッチを介して、前記次の隣接するワード・ラ
   インの前記第２セクションと共にイネーブルされる前記
   制御回路と、 前記選択されたワード・ラインの前記イネーブルされた
   第１セクションと、前記次の隣接するワード・ラインの
   前記イネーブルされた第２セクション内の前記記憶セル
   にアクセスし、順序付けされたフル・キャッシュ・ライ
   ン情報を１サイクル内に前記一組のデータ・ラインに提
   供するデータ整列回路とを有するコンピュータ・メモリ
   装置。
4. 【請求項４】各ワードは複数の記憶セルを有し、行は複
   数のワードを有し、 複数の前記ワードの配列から完全な行情報をアクセスす
   る方法であって、 アドレスをデコードし、アクセスすべき情報をどの行が
   含んでいるかを判断し、ワード・ライン内の前記情報の
   開始位置を判断するステップと、 前記配列の行内の前記ワード・ラインを制御スイッチの
   境界で切断する切断ステップであって、 前記ワード・ラインは、前記ワード・ライン内の選択さ
   れた制御スイッチの位置で、第１セクションと第２セク
   ションに切断され、 切断のポイントはデコードされたアドレスにより判断さ
   れる前記切断ステップと、 前記選択されたワード・ラインの前記第１セクションを
   次のワード・ラインの前記第２セクションに電気的に接
   続する接続ステップであって、 前記選択されたワード・ラインの前記第１セクション
   と、前記次のワード・ラインの前記第２セクションと
   は、単一の行デコーダにより駆動される前記接続ステッ
   プと、 前記選択されたワード・ラインの前記第１セクション内
   のイネーブルされたワードと、前記次のワード・ライン
   の前記第２セクション内のイネーブルされたワードとを
   アクセスするステップと、 アクセスされた情報をデータ・バスに出力する前に、デ
   ータ整列回転器により、前記アクセスされた情報を順序
   付けするステップとを含むアクセス方法。