JPH0160865B2

JPH0160865B2 -

Info

Publication number: JPH0160865B2
Application number: JP59043024A
Authority: JP
Inventors: Guregorii Mooton Suchiibun; Maikeru Kotsuton Jon
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1983-03-08
Filing date: 1984-03-08
Publication date: 1989-12-26
Also published as: PH24645A; ZA841345B; US4580215A; JPS59223874A

Description

【発明の詳細な説明】

〔発明の技術分野〕本発明は、連想処理に関するものであり、特に
個々の連想セル内に含まれる構成ビツト
（configuration bit）によつて制御される可変ワ
ード長を有する連想処理アレイ構造に関するもの
である。構成ビツトは例えばワード中の最上桁および最
下桁ビツトを指定してもよい。構成ビツトはデイ
スエーブル或はスキツプのような連想セルに対す
る他の機能を指定することもできる。さらにアレ
イ中のどの連想セルもワードから除外されてもよ
い。アレイはまたブーリアン乗算、除算、および
単一或は二重プレシジヨン（precision）、シフト
或は回転、左または右動作のあらゆる組合せより
成る拡張指令セツトを含んでいる。本発明の連想
処理アレイはLSI（大規模集積回路）或はVLSI
（超大規模集積回路）形態で利用するのに特に有
効であり、それにおいて回路および接続ピンの量
を増加させずに柔軟性を増加させることができ
る。連想プロセツサは構成ビツトの制御下に前述の
可変ワード長能力を有し、ビツトを除外する能力
および計算およびシフト能力は連想処理コンピユ
ータにおいて有用であるのみならず、故障に寛容
な、高速で柔軟性のある計算能力を要求するシス
テムにおいて一般的に有用である。そのようなシ
ステムは例えば工学的作業場、データベースマネ
ージメントシステム、地理的解析、グラフイツク
デイスプレイ、音声認識、画像増強、フエイズド
アレイのようなレーダの応用、開口合成、エコー
および航跡解析および追跡、文書編集システムお
よびデジタルフイルタへの応用を含む通信システ
ム等を含む。〔先行技術〕連想プロセツサは単一ビツトプロセツサのアレ
イとして考えることができ、それにおいては各単
一セルはその隣接セルにのみアクセスする。連想
プロセツサは相互に並列なデータ流によりアクセ
スされることができ、そのメモリは内容によつて
アドレス可能であり、データ構造はタグに基いて
る。通常のプロセツサは順次時間で１つのデータ項
目について動作するが、連想プロセツサは同時に
多数のデータ目的物について動作する。これを有
用にするためにデータ目的物はどの個々の指令に
対しても同じ形式であらねばならず、それ故これ
らのデータ目的物について同時に動作するために
同じ順次指令流を供給することが有意味である。
このクラスのプロセツサは単一指令多重データプ
ロセツサ（SIMD）として知られている。連想プロセツサはLSI中に構成された単一ビツ
トコンピユータの方形アレイから成るものでよ
く、それぞれ例えば2K乃至64Kビツトのメモリ
を有することができる。これらのセル化したコン
ピユータは同時に同じ指令に従い、それぞれそれ
自身のデータについて動作する。セルはその隣接
する四方の全てのセルと、および外部データ入力
および出力レジスタと通信することができる。連想プロセツサアレイの行中のセルは任意の定
められた長さ（アレイの幅の範囲内）の任意の数
のフイールドにダイナミツクに（一つの指令から
次へ）形成されることができる。各フイールドは
それからあたかもそれが与えられたワード長の
別々のコンピユータであるかのように独立に動作
し、計算および論理動作を行うことができる。こ
れらのフイールドは全て同時に同じ指令に従う
か、或はそれらはプログラム制御下に選択的にデ
イスエーブルにされる。真の効果は任意のワード長の一組のコンピユー
タのそれであり、それらがエネーブルにされた時
にそれは異なつたデータ課題について同時に計算
或は論理動作に従う。この一組のコンピユータは
マトリツクス計算、代数、ベクトル計算、画像
（pixal）処理、サーチおよびパターン認識および
音声認識を要求する問題に応用できる。それらは
任意の所要の正確度で固定および浮動小数点計算
を行うことができる。この一組のプロセツサのス
ループツトはアレイの大きさ、フイールドの長さ
および数、および特定の動作のためにエネーブル
にされるアレイの割合を依存する。例えば10MHz
のクロツクを使用し、同時に2048の８ビツト数に
ついて動作する128×128のセルアレイは毎秒４×
10⁹のオーダーの加算或論理動作および毎秒10⁹の
オーダーの乗算を行うことが概算される。時には内容アドレス可能メモリ（content
addressable memory）と呼ばれる連想メモリは
周知であり、連想プロセツサにおける機能に組織
化され、それにおいて計算動作は同時にメモリ中
に蓄積された１以上のデジタルワードについて行
われることができる。そのような連想プロセツサ
は米国特許第4068305号明細書に記載されている。
米国特許第4296475号明細書に示されているよう
にそのような内容アドレス可能メモリはワードで
組織化され、メモリを使用するために要求される
接続ピンの数を減少させるための努力が為されて
いる。１つの指令ワードの或るビツトと前に割当
てられたフラグ（例えば状態フリツプフロツプか
ら）の間の連想は１以上の連想ビツトを無効にす
るように指令ワード中にマスクビツトを与えるこ
とにより条件付きで指令を実行するようなもので
あることが知られている。以上のことは米国特許
第4010452号明細書に記載されている。米国特許
第4044338号明細書には別々の連想可能な領域を
有する連想メモリが記載されている。各回路素子
が連想アドレスを有するようなデータバスに対す
る回路素子の選択的結合については米国特許第
4188670号明細書に記載されている。米国特許第
4159538号明細書にはLSI連想メモリが示されて
おり、それにおいてはピン接続の数は入力デー
タ、出力データおよびマスク情報により或るパツ
ケージピンを分けることによつて減少されてい
る。直列にアクセスされる連想メモリは米国特許
第4153943号明細書に記載されている。特定され
た制限間の比較のための連想蓄積装置は米国特許
第3845465号明細書に記載されている。方形アレ
イに配置された処理素子を備えたアレイプロセツ
サは米国特許第3979728号明細書に記載されてい
る。米国特許第3654394号明細書にはアナログ信
号の多重化について記載されている。1982年12月
23日に出願されたS.Mortonの米国特許出願第
452596号にはセル化されたダイナミツクに形態を
定められる加算器が記載されている。〔発明の概要〕本発明の連想プロセツサにおいては、各プロセ
ツサセルは１ビツトプロセツサより構成され、各
部マスクにより前に行われた機能を行う構成ビツ
トにより定められたフオーマツトに従つて構成制
御手段によつて連想処理セルのアレイが所望のよ
うに構成（configure）される。これは連想アレ
イの使用における柔軟性を増加させる。それにお
いてはワード長は任意に拡大され、例えばスキツ
プやデイスエーブル機能のような所望の機能はア
レイ内で任意に実行されることができる。連想プ
ロセツサはもはや与えられた態様でどのセルが行
うかを外部マスクが指定する要求を受けることは
ない。連想プロセツサセルのアレイは隣接する水平セ
ル間に５個のパス（path）が介在している。こ
れは最少数の相互接続を与え、したがつてピンの
数を最少にし、ハードウエアの量を最少にする。
それは多重除算および二重精密回転左および回転
右動作を行うために必要である。本発明の実施態様においては４個の部分マルチ
プレクサが設けられ、それは直列に接続されるこ
れらの装置の数を任意のものにすることを可能に
する。これらのマルチプレクサのそれぞれはプロ
セツサセルの一部を形成し、隣接セル間の種々の
通信を可能にする。マルチプレクサはMOS或はCMOS集積回路で
構成することができ一つの動作から故障している
セル或は不所望なセルを除外し、プロセツサセル
の集合体を横切つた伝播遅延が最小になるパスを
構成するようにダイナミツクに形態を定めること
ができる。これは信頼性、柔軟性および動作速度
を増加させ、ワード長を任意に拡大することを可
能にし、計算速度を最大にすることができ、予備
プロセツサセルがアレイの製作或は寿命中に故障
したセルを補償するように設けられることを可能
にする。本発明の目的は、連想プロセツサの使用におけ
る柔軟性を増大させることである。本発明の別の目的は、内部セルメモリ中に蓄積
された情報に従つてマスク機能が行われ、したが
つて外部マスクの使用における固有の制限を避け
ることができるようにすることである。本発明のさらに別の目的は、１チツプに含まれ
たプロセツサセルの数に関係なく任意の長いワー
ド長にすることができるようにすることである。本発明のさらに別の目的は、セル入力の内容に
依在しているマスク機能の割当てを考慮すること
である。本発明の別の目的は連想プロセツサ中における
プロセツサセル間の相互接続の数を最小にするこ
とである。〔発明の実施例〕１序論第１図に示す連想プロセツサにおけるデータ
処理はＮ×Ｍアレーで行われる。大きなアレー
程高いスループツトを与えるけれども、本発明
の目的にとつてはアレーの大きさは重要ではな
い。連想プロセツサのダイナミツクリパーシヨ
ナビルテイの性質によつて、Ｎ×ＭアレーはＮ
個のＭビツト数、2N個のM/2ビツト数、4N個
のM/4ビツト数その他の全体ビツト数が同じで
ある組合せについて等しく良好な動作をするこ
とができる。さらにアレーは全体のビツト要求
がもつと少い数であつても動作できる。ただし
そのような動作においてはアレー中の全部のセ
ルより少い数のセルが使用される。ここで説明する連想プロセツサは同一のセル
のＭ行Ｎ列によつて構成されている。各セルは
１ビツトプロセツサであり、水平方向では左か
ら右へ垂直方向では上下に隣接セルに連結さ
れ、また、セル平面に直角にバルクオフ・チツ
プメモリに連結されている。さらに１つの列の
全てのセルを連結する垂直バスと１つの行の全
てのセルを連結する水平バスがある。多数のセ
ルは単一の集積回路上に設けられることが好ま
しい。この連想プロセツサの一部が第２図に示
されており、各セルはCeで示されている。連想プロセツサ中において情報を処理するた
めに、１つの数を構成するビツト数を決定する
ことが必要である。これはワードの大きさと呼
ばれる。連想プロセツサではワードは共同して
動作する１ビツトセルのグループから形成され
る。１つのワード中のセルのビツトの桁は変化
されないか或は行を横切つて単調に増加しなけ
ればならないけれども、連想プロセツサ中の任
意のセルが語中の任意のビツト位置を取ること
ができる。また、計算動作におけるキヤリ（桁
上げ）は右から左へ、すなわち小さい番号の列
から大きな番号の列へ流れる。最小のワードの
大きさは論理動作に対しては１ビツトであり、
固定小数点計算動作に対しては２ビツトであ
る。ワードは多数のチツプ中にあるセルから形成
されてもよく、ワードの大きさに基本的には上
限ではない。１つのセルはそれがチツプの境界
にあるかどうかには関係なく所定の方法で動作
する。すなわち或る与えられたセルはその隣接
セルが同じチツプ中にあるか別のチツプ中にあ
るかには関係なく正確に同じ方法で動作する。
さらに他のチツプが同じ行か別の行かというこ
とは関係ない。プロセツサ中の水平行に沿つた
隣接セル間の相互接続は第３図に示されてお
り、５個の計算接続、すなわちキヤリパス、
ALUパス、MQパス、ループパスおよび状態
パスを含んでいる。チツプのアレイは２つの方法で形成されるこ
とができる。すなわちアレイの幅を増加するよ
うにチツプを横に並べるか、或はアレイの高さ
を増加するように縦に並べるかの何れかによつ
て行われる。何れの場合にも典型的には最下行
に対する下降（down）信号は最上行からの上
昇（up）信号に接続される。５個の計算プロ
セツサ信号の接続については後述する。説明を
容易にするためにアレイが16行、16列を有する
配置のものを参照に以下説明する。このアレイ中の各セルの動作は次の２つによ
つて決定される。(1)全てのセルに送られる制御
ビツトがあり、32の制御ビツトがあるものと仮
定する。これらのビツトはチツプの外部から供
給され、24のデータパス制御、５つの状態制
御、２つのメモリデータレジスタ制御と１個の
エネーブルビツトに分割される。データパス制
御ビツトは計算、論理、シフト或は１つのワー
ドで行われるべき構成（計算状況）動作を選択
する６個の指令ビツトを含んでいる。(2)各セル
の多ポートRAM中に蓄積される構成ビツトが
あり、これらビツトの３個はまず何よりも１つ
のワード中のLSSとISSとMSSとを特定するた
めに解読される。全部で７個の構成ビツトが各
セルに含まれている。すなわち３個のALUP
（計算論理ユニツトプロセツサ）水平マスク、
３個のALUP垂直マスクおよび１個のインピー
ダンス回復マスクである。第１１図に示すように各セル６４のランダム
アクセス蓄積位置を有し、各位置は単一ビツト
から成る。この蓄積装置は多ポートRAMであ
り、それは計算および論理ユニツトの観点にお
いて２個の出力ＡおよびＢを有する。６ビツト
読取りアドレス（Ｒ ADDR）は１つの位置
を選択し、一方６ビツトの読取り／書込みアド
レス（Ｒ／Ｗ ADDR）は他の位置を選択す
る。もしも１つの結果がメモリに書込まれるな
らば、読取り／書込みアドレスはソースの１つ
とデータの送り先の両者を特定する。多ポートRAMは概念的に上下の半部に分け
られている。下部の32の位置は使用者のメモリ
と考えられ、特別の性質を有しない。上部の32
の位置はシステムメモリと考えられ、多くの特
定の性質を有する。計算および論理ユニツトに並列に動作する制
御およびデータ路を与えるためにシステムメモ
リに対して多数の直接入力および直接出力があ
る。オフチツプメモリへのアクセス、上昇およ
び下降路、ならびに垂直および水平バスは全て
システムメモリを通して与えられる。構成ビツ
ト、乗数／商レジスタ、および状態ビツトもま
た上半部のメモリ中にある。チツプおよびセル間の包括的な接続が第２図
に示されている。２個のセル間の水平接続の詳
細は第３図に示され、２個のセル間の垂直接続
の詳細は第４図に示されている。これらの接続
はセルが同じチツプにあるか異なるチツプにあ
るかには関係なく適用される。単一のセルに対
する全接続は第５図に示されている。５個の計算パス信号はチツプ間に接続されて
ワードを多数のチツプに拡げることを可能にす
る。代表的なものではチツプの一番左の列から
のALU左、キヤリ左、MQ左、ループ左、お
よび状態左信号はチツプの一番右の列の右に接
続され、それは同じ行において左へであり、或
はチツプがアレイの一番左の列にあるならば、
上の行のアレイ中の一番右のチツプの右へであ
る。一番上の行の、アレイの一番左のチツプの
ALU左、キヤリ左、MQ左、ループ左および
状態左信号は典型的には一番下の列のアレイの
一番右のチツプの右に接続される。２スライスの形式セルは３個のALUP水平マスクによつてワー
ドに組織される。構成（configure）指令はこ
れらのマスクの装荷をそれらの状態と独立に行
わせようとする。これらのマスクは構成指令以
外のセツトされた指令が実行される前に装荷さ
れなければならない。特定のセルが指令を遂行する方法はそれがセ
ツトされたスライスの形式に依存する。ワード
のスライスへの分割は第８図に示されており、
３個のALUP水平マスクビツトによつて選択さ
れた５個の備えられたスライスの使用は次のよ
うなものである。インアクチブ（inactive）−セルがその記憶
を凍結し、水平に不可視にされる。水平スキツプ−セルは水平に不可視にされる
がその蓄積を更新することが許容される。水平
スキツプスライスは符号拡張のためのように或
る数のスライス中のビツトを模写したい時に有
用である。固定小数点計算（それはまた文字を含んでい
てもよい）は３つの論理形式のプロセツサスラ
イスを有する。 LSS：最小桁スライス（least significant
slice）。ワードの終りの状態が次のよう
に特定される。計算指令に対するキヤリ
入、或は左へシフトに対する直列入力が
直列入力選択により選択される。 MSS：最大桁スライス（most significant
slice）。ワードの終りの状態が次のよう
に特定される。右へのシフトに対して直
列入力が直列入力選択により選択され
る。 ISS：中間桁スライス（intermediate
significant slice）。全ての接続が指令、
例えばキヤリ入がスライスから右へ来
い、およびキヤリ出がスライスに右へ行
け等の指令によつて特定される。単一ビツト、論理値はスライス形式LSSであ
る。計算および回転指令は少なくとも２ビツ
ト、1LSSおよび1MSSを有するワードを必要
とし、任意数のISSを有していてよい。３主要ハードウエアブロツク 3.1 指令パイプライン指令パイプラインは第９図に示した共通論
理指令パイプラインおよび第１０図に示した
セル論理指令PLAより成る。29のALUP制
御信号はALUPクロツクの立下り端縁の直前
で安定でなければならない。第１クロツク期
間の大部分はしたがつてこれらの信号の設定
に利用できる。第２クロツク期間中29のALUP信号は共通
論理装置からセルに送信され、セル指令
PLA入力および多重ポートアドレスデコー
ダに供給される。指令は第３クロツク期間中に実行される。
先行するサイクルからの状態は指令PLA出
力レジスタの出力を変更する。状態は毎サイ
クル変化することができ、実行の１サイクル
前に先行するPLA入力に供給されることは
できない。第１１図に示された３つのALUP水平マス
クビツトはPLAを駆動し、したがつてマス
クの変化に注意しなければならない。何故な
らばマスクの変化は指令の実行に影響を与
え、結果は１クロツクサイクルだけ遅延され
るからである。チツプは状態制御信号を使用
するno−op或は形状指令の何れかを供給さ
れ、それはマスクと無関係であり、マスク変
化に続くことができる。 3.2 多ポートRAM 第１１図に示された64ワード多重ポート
RAMは概念的に２つの半部に分割されてい
る。下部の、或は使用者用の半部は特別な入
力或は出力を有しない一般的目的の蓄積を含
む。上部の、或はシステム用の半部は多数の
特別の入力および出力を含み、多数の特別の
機能を行う。アドレス割当の一例が表に示
されている。全てのビツトはセル内に読取り
および書込アクセスの両者を有する。 RAMは３つのポートを有する。２個の出
力ポート、RAMAおよびRAMBはそれぞれ
読取りアドレスおよび読取り／書込みアドレ
スによつてアドレスされる。RAMAはALU
の“Ａ”入力部に行き、RAMBはALUの
“Ｂ”入力に行く、RAM入力ポートB_INはま
た読取り／書込みアドレスによつてアドレス
される。形式の動作：Ａ動作Ｂ→ＢはＢへ行く動作Ｂを意味し、単一サイクルで
実行されることができる。読取りアドレスに
より選択されたＡの内容は読取り／書込みア
ドレスにより選択されたＢによつて動作さ
れ、その結果はＢ中に条件付きで蓄積され
る。Ｂが装荷されるか否かはALUPエネーブ
ル、蓄積エネーブルおよび状態蓄積エネーブ
ルによつて後述するように決定される。動作は計算、論理、シフトおよび回転指令
の余すところのないセツトを含む。単一ワー
ドシフト構造は第６図に示され、ダブルワー
ドシフト構造は第７図に示されている。指令
のセツトは表３〜６にまとめられている。多ポートRAMのシステム半部は各種の入
力／出力路、プラス状態および構成制御ビツ
トに対するアクセスを与える。これらのビツ
トは次のように使用される。 3.2.1 ＭＱ MQ（乗数／商）ビツトは乗算、除算お
よびダブルワードシフトおよび回転指令中
使用される。このビツトはMQパスを通つ
て読取りおよび読取り／書込みアドレスと
独立してアクセスされてもよい。 3.2.2 MDR MDR（メモリデータレジスタ）はセル
を外部メモリに接続する。このレジスタは
外部メモリ路を通つて読取りおよび読取
り／書込みアドレスに関係なくアクセスさ
れることができ、2MDR制御信号、方向
およびストローブによつて制御される。 3.2.3 状態レジスタ “キヤリ”、“負”、“ゼロ”および“オー
バーフロー”ビツトは状態レジスタを構成
する。各ビツトへの入力はALUDバスで
あり、ビツトが読取り／書込みアドレスに
よつて選択されたとき、および他のソース
が指令PLAによつて選択された時使用さ
れる。これらの位置への書込みは読取り／
書込みアドレスにより選択された位置中へ
の書込みとは別に制御される。この独立な
制御は蓄積エネーブルラインを通つて与え
られる。計算および論理指令のための状態レジス
タビツトへの入力は：キヤリビツト−
ALUキヤリ出、負ビツト−ALUDバス、
ゼロビツト−状態左／右マルチプレクサ、
オーバーフロービツト−ALUオーバーフ
ローである。実際にはゼロでないビツトの
“ゼロ”ビツトはまた状態フリツプ・フロ
ツプとも呼ばれ、乗算および除算のような
全てのデータに依存する指令によつて使用
され、したがつてその意味は指令によつて
変化する。ゼロフリツプ・フロツプは結果
がゼロでない時に真である計算および論理
指令に対して反転される。 3.2.4 ステイツキ（Sticky）オーバーフロー “ステツキーオーバーフロー”ビツトは
状態レジスタとは別に制御される。それは
それ自身とALUオーバーフローの論理的
オアを与え、エラー状態が生じているか否
かの走行チエツクを行うために使用でき
る。それは典型的には乗算シーケンスの最
終サイクルのようなワードのMSBが妥当
（valid）になつた時に負荷される。 3.2.5 バス（bus）およびパス（path）４個のレジスタ、水平バス、垂直バス、
下降パスおよび上昇パスレジスタはセルに
対する入力および出力を与える。各レジス
タはその名前を有するバス或はパスから直
接負荷されることができ、反対に各バス或
はパスはそのバス或はパスの名と同じ名の
レジスタから直接駆動されることができ
る。さらにそのレジスタは３つのアドレス
動作、すなわちＡプラスＢ−＞Ｃを行う。
ここでＣはレジスタの１つである。これら
のビツトの何れでも読取り／書込みアドレ
スに関係なくALUバスから負荷されるこ
とができる。レジスタはまたレジスタの内
容が不変のままでバス或はパスが直接
ALUの入力に接続されるようにバイパス
されることもできる。ALUからの直接出
力と共に、この直接入力は１つの行から次
の行へ累算が行われ、その故後述するよう
に広汎動作（broadside operation）と呼
ばれる結果を生じる。レジスタは入力／出
力関数およびデータパス制御信号の一部で
ある入力／出力選択信号によつて制御され
る。 3.2.6 インピーダンス再生マスクインピーダンス再生マスクはチツプを横
切る信号伝播を最小にするため５個の計算
パスにより使用される。それはチツプを横
切る遅延を50％に減少させることが期待さ
れ、特別の入力を有しない。そのキヤリパ
ス中での使用はS.G.Mortonの前記米国特
許出願第452592号の課題である。 3.2.7 ALUP水平マスク３個のALUP水平マスクはセルをワード
に組織する。「スライス形式」参照。 3.2.8 ALUP垂直マスク３個のALUP垂直マスクは上下パス上の
情報の流れを制御する。マスク０と１は行
に供給された情報を制御するために解読さ
れ、マスク２は行から送り出されるデータ
を選択する（表２参照）。ALUP垂直マス
ク２の真の設定は行の出力であるALUの
出力を許容し、直接入力指令の使用は次の
行のALUへ入力される出力を許容する。
これらは多重行、或は「広汎動作」であ
る。多重行はしたがつて行を横切つて累算
するデータで動作する。全ての行からのデ
ータの合計はしたがつて単一サイクル中に
計算することができる。さらに、データは
“入力／出力選択”信号によつて選択され
て上下に流れることができる。 3.3 計算および論理ユニツト計算および論理ユニツトは７個の計算、７
個の論理および２個の一定関数を与える。こ
れらは表３および表４の最初の７個の指令に
示されている。これらの機能は論理指令およ
び若干の計算指令により明確に実行され、他
の指令によつて暗に実行される。 3.4 水平データパス隣接セル間には５個の１次水平データパス
がある。これら５個のパス、すなわちALU、
キヤリ、MQ、ループおよび状態パスは計算
動作に役立つ。パスはチツプの動作の基礎で
あり、任意のワードの大きさを有し、チツプ
当りの多重ワードの範囲を測り、ワード当り
のチツプを多重化する能力を与える。これら
のパスは各行の一番左の列の左および一番右
の列の右から、チツプ外へ取り出される。こ
れらのパスの４つの動作、すなわちALU、
MQ、ループおよび状態は両方向性であり、
横断水平マルチプレクサに依存する。キヤリ
パスは一方向性であり、前記米国特許出願第
452596号明細書中に記載されている。任意のワードの大きさを与える際の基本的
問題はワードの反対端を相互にどのように連
結するかということである。通常の固定した
大きさのワードのコンピユータでは一本の線
がMSSとLSSを接続している。この接続は
回転のような単一ワード動作および乗算或は
除算のような２重ワード動作に使用される。
単一の16ビツトAPチツプは、もしも可能な
MSS毎に直接各可能なLSSに結ばれるとす
れば数百本の線が必要になるであろう。ワー
ドの大きさが任意であるばかりでなく、その
ワードの位置がセルのシーケンス中で任意に
配置されることができる。さらに問題を複合
化しているのは種々の大きさのアレイを形成
するために任意の数のAPチツプを互に接続
することができるようにする要求であり、そ
れ故可能な接続の数は膨大なものとなる。横断水平マルチプレクサはビツトを１つの
セルからその左または右に隣接するセルへ移
動させ、その左または右の隣接セルから他の
隣接セルへセルをバイパスして移動させる。
このようにして一連のセルは幾つかのマルチ
プレクサを選択して１つのワードの本体を形
成するビツト群を接続するように任意にワー
ドに分割され、他のセルのマルチプレクサは
境界ビツトを形成するように、すなわちLSS
およびMSSにおいて別のワードを形成する
ようにされる。指令PLAはスライス形式を
特定するALUP水平マスクおよび種々の水平
マルチプレクサを適当に制御するための指令
符号を使用する。横断水平マルチプレクサの１次的構成は
MOS或はCMOS集積回路である。本発明は
同様な装置或はセルのアレイを使用して３個
の隣接装置間の通信を行うことを意図するも
のである（第１２図参照）。中央横断水平マ
ルチプレクサTHMの、セルＭからの左信号
はセルＭ＋１の右信号へ行き、セルＭからの
右信号はセルＭ−１の左信号へ行くことに注
意されたい。第１３図は横断水平マルチプレクサによつ
て可能であるデータの流れを示す。各マルチ
プレクサは４個の信号モードを有し、それぞ
れ単一ビツトパスおよび制御入力を与える。
一方向性入力データInおよび一方向性出力デ
ータOutがある。左側隣接セルの右信号への
左信号パスおよび右側隣接セルの左信号への
右信号パスは両方向性である。制御入力によ
つて選択されて次の５つのデータの流れが可
能である。１セルＭからセルＭ＋１へ：パス１Ａはデ
ータInを左へ接続し、パス２Ｂは右をデー
タOutへ接続する。２セルＭからセルＭ＋１へ：パス２Ａはデ
ータInを右へ接続し、パス２Ｂは左をデー
タOutへ接続する。３セルＭ−１からセルＭ＋１へ：パス３は
右から左へ一方向性接続を行い、パス１Ｂ
は右からデータOutへの接続を行う。４セルＭ＋１からセルＭ−１へ：パス４は
左から右へ一方向性接続を行い、パス２Ｂ
は左からデータOutへの接続を行う。５セルＭ＋１とセルＭ−１間：パス５は左
と右との間の両方向性接続を行う。横断水平マルチプレクサの電力は、それが
任意のワードの大きさを与え一方隣接セル間
にのみデータ接続が要求されるような規則的
構造が構築されるものである。さらに、セル
中のデータは１動作から出すことができる。
さらにセル間の接続数は接続の時分割多重化
にたよることなく最小にされる。横断水平マルチプレクサは３個の２入力マ
ルチプレクサ、２個の３状態バツフアおよび
１個の両方向性伝送ゲートより構成される。
マルチプレクサＭ３は「左／右マルチプレク
サ」と呼ばれる。何故ならばそれは左と右の
信号間の選択を行うからである。左および右
の各隣接セルへはただ１個の接続が要求され
るに過ぎない（第１４図参照）。５つの制御信号、すなわちバイバス、左／
右選択、出力選択、フロー左、およびフロー
右がある。第１５図の論理回路は３個の制御
信号のみの使用を許容し、フロー左、フロー
右および出力選択が「方向」信号から発生さ
れる。この論理回路の使用は今迄に論じたと
ころであり、左または右の何れかに流れるデ
ータInを生じるがそれら両者は同時ではな
い。また出て行くデータから来るのではなく
左または右の入つて来るデータから来るデー
タOutを生じる。以下の議論においては次の定義が使用され
る。 (i) 伝送ゲート：入力と出力が相互に交換可
能である。制御ラインが偽の時には入出力
間に高いインピーダンスを有し、制御ライ
ンが真の時には入出力間のインピーダンス
は比較的小さい。 (ii) バツフア：出力は入力に追従する。制御
ラインが真である時には電源または接地に
対して低インピーダンスであり、制御ライ
ンが偽である時には高インピーダンス出力
である。 (iii) ２入力マルチプレクサ：選択ラインが偽
である時には出力Ｙは入力“０”に追従
し、選択ラインが真である時には出力は入
力“１”に追従する。横断水平マルチプレクサの動作の詳細は次
の通りである。 (i) データInから左へのデータの流れ：Ｔ１
における“バイパス”は偽に設定される。
“左／右選択”は“データIn”を選択する
ために偽に設定され、“フロー左”は真に
設定される。それ故左のピンはＭ１から選
択されたデータを受ける。“フロー右”は
偽に設定され、それ故データは右から来る
ことができる。“出力選択”は真に設定さ
れ、それ故右におけるデータはＭ３におけ
る“データOut”に送られる。 (ii) “データIn”から右へのデータの流れ：
これは“フロー右”が真であり、“フロー
左”が偽であり、“出力選択”が偽である
ことを除けば(i)と同じである。 (iii) 右から左へのデータの流れ：“バイバス”
は偽に設定され“データIn”は不適切であ
る。“左／右選択”は真に設定され、それ
故左におけるデータはＭ２出力に流れる。
“フロー右”は真に設定され、それ故Ｍ２
出力はＢ２を通つて右へ流れる。“フロー
左”は偽に設定され“出力選択”は偽に設
定され、それ故駆動入力はＭ３を通つて
“データOut”へ流れる。 (iv) 左から右へのデータの流れ：これは“フ
ロー左”が真であり、“フロー右”が偽で
あり、“出力選択”が真であることを除け
ば(iii)の場合と同じである。 (v) 左のセルと右のセル間のデータの流れ：
“入力選択”、“出力選択”、および“受信選
択”は不適切である。“フロー左”および
“フロー右”は偽に設定される。“バイパ
ス”は真に設定され、それ故両方向性の比
較的低インピーダンスの接続が左と右との
間に設定される。これは、データがセルを
横切つて流れるために論理回路の最小量が
動作しなければならないためセルの故障し
た時に使用される状態である。本発明の別の特徴は最小伝播遅延路のダイ
ナミツクな構成を許容することである。状態
左或は状態右の指令のように１つのワードの
一端から他端へ達するために横断水平マルチ
プレクサの集まりを通つて信号が流れなけれ
ばならないことに注意されたい。信号がセル
を横切るには二つの方法がある。一つはマル
チプレクサおよびバツフア（第１４図のＭ１
およびＢ１或はＭ２およびＢ２）を通り、他
方は伝送ゲート（第１４図のＴ１）を通るも
のである。難点は能動状態においても伝送ゲートのイ
ンピーダンスが比較的高いことである。デー
タがそれを通つて伝播するマルチプレクサの
数が増加すると伝送ゲートの列のインピーダ
ンスの増加に加えて分布容量が回路の動作速
度を低下させる。第１６Ａ図はＣ MOS伝送ゲートの概略
図を示す。伝送ゲートは２個の直列の通過ト
ランジスタから構成され、その一方はｐチヤ
ンネル、他方はｎチヤンネルである。制御ラ
インが高状態にある時、入力信号の状態に応
じてトランジスタの何れか一方が導通し、入
力から出力への比較的低インピーダンスの通
路を与え、ゲートはアクチブと考えられる。
制御ラインが低状態にあると両トランジスタ
はオフであり、入力は出力から遮断される。第１６Ｂ図は伝送ゲートの集中定数回路モ
デルを示す。最小の形態の能動Ｃ MOSゲ
ートに対しては4U設計法則で回路は５ボル
トで動作し、C₀＋C₁＝0.5pF、Ｒ＝1kΩに近
い値である。第１７図は、長い、端と端を接した鎖状の
場合のように直列にされたこれら集中定数回
路の集合体を示す。ノード１におけるＣを充
電する抵抗性インピーダンスはＲ＋Ｓであ
る。ここでＳは電源インピーダンスである。
同様にノード４におけるＣを充電する抵抗性
インピーダンスは４Ｒ＋Ｓであり、以下同様
である。したがつて回路の動作速度は直列の
伝送ゲートの数が増加するに従つて減少す
る。もしも各伝送ゲートがバツフアにより置換
されるならば各ノードを駆動するインピーダ
ンスは一定であるが、バツフアを通る伝播の
遅延は分離された１個の伝送ゲートを通る場
合よりもずつと大きい。したがつて伝送ゲー
トとバツフアの或る組合せが最良の特性を得
るために発見されなければならない。公称負荷を有し、５ボルトで動作する回路
を有する最小の形態の4U設計法則のＣ
MOSの伝播遅延時間は略々次の通りである。 (i) マルチプレクサおよびバツフア−10ns
（ナノ秒） (ii) 伝送ゲート−Ｎが小さな値に対しては
（３＋Ｎ）ns。ここでＮは一連のゲート中
のゲートの番号である。したがつて、直列の４個の横断水平マルチ
プレクサは直列の４個のバツフアのため40ns
の伝播遅延を有し、或は直列の３個の伝送ゲ
ートと１個のバツフアに対する22nsに過ぎな
い遅延を有する。したがつて回路はバツフア
だけを使用するよりも伝送ゲートとバツフア
の組合せを使用すると殆ど２倍の速度で走行
できる。したがつて寄生遅延が伝送ゲート接
続の利点よりも重い場合には何時でも低イン
ピーダンス信号を出力するためにバツフアを
通つた通路が選択される。一般に“バイバス”、“フロー左”および
“フロー右”信号のための一組の値は伝播時
間を最小にするように選択される。その選択
は回路の製造技術、セル（異なるチツプ上の
ものでよい）間のインターフエイスについて
の考慮、およびワードの大きさに依存してい
る。前の実施例において４個目毎のバツフア
が付勢される必要があり、電位的にアクチブ
である３個の挿間された伝送ゲートが残され
る。インピーダンス再生マスクはバツフアの使
用が伝送ゲートより望ましい場合にそれらの
セル中にプログラムによつて真に設定され
る。もしも指令PLAが左から右へ、或は右
から左への接続が要求され、インピーダンス
再生マスクが偽であると特定するならば、そ
の場合には“バイパス”信号は真に設定さ
れ、“フロー左”および“フロー右”信号は
偽に設定される。したがつて伝送ゲートは使
用される。同様にもしもインピーダンス再生
マスクが真であれば、“バイパス”信号は偽
に設定され、“フロー左”或は“フロー右”
によりエネーブルにされたバツフアが使用さ
れる。同様に、もしもセル中のデータが動作から
落されるべきであるならば、“バイパス”信
号は真に設定され、“フロー左”および“フ
ロー右”信号は偽に設定される。 3.4.2 パス使用法ダイナミツクなワードの大きさの形態の
構成は、隣接セル間の５個の水平パスだけ
が拡張指令セツトを支持するために要求さ
れることを認識する。パスは次の通り使用
される。キヤリ：計算キヤリをALUキヤリ出力か
ら左へ伝播させ、或はキヤリを右から
左へ移動させる。 ALU：ビツトを１個のセルから次のセル
へ移動させる。移動は左へでも、右へ
でも、右から左へでも、左から右へで
もよい。このパスに対する典型的な入
力はALUCバス、すなわちALU出力
であり、典型的な目的地は多重ポート
RAMである。 MQ（乗数／商）：ビツトを１個のセルから
次のセルへ移動させる。移動は、左へ
でも、右へでも、右から左へでも、左
から右へでもよい。このパスの典型的
な入力はMQフリツプフロツプであ
り、典型的な目的地はMQフリツプフ
ロツプである。ループ：ビツトを１個のセルから次のセル
へ移動させる。このパスに対する典型
的な入力はALUCバス、すなわち
ALU出力であり、典型的な目的地は
MQフリツプフロツプである。このパ
スは通常二重ワード動作において端と
端の結合を与える。状態：ビツトを１個のセルから次のセルへ
移動させる。移動は左へでも、右へで
も、右から左へでも、左から右へでも
よい。さらに横断水平マルチプレクサ
の外部の論理回路を使用して水平OR
およびXOR動作が行われてもよい。
それ故単一動作で全ワードについてパ
リテイ計算或はゼロ検査を行うことが
できる。このパスへの典型的な入力は
ALUDバスであり、典型的な目的地
は状態レジスタである。単一のフリツ
プフロツプが通常目的地である他のパ
スと異なつて状態パスはそのワードに
おける全ての状態フリツプフロツプに
単一状態ビツトを送信するために乗、
除指令中におけるように広く使用され
る。それ故スライスは同等の方法で行
うことができる。キー指令中のパスの使用は第１８図乃至
２５図に示されている。これらの図に使用された用語は次の通り
である。Ａ／Ｓ−直列入力選択ラインにより決定さ
れる。Ａ −ALU左／右マルチプレクサの出
力。Ｄ −ALUDバス。Ｌ −ループ左／右マルチプレクサの出
力。Ｍ −MQ左／右マルチプレクサの出
力。Ｓ −状態左／右マルチプレクサの出
力。 MRR−多ポートRAM。 MUX−マルチプレクサ THMUX−横断水平マルチプレクサ MUL MSB−乗数→最大桁ビツト。第１８図はADD指令におけるパスの使
用を示す。キヤリパスは各スライスの
ALUキヤリ出力を次のスライスへのMSS
を除いて左へ移動させる。横断水平マルチ
プレクサに対して外部のORゲートを有す
る状態パスは右から左へ和の各ビツトの走
行オアを与え、それ故MSS中のゼロ／状
態フリツプフロツプは和の全てのビツトが
もしも偽である場合にのみ偽である。LSS
中へのキヤリは直列入力選択ラインにより
選択され、それはゼロ、１およびその他の
中から選択する。第１９図は計算／論理シフト右指令にお
けるパスの使用を示す。ALUパスはLSS
を除き各スライスのALUCバスの１ビツト
を右へ運び、そこでそれは多重ポート
RAMに蓄積される。状態パスは多重ワー
ドシフトで使用するために全ての状態フリ
ツプフロツプに対してLSSからシフトされ
たビツトを運ぶ。MSSに対する入力は直
列入力選択ラインによつて選択され、その
ラインは０とALUCバスの間から選択し、
後者は計算シフトにおける符号ビツトを示
す。第２０図はスキツプオーバーフイールド
動作の１例におけるパスの使用法を示す。
計算／論理シフト指令が実行されるが、ワ
ードの中央部のセルは不括性状態に設定さ
れる。第３のセルから左へのデータは３個
の不活性セルを通つてALUパスを流れ、
右から３番目のセル中に蓄積される。不活
性状態にあるセルの数、電源および沈んだ
セルのスライスの形式およびデータ流の方
向は全て任意である。第２１図は水平スキツプを使用する動作
の１例におけるパスの使用法を示す。
MSSとLSSを除く全てのセルが水平スキ
ツプ状態に設定され、計算／論理右シフト
指令が実行される。MSSからのビツトは
ALUパスを経てそのワードにおける全て
の他のセルに流れ、そこに蓄積される。第２２図は回転指令におけるパスの使用
法を示す。読取りアドレスは多ポート
RAM中の或る位置を選択する。そのLSS
および全てのLSS中のその位置の内容は
ALUパスを通つて左へ１ビツトシフトさ
れる。MSS中のその位置の内容はループ
パス中に入り、それはLSSへ運ばれる。シ
フトされたデータは読取り／書込みアドレ
スにより選択された位置において多ポート
RAM中に書込まれる。第２３図は二重回転左指令におけるパス
の使用法を示す。動作はワードの１対がシ
フトされることを除けば回転左と類似して
いる。読取りアドレスにより選択された多
ポートRAM中の位置におけるワードは
ALUパスを経て１ビツト左にシフトされ、
そこでMSSからシフトされたビツトは状
態パスを経て多ポートRAM、MQレジス
タ中の特別の位置のLSS中へ入る。MQレ
ジスタは１ビツト左へMQパスを経てシフ
トされ、MSSからシフトされたビツトは
ループパスを経て読取りアドレスにより選
択された位置のLSS中へ入る。第２４図は乗算中間指令におけるパスの
使用法を示す。使用されるアルゴリズムは
もしも乗数の電流LSBが真であるならば、
部分積に被乗数を加えることである。それ
から部分積は乗数と共に１ビツト右へシフ
トされる。状態フリツプフロツプは部分積
に被乗数を加算すべきか否かを決定する。
キヤリパスは次のスライスへのMSSを除
いて各スライスのALUキヤリ出力を左へ
移動させる。ALUパスは乗数MSBを得る
MSSに対するものを除き部分積和の各ビ
ツトを１ビツト右へ移動させ、そのMSS
の符号ビツトはオーバーフローに対して補
正される。シフトされた和は多ポート
RAMに負荷される。MQパスはMSSに対
するものを除き乗数の各ビツトをMQフリ
ツプフロツプにおいて１ビツト右へ移動さ
せる。シフトの結果はMQフリツプフロツ
プに負荷される。ループパスは他のスライ
スを通過してLSS中の部分積和をMQフリ
ツプフロツプのMSSへ移動させる。LSS
中の状態フリツプフロツプはMQフリツプ
フロツプの第２のLSSからシフトされた乗
数を受ける。状態パスはその同じビツトを
MQフリツプフロツプの第２のLSSから左
へLSS中以外の全ての状態フリツプフロツ
プへ伝達する。この状態ビツトは次のサイ
クル中に使用される。指令はデータが２の
補数表示である時、最後のビツトを除いて
乗数の各ビツトに対して実行される。第２５図は除算中間指令に対するパスの
使用法を示す。使用されるアルゴリズムは
非再生除算である。ALU動作は前のサイ
クルの結果を蓄積する状態フリツプフロツ
プに依存する。ALUパスは部分的剰余を、
最初分子の上位半分を１ビツト左へシフト
する。一方MQパスは分子の下位半分およ
び最後には商を１ビツト左へシフトする。
分子のこれら両半分はループパスで互に結
ばれている。状態パスはMSSから状態レ
ジスタ中の蓄積の全てのスライスへ符号比
較を送り、次のサイクルに使用する。符号
比較は分母が部分剰余に加算されるべきか
減算されるべきかを決定する。 3.5 水平バス水平バスおよびオア（OR）バスは行にお
いて全てのセルに並列に接続され、チツプか
ら導出される。水平バスは両方向性であり、各セルにおい
て水平バスフリツプフロツプ中に直接負荷さ
れてもよく、或はALUに対する入力として
直接使用されてもよい。水平バスは選択され
たセルにおいて水平バスフリツプフロツプに
よつて駆動されることができる。行当り１個
のセルがそのセルへ接続された垂直バスライ
ンを確定することによつて選択される。“入
力／出力機能”および“入力／出力選択”ラ
インは水平バスの動作を制御する。反転された出力を生成するオアバスは一方
向性である。出力は行において他のチツプの
同様の出力とオア処理される。ここでそのオ
アは結線されたオアではなくゲートによつて
行われる。ドライバは常にエネーブルであ
る。１以上の垂直バスラインが確定される
時、内部的に開いた集合体であるバスを１以
上のセルが駆動する。バスに対するデータ源
は水平バスフリツプフロツプである。 3.6 垂直接続セル間には３個の垂直接続、すなわち上昇
パス、下降パスおよび垂直バスがある。AP
チツプ内において垂直バスは列において全て
のセルに並列に接続され、上昇および下降パ
スは行において全てのセルを直列に連結して
いる。これらのパスの動作は“入力／出力機能”
および“入力／出力選択”ピンにより制御さ
れる。各パスは多ポートRAM中の特定のビ
ツトにより駆動されることができ、各パスは
そのビツト中へ直接負荷されてもよく、或は
読取りアドレスおよび読取り／書込みアドレ
スの制御下にALUの入力中へ直接接続され
てもよい。さらにパスを駆動する多ポート
RAMビツトの負荷は入力／出力機能ライン
により読取り／書込みアドレスから分離して
制御され、３つのアドレス機構を提供し、次
の形態の動作を可能にする。Ａ動作Ｂ→ＣここでＣは垂直バスレジスタ、上昇レジス
タ、或は下降レジスタの１つである。分離したレジスタ、すなわち多重ポート
RAMビツトはデータの上下両方向の交互の
移動を速めるために上昇および下降パスに対
して設けられる。チツプの各行は少量の論理回路を有し、そ
れは共通に使用される。両方向性バツフアは
水平バスのために設けられる。水平バス出力
バツフアは入力／出力選択および入力／出力
機能ラインが水平バス出力エネーブル状態に
あり、何れかの垂直バスラインが確定される
時エネーブルにされる。一時に１個のセルだ
けがバツフアに対する入力を駆動する。水平
バス入力バツフアは入力／出力選択および入
力／出力機能ラインが水平バス出力エネーブ
ル状態にない時にエネーブルにされる。チツプの各列は共通の両方向性バツフアを
有する。出力バツフアは、入力／出力選択お
よび入力／出力機能ラインが垂直バス出力エ
ネーブル状態になり、何れかの水平バスが確
定された時にエネーブルにされる。入力バツ
フアは入力／出力選択および入力／出力機能
ラインが垂直バス出力エネーブル状態にない
時にエネーブルにされる。 3.7 指令プログラム可能な論理アレイ各セルはそれ自身のマスクのセツトにより
個個の形態付けられ、したがつて各セルはそ
れ自身の指令のデコーダを備えなければなら
ない。このデコーダはプログラム可能な論理
アレイ（PLA）であり、それは機能の再決
定或は修正を行う方形構造である。少数例え
ば10個の入力を有するが、出力の数は比較的
大きく例えば40である。そのうちの小数のも
のが通常一時に活性である。指令オプコード
（opcode）、スライス一覧表、および内部マ
ルチプレクサ選択符号は全てPLAの大きさ
を最小のものにするために選択される。マル
チプレクサに対してもつと多くの入力が使用
されればその選択符号中のものの数はもつと
少なくなる。状態フリツプフロツプはPLAの出力の幾
つかを変形し、それ故指令はデータに依存す
るようにすることができる。構成は比較的簡
単であり、それにおいてALU動作の選択だ
けがデータに依存し、パス動作は影響を受け
ない。乗算および除算を行う指令はこのデー
タに依存する特徴を利用し、高速動作のため
に特に適合した構成を備えている。第１０図のALUOPマルチプレクサは状態
フリツプフロツプの状態に応じた４個の
ALUOPビツトの２組の一方を選択する。も
しも状態が特定の指令に関係が無ければその
時にはALUOPビツトの両方の組は同じであ
る。４計算プロセツサの信号計算論理ユニツトプロセツサ内でデータパス
制御は指令パイプラインレジスタを通る。それ
に続くチツプ信号は表７にまとめられている。 4.1 データパス制御次のものは全て入力である。 (i) 指令符号５−０…これらの信号は遂行さ
れるべき指令を決定する。表３、４、５は
その指令を示す。 (ii) 直列入力選択１，０…これらの信号は計
算指令においてLSS ALUキヤリ回路に対
する４つの入力の１つを選択する。入力は
次の通りである。キヤリ右論理０論理１キヤリフリツプフロツプこれらの信号はまたシフトおよび回転指
令においてシフタLSSまたはMSSへの４
つの入力の１つを選択する。入力は次の通
りである。論理０； ALUパス中へALU右或はALU左、或
は MQパス中へMQ右或はMQ左；キヤリフリツプフロツプ； ALUCバス (iii) 読取りアドレス５−０…これらの信号は
表１に示すようにALUの“Ａ”入力への
64入力の１つを選択する。 (iv) 読取り／書込みアドレス５−０…これら
の信号は表１に示すようにALUの“Ｂ”
入力への64入力の１つを選択する。もしも
書込みが多重ポートRAM中へ行われるな
らば、これらの入力もまた書込まれる位置
を選択する。 (v) 入力／出力選択１，０…計算プロセツサ
中の入力或は出力は次のものから選択され
る。垂直バス；水平バス；下降パス；上昇パス。 (vi) 入力／出力機能１，０…入力／出力選択
により選択されるバス、パス或は関係する
RAM位置の動作は次の通りである。出力エネーブル（関係するRAM位置から
選択されたバス或はパスの駆動）；直接入力（ALU入力として使用されるべ
き外部バス或はパスのエネーブル）；外部からの負荷（選択された外部バス或は
パスから関係するRAM位置の負荷）；内部からの負荷（ALUDバスから関係す
るRAM位置の負荷）。出力エネーブル機能を有する垂直バスの選
択はその水平バス上の真信号により選択され
た行から出力を生じる。出力エネーブル機能
を有する水平バスの選択はその垂直バス上の
真信号により選択された列から出力を生じ
る。上昇パスおよび下降パスの選択は入力／
出力機能に関係なく出力をエネーブルにす
る。 4.2 状態制御これらの入力は多重ポートRAM、状態レ
ジスタ、およびステイツキ（sticky）オーバ
ーフローフリツプフロツプに負荷することを
制御する。全ての動作はセルからセルへのベ
ースで行われる。蓄積負荷はALUPエネー
ブル、指令、蓄積エネーブルおよび
ALUP水平マスクに依存する。ゼロフリツプ
フロツプは多重用であり、また“ゼロ／状態
フリツプフロツプ”および“状態フリツプフ
ロツプ”と呼ばれることに注意されたい。 (i) 蓄積エネーブル１，０…状態フリツプフ
ロツプ、ステイツキオーバーフローフリツ
プフロツプおよび多ポートRAMの負荷は
次の組合せで許容される。多重ポートRAMだけが負荷される；状態レジスタと多重ポートRAMだけが負荷され
る；状態レジスタだけが負荷される；全てが負荷される。 (ii) 状態依存エネーブル２，１，０…蓄積は
次の選択された状態の何れかが満足される
場合にのみ条件付きで負荷されることがで
きる。水平バスが真でなければならない；キヤリフリツプフロツプが真でなければな
らない；負のフリツプフロツプが真でなければなら
ない；ゼロ／状態フリツプフロツプが真でなけれ
ばならない；負荷の発生；キヤリフリツプフロツプが偽でなければな
らない；負のフリツプフロツプが偽でなければなら
ない；ゼロ／状態フリツプフロツプが偽でなけれ
ばならない。 4.3 セル当りの信号 (i) 外部メモリ…入力或は３状態出力。ピン
はもしも“方向”が真であれば出力であ
り、そうでなければそれは入力である。 4.4 行当りの信号出力は特に示さなければ３状態である。 (i) オアバス否−反転された２状態出力。信
号は全ての列に対して〔データ（Ｎ）およ
び垂直バス（Ｎ）の〕論理的ノアである。 (ii) 水平バス−入力または出力。信号は全て
の列に対して〔水平バスフリツプフロツプ
（Ｎ）および垂直バス（Ｎ）の〕論理的オ
アである。チツプの全行中の１より多くの
垂直バスラインは一時に確定されない。そ
のバスはそれが入力／出力選択により選択
され、入力／出力機能が出力エネーブルで
あり、チツプ中の何れかの垂直バスライン
が真である場合のみ駆動される。データは
水平バスレジスタにより与えられる。 (iii) ALU左、ALU右−それぞれ入力と出力
或は出力と入力である。信号はシフト動作
のために使用される。 (iv) MQ左、MQ右−それぞれ入力と出力或
は出力と入力である。信号は同時に２個の
ワードをシフトする動作のために使用され
る。 (v) キヤリ左、キヤリ右−それぞれ出力と入
力である。データはALUを通つてキヤリ
を伝播させるために右から左へ流れる。 (vi) 状態左、状態右−それぞれ入力と出力或
は出力と入力である。信号は論理および若
干の計算指令によるゼロ検出に使用され、
また特別の機能、二重ワードシフトおよび
状態放送指令に使用される。 (vii) ループ左、ループ右−それぞれ入力と出
力或は出力と入力である。信号は最上桁の
スライスを最小桁のスライスへ接続するた
めに多くの動作において使用される。 4.5 列当りの信号のまとめ (i) 垂直バス−入力または出力。垂直バス出
力は、もしもそれが入力／出力選択により
選択され、入力／出力機能が出力エネーブ
ルであり、かつ水平バスが確定されるなら
ばアクチブである。データは垂直バスレジ
スタにより与えられる。 (ii)および(iii) 上昇、下降−ALUP垂直マスク０および
１ならびに入力／出力選択および入力／出
力機能により決定されるような入力と出力
或は出力と入力である。データ源はALU
垂直マスク２により選択される。

【表】

【表】表６形態指令 MNEMONIC 機能形態多ポートRAM負荷 ALUP水平マスクに関係
なし

【表】

【表】【図面の簡単な説明】

第１図は連想プロセツサのブロツク図、第２図
はプロセツサセルの相互接続を示す連想プロセツ
サチツプの説明図、第３図は隣接セル間の１次水
平接続を示す説明図、第４図は隣接セル間の垂直
接続を示す説明図、第５図はプロセツサセルの全
体の接続を示す説明図、第６図は単一ワードシフ
ト構造、第７図は二重ワードシフト構造、第８図
はスライス使用、第９図は連想プロセツサチツプ
中の共通論理パイプライン、第１０図はセルの論
理−計算指令でプログラム可能な論理アレイ、第
１１図はプロセツサセル中の計算コア、第１２図
は横断水平マルチプレクサの線形アレイ、第１３
図は横断水平マルチプレクサのデータの流れ、第
１４図は横断水平マルチプレクサの詳細、第１５
図は制御信号簡単化回路、第１６Ａ図は伝送ゲー
トの表示、第１６Ｂ図は第１６Ａ図のゲートの集
中定数等価回路、第１７図は一連の直列伝送ゲー
トの簡略化した等価回路、第１８図は加算指令を
行う連想プロセツサ中の信号パスの使用法、第１
９図は計算／論理シフト右指令を行う信号パスの
使用法、第２０図はワード動作の中間部分におけ
るスキツプオーバーフイールドを行う信号パスの
使用法、第２１図は信号拡張動作を行う信号パス
の使用法、第２２図は回転左指令を行う信号パス
の使用法、第２３図は二重回転左指令を行う信号
パスの使用法、第２４図は固定乗算中間指令を行
う信号パスの使用法、第２５図は固定除算中間指
令を行う信号パスの使用法をそれぞれ示す。 Ce…セル、ADDR…アドレス、MUX…マルチ
プレクサ、MDR…メモリデータレジスタ、Ｂ
１，Ｂ２…バツフア、PLA…プログラム可能論
理アレイ、THM…横断水平マルチプレクサ。

Claims

【特許請求の範囲】１１ビツトプロセツサを備えたプロセツサセル
のアレイを具備し、各１ビツトプロセツサは、近
傍セルに接続された入力／出力手段を有する１ビ
ツトプロセツサと、外部制御レジスタと、データ
蓄積のための内部レジスタ手段と、処理手段と、
制御手段と、外部メモリにアクセスする手段と、
構成制御手段とを具備し、前記プロセツサセルの
アレイは外部指令に同時に応答して前記内部レジ
スタ手段中のデータを処理する連想アレイプロセ
ツサにおいて、前記各プロセツサセルはそれぞれその内部レジ
スタ手段内に構成ビツトを含み、その内容は処理
手段により処理されることができ、それは真状態
に設定された時に制御或いはマスク機能を遂行
し、その機能は外部制御指令に対するその応答の
変更或いは条件付けをそのプロセツサセルの構成
制御手段に行わせることを特徴とする連想アレイ
プロセツサ。２前記構成制御手段はデイスエーブル、スキツ
プ、最小桁スライス、中間桁スライスおよび最大
桁スライスから成る群から選択されたマスク機能
を行うことができ、デイスエーブルにおいてはデ
ータは隣接セルから左、右、上、または下へシフ
トされ、前記デイスエーブルマスク機能を含む前
記セルをバイパスし、前記セルのそれぞれ右、
左、下或いは上へそのセルへと通過し、スキツプ
によつて前記セルはデイスエーブルマスク機能に
対するように動作するがさらに前記シフトされた
データを受けてそれを蓄積することができ、最小
桁スライスは連想アレイの行中の多数の隣接する
セルによつて形成されたワードの最小桁ビツトを
与えるように前記セルを定め、中間桁スライスは
前記ワード中の中間の桁のビツトを与えるように
前記セルを定め、最大桁スライスは前記ワードの
最上桁ビツトを与えるように前記セルを定める特
許請求の範囲第１項記載のプロセツサ。３１つの行の左からの計算信号はその上の行の
右の各信号に接続され、最上行の左からの計算は
最下行の右へ接続されてワードが多数の行に亘つ
て拡げられることができることを特徴とする特許
請求の範囲第１項記載のプロセツサ。４連想アレイはプロセツサセルの行および列に
より構成され、構成ビツト手段は前記アレイの行
の長さよりも大きい、或は小さいワード長を決定
することができることを特徴とする特許請求の範
囲第１項記載のプロセツサ。５各プロセツサセルはマスク機能を決定する構
成ビツトの組合わせを解読するためのデコーダを
備えていることを特徴とする特許請求の範囲第４
項記載のプロセツサ。６各プロセツサセルが独立に構成されているこ
とを特徴とする特許請求の範囲第２項記載のプロ
セツサ。７各セルは幅１ビツト、長さＮビツトで構成さ
れた多ポートランダムアクセスメモリを備え、そ
れらのビツトは構成、状態および入力／出力デー
タならびに使用者データを蓄積し、これらビツト
の全てが計算および論理ユニツトによつて等しく
動作されることができる如く構成されていること
を特徴とする特許請求の範囲第１項記載のプロセ
ツサ。８アレイは少なくとも１つの行を有し、前記プ
ロセツサセルは隣接セルを少なくとも１つの行に
沿つて接続する５個の計算パス、すなわちキヤリ
ーパス、計算論理ユニツトパス、乗算、商パス、
ループパスおよび状態パスを有し、行のプロセツ
サセルは前記５個の計算パスを介して行の他端に
おけるプロセツサセルに接続されていることを特
徴とする特許請求の範囲第１項記載のプロセツ
サ。９行の１端におけるプロセツサセルが隣接する
行の他端にあるプロセツサセルに接続されている
ことを特徴とする特許請求の範囲第８項記載のプ
ロセツサ。１０前記各プロセツサセルに関係する横断水平
マルチプレクサを備えていることを特徴とする特
許請求の範囲第１項記載のプロセツサ。１１横断水平マルチプレクサが第１および第２
の入力と出力とを有する第１、第２および第３の
２入力マルチプレクサと、それぞれ入力、出力お
よび制御ラインを有する第１および第２の３状態
バツフアと、第１および第２のポートならびに制
御ラインを有する両方向性伝送ゲートと、データ
の入るパス、データの出るパス、左パスおよび右
パスとを具備し、 (a) 前記第１の２入力マルチプレクサの前記第１
の入力は前記第２の３状態バツフアの前記出力
と、前記第３の２入力マルチプレクサの前記第
１の入力と、前記両方向性伝送ゲートの前記第
１のポートとおよび前記右パスへ接続され、 (b) 前記第１の２入力マルチプレクサの前記第２
の入力は前記第２の２入力マルチプレクサの前
記第２の入力および前記データの入るパスに接
続され、 (c) 前記第１の２入力マルチプレクサの出力は前
記第１の３状態バツフアの前記入力に接続さ
れ、 (d) 前記第２の２入力マルチプレクサの前記出力
は前記第２の３状態バツフアの前記入力に接続
され、 (e) 前記第２の２入力マルチプレクサの前記第１
の入力は前記両方向性伝送ゲートの第２のポー
トと、前記第１の３状態バツフアの出力と、前
記第３の２入力マルチプレクサの前記第２の入
力と、前記左パスとに接続されていることを特
徴とする特許請求の範囲第１０項記載の連想ア
レイプロセツサ。