JPS58169663A - アレイプロセツサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術的背景） 本発明はコンピュータ援助によるデータ分析の分野に関
し、特に二次元構造のデータセ、）（一般に儂として称
されて”る）を竺理可能な特殊なコンピュータ、セルー
ラアレイデロセッサ（Ｃｅ１ｌｕｌａｒ　Ａｒｒａｙ　
Ｐｒｏｃｅａｓｏｒ＝ＣＡＰ　）として知られているコ
ンピュータに関するものである。

イメージ（儂）を処理する分野では、一般にセルーラア
レイグロセ、すは、そのアーキティクチュアが特にイメ
ージ処理のタスクに適しているタイプのコンピュータシ
ステムとして良く知られている。特別なデザインは異な
ったインプリメンテーシ、ン間で実質的に相違するもの
であるが、七ルーラアレイ７’ｏ七ツサの一般的なアー
キティクチュアは極めて区別出来るものである。代表的
なシステムでは、従来のデザイン（設置＋　）のフント
ロールプロセッサニヨって制御される特別なアレイプロ
セッサが用いられている。このアレイプロセッサを多数
の基本的なプロセッサ（ｅｌｅｍ＠ｎｔａｌ　ｐｒｏｃ
ｅａ＠ｏｒ　）から構成し、この基本的なプロセッサは
通常のマトリックス内で個々のセルとして分散されてい
る（このことによって記述的名称”セルーラ（＝セル状
の）アレイプロセッサ”が起った）。この基本的なプロ
セッサ（＝エレメントグロセ。

す）は本質的に同一なものであり、一般には機能−グロ
グラム可能な（ｆｕｎｃｔｉｏｎ−ｐｒｏｇｒａｒｎｍ
ａｂｌ＠）論理回路およびメモリレジスタを内蔵するも
のである。一般に、このグログラム可能な論理回路は、
限られた数の基本的論理および算術機能、例えばＡＮＤ
　’　、′０′Ｒ″、″ＩＮｖＥＲＴ”オヨびＭＲＯＴ
ＡＴＥ”を、コントロールゾロセ、すによつて与えられ
なデータに関連して各々のメモリレジスタ内に記憶され
なデータについて選択的に実行出来る能力を有している
。このコントロールゾロセ、すを共通の命令パスを介し
てエレメントプロセッサに連結させている。従って、こ
れらエレメントプロセッサの総ては、それぞれのメモリ
レジスタ中に記憶され念データに共通の論理機能で独立
的に、しかし同期して動作するものである（これを、６
単−命令、多重ｒ−タ動作（Ｓｉｎｇｌｅ　Ｉｎ５ｔｒ
ｕｅｔｉｏｎ　、　Ｍｕｌｔｉｐｌｅ　ＤａｔａＯｐｅ
ｒａｔｉｏｎ　）　ｅまたは８ＩＭＤａ作”と称する）
。

このセルーラアレイプロ七、すは特にイメージ処理応用
に好適なものである。その理由は、七ルーラアレイプロ
セ、す轡存在しているメモリレジスタによって、イメー
・ゾのディジタル的表示が直接プロセッサ中に記憶マ、
ｆできるからである。この仁とによって、二次元的構造
のデータセット内でデータの空間的相互関連性が本質的
に保存されるようＫなる。この了レイプロセッサによっ
て、所望のイメージの処理用アルゴリズムの実行に相当
するＳＩＭＤ論理動作の選択されたシーケンスを実行さ
せるようにすることＫよって、イメージ中のあらゆる点
におけるデータを本質的に並列に処理することが可能と
なる。本来、有効処理速度（エレメントプロセッサによ
って実行される単位秒当りの命令数と同時に動作するエ
レメントプロセッサの数との積に相当する）および処理
されるイメージの解偉度の両者は追加のエレメントデマ
セ、すを使用することによって直接的に増大し得るもの
である。

コンピュータ援助法によるデータ分析の極く一般的な分
野において、このセルーラアレイノロセッサアーキティ
クチュアは比較的最近の開発によるものである′が、こ
のアーキティクチュアを利用しなシステムがかなり多く
開発されてき念。これらシステムの多くは一般的な応用
目的のために特別に設計したものであり、はんのいくつ
かのシステムは極めて特殊な応用目的のために設計され
ている。これら一般応用のシステムについての刊行物と
しては、ｌ１ＪＥ　。

Ｐｒｏｏａ壷ｄＳｎｇｍ　ｏｆ　ｔｈｅＦｌｒａｔ　Ｓ
ｙｍｐｏｓｉｕｍ　ｏｎＣｏｍｐｕｔ＠ｒ　Ａｒｃｈｉ
ｔｅｃｔｕｒｅ　、　１９７３年、第６１〜６５頁＊　
′ＤＡＰ−Ａ　Ｄｉｊｔｒｉｂｕｔ＠ｄ　Ｐｒｏｃｅｓ
ｓｏｒ　’（Ｓ、Ｆ、　Ｒ＠ｄｄａｙａｙ著）；米国特
許第３，８１５，０９５号、１９７４年６月４日発行＊
　”　ＧｅｎｅｒａｌＰｕｒｐｏｓｅ　Ａｒｒａｙ　Ｐ
ｒｏｃｅｓｓｏｒ　”　（Ａｍｒｏｎ　ＨａＷｅＩｔｅ
ｒ　）　：米国特許第３．９７９．７２８号。

１９７６年９月７日発行ｅ　”　Ａｒｒｌｙ　Ｐｒｏｃ
ｅｓｓｏｒ　”（Ｓｔ＠ｗａｎｔ　　Ｒｅｄｄａｗａｙ
　　　）　　　：　　ＡＩＡＡ　　　、　　　Ｐｒｏｃ
ｓｓｄｉｎｇｓｏｆ　　　ｔｈｅ　　Ｃｏｍｐｕｔ　＠
ｒ　＠　　量ｎ　　Ａｅｒｏｓｐａｃ　＠　Ｃｏｎｆｍ
ｒ　＠ｎｅｅ２．１９７９年、第９３〜９７頁、＠Ｔｈ
・Ｍａａｓｉｖ＊１ｙ　Ｐａｒａｌｌ＠ｌ　Ｐｒｏｃｅ
ｓｓｏｒ　（ＭＰＰ　）Ｓｙｓｔｅｍ”；および米国特
許第４．１４４，５６６号、１９７９年３月１３日発行
、　”　ＰａｒａｌｌｅｌＴｙｐｅ　Ｐｒｏｃｅｓｓｏ
ｒ　ｗｉｔｈ　ａ　５ｔａｃｋ＠ｄ　Ａｕｘｌｌｉａｒ
ｙｌｆ’ａｓｔ　Ｍ＠ｍｏｒｉｓｓ”（Ｃ１ａｕｄ＠Ｔ
１ｍａｌｔ　）等がある。

一方、いくつかの特殊なシステムに関するものとしては
、米国特許第３，７０１，９７６号。

１９７２年１０月３１日発行ｍ　′ＦｌｏａｔｉｎｇＰ
ｏｉｎｔ　　Ａｒｉｔｈｍｓｔｌｃ　　Ｕｎｌｔ　　ｆ
ｏｒ　　ａ　　ＰａｒａｌｌｅｌＰｒｏｃｏｓｓｉｎｇ
　Ｃｅｒｎｐｕｔ＠ｒ　（Ｒｌｃｈａｒｄ　５ｈｉｖｅ
ｔｙ　）　；米国特許第４，０６５，８０８号、１９７
７年１２月２７日発行ｍ　”　Ｎ＠ｔｗｏｒｋ　Ｃｏｍ
ｐｕｔｓｒ　５ｙｓｌ＠ｍ　’（Ｈ＠ｒｒｎａｎｎ　Ｓ
ｅｈｏｍｂｅｒｇ　）　：および米国特許第４．１０１
，９６０号、１９７８年７月１８日発行。

”　５ｃｉｅｎｔｉｆｉｃ　Ｐｒｏｃｅｓｓｏｒ　”　
（Ｒｌｃｈａｒｄ　８ｔｏｋｅｍ）等がある。

これらシステムインプレメンテーションにおいては、ア
レイゾロ七、すをこれの予期された応用に合致させるた
めに、極めて異ったエレメントプロセッサの設計が使用
されている。主として、これは、その可能な限りの広い
応用によるものと利用し得るサブコンポーネントの均等
に広範な変化によるものである。しかし、これらエレメ
ントグロ・セ、すの共通の特徴としては、高度のコン４
−ネント相互接続が、エレメントグロセ、すの処理速度
を最適状態にするために用いられていることである。

このように高度に最適化されたエレメントプロセッサ設
計を採用し念時の特別な欠点としては、ｒ−夕処理の予
期された応用における大きな変化によって、システム全
体のデータ処理能力および効率を保持する之めには、こ
れらエレメントクロ七、すを大幅に再設計する必要性が
生じてしまうことである。このことは、以下のような実
際上の事実結果によるものである。即ち、これらサブコ
ンポーネントが余りにも高度に特殊化されてしまったこ
とと、和尚接続されてしまった為に、エレメントクロ七
、すのコンポーネント構成の大幅な交換または拡張が出
来なくなってしまったことである。

発明の概要 モジュラエレメントゾロ±、サデザインを利用し念アレ
イグロセッサアーキテクチュアは、本願人の同日出願に
係る特許明細書“アレイグロセ、す装置”に開示されて
いる。

このアレイグロセ、すは複数個のモジュラエレメントデ
ロセ、すから構成される。データ交換サブシステムは各
エレメントクロ七、すのモジュールを相互接続すること
によって、データの伝送を行なっている。これらモジ、
−ルは多数の異った機能タイプ、例えばメモリやアキュ
ムレータである。一般Ｋ、各モジ、−ルには、入カーグ
ログラマデル論理回路およびこれに組み合せをメモリレ
ジスタを有している。アレイグロセ、すのモジュールを
組み合せたので、エレメントプロセッサはアーキテクチ
ュア的見地から互いにパラレル関係となる。従って、こ
のエレメントプロセッサのデータ交換サブシステムを経
てデータの瞬時の伝送に基いたアレイプロセッサ内のデ
ータの伝送はノ４ラレルとなる。

これらモジュールもエレメントクロ七、すを横切って存
在する機能プレーンとしてアーキテクチュア的見地から
組み合せる。従って、機能プレーンはモジ、−ルのアレ
イで構成し、これを独立のエレメントプロセッサに組み
合せる。更に、機能プレーンのモー）１−ルは共通機能
タイプのものである。このことによって、帰能グレーン
内のモジュールのメモリレジスタ内に存在するような二
次元的に構成されたデータセットのデータを、これを選
択した機能タイプの機能プレーンへ連続的に通過させる
ことによって同−一状態で且つパラレル関係を保ち乍ら
処理できる。

フントロールプロセッサを利用してアレイプロセッサの
オペレーションに命令を与える。これらプロセッサはア
レイ／コントロールデロセ、サインターフェイスによっ
て相互接続され、これによって、コントロールグロセヅ
サはアレイプロセッサの機能プレーンにランダムにアド
レス番地付けられると共に構成するようになる。

また、これによりてコントｐ−ルグロセッサはデータを
アレイプロセッサ内で交換する。

本発明によれば、制御またはデータ交換のために、アレ
イプロセッサの機能プレーンのあらゆる数まなはサプセ
、トをリマインダーからダイナミ、りに分離する手段を
提供できる。このことは、アレイプロセッサ全体に亘っ
て多数のセグリグータ機能プレーンを散在させることに
よって実現でき、セグリｒ−タ機能グレーンをアレイプ
ロセッサの機能プレーンの隣接のサプセ、ト間にアーキ
テクチュア的に位置させる。

このセグリダータ機能プレーンには、一般に擬似モジ、
−ルのアレイが設けられており、これはアレイプロセッ
サの他の機能プレーンのモジュールアレイに相当し、壷
似モ・シュ・−ルは各エレメントプロセッサの隣接モジ
ュール間に設計構造的（アーキテクチュア的）に存在す
る。これら擬似モジュールはスイッチから構成され、こ
れらスイッチを共通に作動させて、関連するエレメント
プロセッサデータパスラインを電気的に切断する。この
セグリグータ機能グレーンには、共通に作動可能なスイ
ッチの第２のセットが設けられ、これによってアドレス
バス、コントロールバス、クロ、り、アドレスバアリド
およびフンフィイユレーシ、ンラ、チリ七、トラインを
電気的に制御する。更に、共働するスイッチの＠３のセ
ットをこの機能！レーン内に設ケ、コントロールライゾ
ロセ、すを相互接続する入力／出力データラインを制御
する。

従って、本発明の利点は、アレイゾロセ、すをダイナミ
ックに再構成できる点である。これらスイッチセットの
作動をコントロールライン、すによって制御するので、
アレイゾロセ、すのオ（レーション中に、スイッチセッ
トのあらゆる組み合せを選択的に作動または不作動する
ことが可能となる。

また、本発明によれば、・母うレル接続されたエレメン
トノロ七、すの数量を増大することができる効果がある
。擬似モノユールスイ、チセ、トのみを作動させること
によって、分離されなサブセットの各々内で対応する機
能プレーンの同時オペレージ、ンが可能となる。この利
点は、大きなデータセットを処理すべき時には特に有効
である。

また本発明によれば、多数の独立の７レイプロセツサを
効果的に創造することができる。スイッチ七ツ）のすべ
てを作動させると共に１更にアレイゾロセッサの分離し
たサブセットの６各にコントロールプロセッサを設ける
ことによって、各々のサブセットの独立的なオペレーシ
ョンを機能的に独立なモノュールアレイデロセ、すとし
て行なえる。この利点は、・母イブラインデータ処理が
要求される処理応用１例に％に効果がある。

また本発明の効果としては、アレイプロセ。

すの速度および信頼性を向上させ乍ら電力消費をかなり
抑えることができる。不作動、ま念は不使用の機能プレ
ーンの多数の隣接のサブセットを十分に分離させること
によって、すべてのデータおよびコントロールラインの
有効長が減縮され、これによってラインドライブ回路の
動的装荷（ｄｙｎａｍｉｃ　ｌｏａｄｉｎｇ　）を軽減
できる利点がある。

以下図面を参照し乍ら本発明を詳述する。

セ、す（ＣＡＰ　）システムは２つの基本的要素より構
成されている。即ちアレイプロセッサおよびこのアレイ
ゾロセッサに動作指令を与えるために使用するコントロ
ールプロセッサより成っている。本発明によれば、モジ
ュラ（ｍｏｄｕｌａｒ　）を有するアレイデロセ、すを
提供でき、従って高度なフレキシビリティを有すると共
に、ＣＡＰシステムで使用するのに特に好適なアーキテ
クチュア設計を有している。しかし、本発明は、実際上
、開示されたモノユラアーキテクチ、アである。従って
、例え本発明を物理的用語を用φて良好に解説したとし
ても、本願発明は特定な物理的実施例から概念的に区別
されなければならない。しかし乍ら、本願発明の技術的
思想を物理的に具現化する姿態が、米国特許第４．２７
５，４１０号（１９８１年６月２３日発行。

Ｊａｎ　　ＧｒｌｎｂＩＩｒｇ　　）　　の　”　　Ｔ
ｈｒｓ＠−Ｄｉｍ＠ｎ５ｉｏｎａｌｌｙＳｔｒｕｃｔｕ
ｒｅｄ　Ｍｉｃｒｏ＠１ｅｃｔｒｏｎｉｃｓ　Ｄｅｖｉ
ｃ＠”　および米国特許第４．２３９，３１２号（１９
８Ｑ年１２月１６日発行−Ｊｏｎ　Ｈ，Ｍｙｅｒ　）の
’　ＰａｒａｌｌｅｌＩｎｔｅｒｅｏｍｅｅｔ　ｆｏｒ
　Ｐｌａｎａｒ　Ａｒｒａｙ−”に開示されている（両
特許は本願人に譲渡されている）。

第１図に、本発明のアーキテクチュアの実施例のアレイ
ゾロセッサ６１およびプロセッサインターフェイス６３
が示されている。、このアレイゾロセ、す６１は複数個
のエレメントゾロセッサ６０　（＠ｌ＠ｍｅｎｔａｌ　
ｐｒｏｃｅｓｓｏｒ　）より構成されており、これらエ
レメントプロセッサ６０はセルとして通常のＮＸＮアレ
イ中に分布しており、これによってイメー、ジ（像）の
画素の分布にトポロギー的に合致している。即ち、デー
タポイントは二次元的構造になりているデータセット内
に存在している。これは従来のＣＡＰシステム設計とな
っている。

これらエレメントゾロ七、す６０は本質的に同一なもの
であり、各グロセ、すは共通のデータバス６６を利用す
るデータ交換サブシステムによって相互接続される複数
個のモジ、−ル５８より構成される。計算機の設計構造
的には、アレイレベル、す６１を構成するエレメントグ
ロ七、す６０は３次元空間を占有し、ここではモジ、−
ル５８が複数のアレイレベルで分布しており、これらア
レイレベルは互いに並列且つ上下に重なっている。エレ
メントゾロセ、す６０はこれらアレイレベルを平行に横
切って延在しているので、各プロセッサ６０は異ったア
レイレベルに存在する対応のＮＸＮモ・ゾ、−ルアレイ
中のモジ、−ルを含んでいる。

これらモジュール５８はこれの設計に基いて、一般に互
いに同類なものである。これらモジュールは、これの関
連するエレメントプロセッサ６０内では本質的に独立な
二二、トであると共に、一般にインデ、トーグログラマ
ゾル論理回路ならびにこれと密接して組み合せたメ・モ
リレジスタより構成されて―る。この論理回路はビ、ト
シリアル回路を利用することＫよって、データに関する
論理動作およびデータ操作動作（ｄａｔａ　ｍａｎｉｐ
ｕｌａｔｉｖｓ　ｏｐｅｒａｔｌｏｎ　）を行なってい
る＠このデータは、これの関連するメモリレジスタ中に
データが存在することによってデータ交換サブシステム
から受信したものである。

この論理回路を特別にグロダラムすることによって、そ
の入力端子に適当な論理信号の組み合せを確立するので
特別な論理動作を行なうことができる。即ち、各グログ
ラマデル入力端子の特別な論理状態によって、この論理
回路の対応セクションまたはサプセクシ、ンがイネ−ゾ
ルまたはデスイネーブルであるかどうかを決定でき、こ
れによってこの論理回路が特別な論理動作を実行するよ
うになる。

しかしこれらモジュール５８は機能的に異つなタイプの
もので、基本的に類似の設計ではあるが異ったインデ、
トープログラマブル論理回路を有している。こ１．の異
りた機能タイプには、メモリ、アキュムレータ、カウン
タおよびコン／ぐレータの機能が含まれている。これら
の設計の例が＠６　、９　、１１および１２図に示され
ており、以下順次詳述する。実際上、論理回路の設計が
、これらの設計例と矛盾を生じない限りにおいては、基
本的なデータ操作機能（ｔｉｎｔｓｍａｎｉｐｕｌａｔ
ｉｏｎ　ｆｕｎｃｔｉｏｎ　）はエレメントデロセ、す
６０内のモジュール５８として実行され得るものである
。即ち、イングットーグログラマブル論理回路は； （１）　　ピット−シリアル算術のような標準的な論理
設計のものでなければならず、更に（２）データの蓄積
および転送を含んだ論理動作釦よびデータ操作機能のす
べてを提供する必要があり、゛これら動作は一般的機能
タイブと矛盾しないものであり、最後に、（３）、一般
にデータ送信器および受信器から構成されるデータ転送
回路を有する必要があり、この結果、モジ。

−ル５８によってデータ交換の共通手段を分担している
ものである。従ってこれらモジ、−ルの機能的タイプは
上述した例のみに限定されるものではない。

このようにして、エレメント！四七、す６０は複数個の
モジュール５８より構成されるもので、これらモジュー
ル５８はそれぞれの関連するデータ交換サブシステム７
４によって相互接続されるものである。複数個のモジュ
ール５８の各々には各機能的なタイプのものが多く含ま
れている。しかし、各エレメントグロ七、すまたはセル
が機能的に同一である必要がある一般のＣＡＰシステム
設計を維持するために、複合エレメントプロセッサ６０
の各々は、モジ、−ル５８の各機能タイプの数と同じ数
だけ含む必要がある。更に、アレイゾロセッサ６ｘＫ関
して、３１ＭＤマシーンとして動作するためには（一般
のＣＡＰシステム設計を維持し乍ら）、各アレイレベル
に設計構造的に存在するモジュール５８は同一の機能タ
イプのものにする必要がある。従って、各モノュールア
レイによって機能ブレーン（ｆｕｎｃｔ％ｏｎａｌ　ｐ
ｌａｎｅ　）が構成され、例えばメモリプレーンまたは
アキュムレータプレーンがあり、これらはアレイレベル
、す６１内のエレメントグロ七、す６０と横方向に存在
している。

更に、所定の機能！レーンを構成するモジ、−ル５８を
制御の目的のために共通に動作接続させる必要があり、
これＫよって常に同時に共通の論理機能を実行し、この
結果、アレイゾロ七、す６１のＳＩＭＤ作動を本質的に
確立できるようＫたる。

前述したように、複合（フンデジット）ニレｌ　ン）　
ｆ　ａ七、す６０に存在するモジュール５８は原理的に
は相互接続され、これはデータ交換サブシステムによる
デー□りのインタモジ。

−ル転送の目的のためである。このサブシステムは、デ
ータバス６６と複数個の本質的に同じデータバスインタ
ーフェイス回路７６１〜ｎから構成されており、これら
の各々は関連のモジ１−ル５８（複合エレメント７’ａ
七、す６ｏ中の）内に設けられている。実際上、これら
・９スインターフエイスフ６はそれあ□対応するインデ
、トーゾログラマプル論理回路のインテグラル−セクシ
ョンとなる。

データバス６６は、複合エレメントデロセ。

す６０のモジュール５８内に存在するすべての・９スイ
ンタ一フエイスフ６間の共通の相互接続である。この共
通性のために１あらゆる数のモノ、−ル５８を、これら
モジュールの設計思想的および電気的に等距離であるよ
うに維持しながら、エレメントプロセッサ６ｏ内に組み
込むことができる。従って、これらエレメントノロセ、
す６０を、その内に各機能タイ、−ｆのモジュール５８
の適当な数を組み込なことによって特別なまたは一般の
応用の念めに最適に構成することができる。

データ交換サブシステム２４によって複合エレメントプ
ロセッサ６ｏ内のあらゆる数のモジュール５８間にシリ
アルデータの伝送が可能となる。共通のデータバス６６
にシリアルデータを提供するために、少なくとも１個の
パスインターフ、イス７６に某”］って、データがこれ
の関連するメモリレジスタよりデータバス６６に恰もシ
リアル的（直列的）Ｋシフトされたようにデータが伝送
されるように構成しなければならない。２つまたはそれ
以上のモジュール５８によってこれの関連する代表的な
異ったデータをシリアル的に伝送するようにこれらモジ
ュールを構成した場合には、このサブシステムは輪理積
（ＡＮＤ　）の機能を実行するようになる。このことに
よって、論理０をその時にデータバス６６へ伝送するの
で、各々のシリアルデータ中にピットコンフリクトが生
じることを解決できる。１個まなけそれ以上のモジュー
ル５８によってデータを受信するために、それぞれ関連
するパスインターフェイス７６゛によってシリアルデー
タをデータノ々スからそれの関連するイン！、トグログ
ラマブル論理回路へ伝送するように構成する必要がある
。従ってこのデータを関連したメモリレジスタへシリア
ル的にシフトまたはイン！、トグログラマプル論理回路
によって、それからの積をメモリレジスタにシフトし乍
ら操作することができる。２個またはそれ以上、のモジ
、−ル５８でデータを同時に受信する場合には、このデ
ータを多数のメモリレジスタに簡単に書込むか、または
複合エレメントプロセッサ６０のあらゆるモジュール機
能タイプと一致するように論理作動させるか、または両
方を行なっている。最後に、データの送信または受信を
行なうように構成されていないモジュール５８をデータ
バス６６から、有効的に、即機能的に接続を切り外す必
要がある。このことは、これらのＩ４スインターフエイ
スフ６によって連続的に論理１をパス６６へ伝送するよ
うに構成することによって達成できる。このことによっ
て、このサブシステムはこれのデータコンフリット（衝
突）を解決する能力のために、これらモジュール５８が
能動的にデータを送信したり、受信したりすることを効
果的に回避するようになる。従って、不作動のモジュー
ル５８は、論理機能的にはそれぞれの関連するデータバ
ス６６に接続されないが電気的に接続される。

第２図に示したフントロール７”ｏ七、す１０を第１図
に示したグロセ、サインターフェイス６３によってアレ
イゾロ七、すｅｌＦ）％−）ユール５８に作動的に接続
する。このグロセ、サインターフェイス６３を複数個の
個々のインターフェイス回路４９、例えば第３図で一例
を示したような回路から構成する。このインターフェイ
ス回路４９を各アレイレベルにアーキテクチェア的に存
在させ、これをアドレスデコーダ５０およびコンフィギ
ユレーションラッチ（Ｃｏｎｆｉｇｕｒａｔｌｏｎ　Ｌ
ａｔｃｈ　）　５２によって構成し、これらの入力端子
をアドレスバス２０およびコントロールパス２４のそれ
ぞれによってコントロールプロセッサ１０に接続してい
る。次に、このフンフィギュレーションラッチ５２の出
力端子を、これに対応する機能プレーン、即ち６各のア
レイレベルに存在するモジュール５８に含まれているイ
ンプットプログラマゾル論理回路の！ログラマプル入力
端子に接続する。更に詳述すれば、論理回路わ対応する
！ログラマブル入力端子をそれぞれ互いに接続し、各々
をフンフィギュレーシ、ンＩ４ス５６によってフンフィ
ギュレーシ、ンラ、チ５２の別個の出力端子に接続する
。従って、コントロールプロセッサ１０によって予め選
択したコントロールワードをこれらフンフィギュレーシ
、ンラ、チ５２の各々に選択的にアドレスおよび書込む
ことがでキル。このコントロールワードの各ビットによ
って、対応するインプットプログラマゾル論理回路の共
通入力の論理状態を確立でき゛るので、このコントロー
ルワードによって、それぞれ関連の機能プレーン内に存
在するすべてのモジュール５８の機能構造（ｆｕｎｃｔ
ｌｏｎａｌ　Ｃｏｎｆｉｇｕｒａ−ｔｉｏｎ　）を規定
できる。従って、このコントロールプロセッサ１０に簡
単な手段を設けて、これによってアレイプロセッサ６１
内に各機能プレーンを独立して構成している。

前述したように、アレイゾロ七、す６１の一般的な動作
を＠２図に示したコントロールプロセッサ１０によって
行なっている。このコントロールプロセッサ１０には従
来設計のコンビ。

−タシステム１２が設けられており、これによって！ロ
グラムの蓄積およびシーケンス制御、データの蓄積およ
びＩ１０データのパ、ファ作動、ならびにアレイプロセ
ッサインターフェイス６３のインターフェイス回路４９
へのランダムアクセス動作が行われている。

コントロールプロセッサ１０によって実行されるグロダ
ラムは本質的にイメージ処理アルプリズムに基〈もので
ある０このアルゴリズムは一般に周知なものであり、ア
レイゾロ七、す６１に関連して使用し得るものである。

これによって信号の分析およびイメージ分析のようなタ
スクを実行することができる。この信号の分析にはフー
リエ変換およびマ）　ＩＪッス掛算が含まれており、イ
メージ分析にはコントラスト強調、エツジ規定（ｅｄｇ
ｅ　ｄｅｆｉｎｉｔｉｏｎ　）および物体位置（ｏｂｊ
ｅｃｔ　１ｏｃａｔｉｏｎ　）が含まれている。

各々のアルゴリズムによって、論理機能の特定のシリー
ズを確立し、これは、イメージデータセット上に実行さ
れる必要があり、所望の情報を抽出するためのものであ
る。これら論理機能をアレイゾロ七、す６１によって従
来のように実行する。この実行は、このアレイプロセッ
サ６１によってデータセットを伝送することによって成
され、このデータセットは、一方の機能プレーンのメモ
リレジスタ中に予め記憶マッシされたもので、このセッ
トは所望の機能タイプの他方の機能プレーンのメモリレ
ジスタ中に伝送される。これらデータセット伝送の継続
、またはレベルシフトは、例えモジュー化の異なる機能
タイプが最少としても、実際上、あらゆるイメージ処理
アルゴリズムを実行するために使用できるものである。

レベルシフトを実行するなめに必要な特定のステツブが
第１３図に示されてセリ、これについては後述する。

第２図に示しな一例のように、コントロールゾロセッサ
システム１０は、アレイプロセッサ６１の作動のために
必要なものである。このゾロ七、サシステムには、従来
の設計、例えば高速、ビットスライスシステムのディジ
タルコンピユータシステム１２が必然的に含まれており
、これらはＡｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｌｃ
＠ｍ　ＡＭＤ　２９０１マイクログロセツサペースシス
テムによって代表されるものである。しかし、本願発明
はコントロールゾロ七、す１０の設計を趣旨とするもの
ではなく、コントロールゾロ七、すを含んだ完全なアレ
イクロセッサシステムを趣旨とするものである。従って
、このコントロールゾロ七、すの必要な種々の能カセよ
びこれら能力を提供するなめの一般的な手段をこの完全
性のなめに以下に説明する。

アレイノロセッサ６ノを制御するために、このコントロ
ールプロセッサ１０はアレイ・！ロセ、す・インターフ
ェイス６３とインターフェイスを確立するために必要な
すべての信号を供給できる能力を有する必要がある。従
って、このコントロールゾロ七、す１０し７″は、アド
レスバス２０にアレイレベル選択アドレスを供給してグ
ロ七、サインターフェイス６３のインターフェイス回路
４９にランダム的に接近し得るように設計する必要があ
る。アドレスバス２ｏ内の平行ラインの数量は、１０本
が好ましく、またはランダム的に選択出来るアレイレベ
ルの数の底を２とする少なくとも対数値とすることが望
ましい。このコントロールゾロ七、す１ｏはコントロー
ルパス２４の長さに関連して１６ピ。

トのコントロールワードを供給できる能力を有し、１６
本の平行ラインを設けることが好ましいものである。ア
ドレスおよびフントロールワードに関連してこのコント
ロールゾロ七、す１０によってアドレス有効ライン（ａ
ｄｄｒｅｓｓｖａｌｉｄ　１ｉｎｅ　）　２２にアドレ
ス有効信号を供給する必要がある。これによって、アド
レスおよびそれに対応するコントロールワードはそれに
関連しなパスで安定していることを表示する。最後に、
このプロセ、すによって、リセットライン２６にフンフ
ィギュレーシ、ンラ、チリセ。

ト信号を供給する必要があり、これＫよって、グロセ、
サインターフェイス６３に存在するすべてのフンフィギ
ュレーションラ、チのピットを不作動状態にリセットす
る。

また翫このコントロールプロセッサ１０によって安定で
、高速（約１０　ＭＨｚ位）のシステムクロ、り信号（
ＳＹＳ　ＣＫ　）を供給できるようにする。標準のクロ
ック発生器１４を用いて、必要すＳＹＳ　ＣＫ信号をシ
ステムクロックライン２８に供給することができる。ま
た四に１これによって信号をライン３０に供給すること
によって、コンピュータシステム１２をアレイレベル、
す６１１１Ｃ最終的に同期させている。

このコントロールプロセッサ１０によって、ＳＹＳ　Ｃ
Ｋから得たクロック、４１ルスの予め選定しな数のノ母
ルスをアレイプロセッサクロク（ＣＫ）ライン３８でｆ
−）制御するこ、とが可能となる。

このｆ−）制御作動は、標準のダウンカウンタ回路およ
びＡＮＤデートを含むクロ、クヵウンタおよびゲート１
６を用いることによって実現できる。ＣＫ、ｆルスカウ
ント数は、単一方向データノ々ス３２によってクロ、ク
ヵウンタおよびゲート１６の入カラ、チに供給される。

このクロックカウンタおよびｆ−ト１６の動作は、コン
トロールライン３４のダウンカウントイネーブル信号に
よって開始される。これに応答して、クロックカウンタ
およびｆ−）１６によって、ＳＹＳ　ＣＫ　、＋ルスの
ＣＫライン３８への伝送カ５ＹｓＣＫ−々ルスの予め選
定された数をカウントダウンし乍らＡＮＤ　Ｐ　−）に
より実行されるようになる。

このカウントダウンが完了すると、このクロ。

クカウンタおよびｒ−ト１６によって、ＳＹＳ　ＣＫ・
ｅルスの伝送が停止すると共に１コンピユータシステム
１２にフントロールライン３６のダウンカウント完了信
号が供給されるようになる。

最後に、コントロールゾロ七、サシステム１０によつて
データのシリアル交換（データｌ１０）をデータＩＮ／
データＯＵＴライン４６゜４８のアレイプロセッサ６１
に供給する必要がある。これは、標準的なシリアル−／
やラレルおよびノ母うレルーシリアルコンパータ１８を
使用することＫよって実現できる。コンピュータシステ
ム１２に臨時的に記憶された、またはパ。

ファ作動されている二次元的構成のデータセ。

トからの単一データワードを、コンバータ１８に並列的
に双方向データバス４０によって伝送することができる
。１６ピツトの好適なワード長を有する並列データワー
ドをデータＯＵＴ　（ＤＯ）ライン４８を経てアレイプ
ロセッサ６１に直列的（シリアルに）伝送する。反対に
、アレイゾロセッサ６１に記憶されたデータセットから
シリアルデータワードをデータＩＮ（ＤＩ）ライン４６
を経てコンバータ１８へ伝送できる。次にこのデータワ
ードを並列に変換すると共に、データバス４０を介して
コンピュータシステム１２へ伝送する。このコンピュー
タシステム１２にコントロールライン４２．４４を設置
しテ、コンバータ１８のシリアルデータＩＮ、　Ｉ＃ラ
レルデータＯＵＴ作動およびノヤラレルデータワード書
込み、シリアル、データＯＵＴ作動をそれぞれ制御する
。コンバータ１８によるデータのシリアル／／臂うレル
変換は、クロ、り信号ライン３８のコンバータ１８ヘク
ロツクカウンタおよびゲート１６によって供給されたＣ
Ｋ／＃ルスに応答すると共にこれに同期するものである
。このＣＫ　ｚ＃ルスもまたアレイゾロ七、す６１に同
時に与えられるものである。従って、クロックダウンカ
ウント数によって、コントロールプロセッサ１０とアレ
イゾロ七、す６１間で交換されるべきデータのワード長
を直接的に決定できる。第３図で示し念ように、ＣＫ、
Ｉ）ＩおよびＤｏライン３ｇ、４６．４８を各々のイン
ターフェイス回路４９を経て通過させると共に、それに
対応するアレイレベルの機能！レーンを利用可能とする
ことができる。

Ｂ、アレイプロセッサ 繭述し念ように、アレイプロ七、す６１は複ｅ（［８の
エレメントプロ七、す６０から構成されテオリ、このエ
レメントプロ七、す６０は、数機の異った機、能、１．
タイプの複数個のモジュール５８から構成される。モジ
ュール５８が組み合されているので、この結果、エレメ
ントプロ七、す６０は概念的に並列であり、これによっ
てアレイプロセッサ６１内のデータの流れは並列となる
。各エレメントプロ七、す６０のモジ。

−ル５８は、これに関連したデータ交換サブシステムの
単一データパス６６によってのみ相互接続されるので、
この内部におけるデータの流れは正確にピット−シリア
ルとして表現できる。

しかし、このデータの流れをワード−・９ラレルとして
表現することもできる。その理由は、・譬うレルエレメ
ントグロセ、す６０の共通および同時の作動のためであ
る。このワード−・譬うレルおよびピット−シリアル動
作によりてアレイプロセッサ６１が全体のイメージを一
度に効果的に処理できるようになる。更にまた、このタ
イプの動作によって、かなり簡単なシリアル算術回路を
使用でき、これによってモジュールの種々の機能タイプ
の論理回路の実行が可能となる。

動作全共通のワード−／やラレル、ビットーシリアルモ
ードで行なうために、これらモー）、−ル５８に更にエ
レメントプロ七、す６０を横切る機能プレーンとして組
み合せ、各ブレーンをアレイプロセッサ６１のアレイレ
ベルに存在するモジュール５８の共通の機能タイプから
構成する。このことによって、数攬類のタイプのモジュ
ール５８によってメモリ、アキ、ムレータ。

カウンタおよびフン／量レータとしてこのような機能！
レーンが与えられるようＫなる。

Ｃ，ｆロセッサインター７ェイス？ フントロールグロセッサＩＯは、それと関連したインタ
ーフェイス回路４９の１つＫよって機能！レーンの各々
と作動的に組み合わされ、この回路４９には第１図で示
したようなゾロ七ッサインターフェイス６３が設けられ
ている。

第３図を参照すると、各インターフェイス回路４９は、
シングル、好適には１６ビツトワイドと、ワードノ量う
レルデータラッチ５２とこれと組み合せ念アドレスデコ
ーダ５０より構成されている。アドレスデコーダ５０の
アドレスおよびアドレス有効入力ならびに、フンフィギ
ュレーションラ、チ５２のデータおよびう、チリセ、ト
入力を、プロ七、サインターフェイス６３のインターフ
ェイス回路４９の対応する入力と共に、アドレスバス２
０．アドレス有効ライン２２、コントロールパス２４お
よびコンフィギ瓢し−ションラッチリセ、トライン２６
のノ母うレルラインにそれぞれ接続する。各アドレスデ
コーダ５０もまたこれに関連したフンフィギュレーシ、
ンラッチ５２にラッチイネーブルライン５４に動作的に
接続する。このようＫして得られたフンフィギュレーシ
、ンラ、チ５２のデータ出力によって複数のフンフィギ
ュレーシ。

ンパス５６が構成され、これら／４スの各々がアレイプ
ロセッサ６１の独立の機能プレーンと動作的に組み合わ
されるようになる。

ここでクロセッサインターフェイス６３の動作を考える
と、ここに存在する各アドレスデコーダ５０は特定のア
レイレベル選択アドレスに応答するようになり、このア
ドレスはアドレスバス２０のコントロールゾロ七ツ’ｔ
ｌＯＫよって与えられるものである。従って、アドレス
デコーダ５０によって、アドレス有効ライン２２にアド
レス有効信号が存在する場合にアドレスバス２ｏＶｃこ
れに対応するアドレスを検出１１時、特定のインターフ
ェイス回路４９の動作が開始するように々る。この時点
において、アドレスデコーダ５０によってう、チイネー
ブル信号がう、チイネーブルライン５４に発生される。

これに応答して、コンフィギ、レー′：／、ンラ。

チ５２は、アレイレベル選択アドレスに関連してコント
ロール！口セッサ１０によって得られたコントロールロ
ードでう、チされる。従って、その時にフン）０−ルバ
ス２４に現われる。一旦う、チされると、このコントロ
ールワードの関連しなビットによって、コンフィギ、レ
ージ冒ンバス５６の独立の・譬うレルラインに現われた
信号の論理状態を確立するようＫなる。このラッチ５２
に存在しでいるようなコントロールワードは、新しいコ
ントロールワードがこのラー、チ５２にアドレスされる
か、まなはコンフィギュレーシ、ンラ、チリセット信号
がリセットライン２６で受信されるまで安定に保たれる
ようＫなる。

Ｄ、　メモリ機能プレーン 特定のモジュール５８の機能タイプおよびこれに対応す
る機能プレーンは、これのイングットーグログラマブル
論理回路の特定な設計によって決定される。第６図に示
したのは、メモリタイプインプットプログラマブル論理
回路である。種々のクログラマプルインプットがこれら
の機能の定義と共に表Ｉに載っている。

このメモリモ・ジュールは２つの主要機能を有するよう
に設計されている。第１のものは、二次元的構造を成す
データセットから単一データワードの蓄積用に設けられ
ている。これによって、全体のイメージがメモリ機能プ
レーン中に直接的にマツプされ得るようになり、これＫ
よってこれの構成要素データワードの空間的相互関係が
本質的に保存されるようになる。一方、第２のものは、
このデータワードを隣接のエレメントクロセッサの対応
するメモリモジュールに縦方向の伝送が行なわれるよう
になる。換言すれば、それの機能プレーン内における４
個の相隣接するモジュールの内の１個に伝送されるよう
になる。この機能を、メモリ機能プレーン全体の見地か
ら考えた場合、これによって全体のイメージが、プレー
ン内の４つの直交方向のいずれか１つに縦方向に、イメ
ージの空間的完全性を失わずに縦方向にシフトでｓ４よ
うになる。従って、メモリ論理回路によるこれら機能を
与え得る能力について以下に説明する。

第６図に示すように、メモリ論理回路１０２の中心部材
はメモリレジスタ１１８であり、好適には１６ピツト長
を有するものである。ＡＮＤ’ｒ−ト１２０のＣＬＫ　
７”ログラマプル入力端子にクロックイネーブル信号を
供給した場合、この信号によってクロ、り・ぐルスの予
め選択され念数ｔ−（ＣＫライン３８のコントロールパ
スセ。

す１０によって得られ念ように）、メモリレジスタ１１
８に供給できるようになる。供給されたクロック・量ル
スの各々によって、メモリレジスタ１１８に含まれてい
るデータをｌビ、トだけ右ヘシフトし、これによってメ
モリレジスタ１１８へおよびからのデータのシリアル伝
送が可能となる。従って、ＣＫ　ノ４ルスが印加される
ト、ＭｓＢｆログラマプル入力端子１２５の論理状態に
依存して、メモリレジスタ１１８の最上位ビ、　）　Ｃ
ＭＳＢ　）または最下位ビ、）　（ＬＳＢ　）からのシ
リアルデータがデータセレクタ回路１２６を経て相隣接
の出力ライン１０４へ伝送されるようになる。従って、
Ｃのシリアルデータをこれの関連する機能ブレーン内の
相隣接するメモリモジ、−ルの各々に用いることが可能
となる。最も近い隣接の出力ライン１０４のデータも極
性選択回路（Ｐｏ１ａｒｉｔｙ　５ｅｌｅｃｔｉｏｎＣ
Ｌｒｅｕｉｔ　）に供給でき、この回路ではデータの極
性を、ＰＯＬｆログラマプル入力端子１４８の論理状態
に従って反転または非反転させている。

次にこれからのデータをデータライン８２を経てメモリ
モジュールのデータバスインターフェイス回路１６のデ
ータ送信器上クシ、ンヘ供給する。ここで、このデータ
をｏｆログラマプル入カライン８４上の出力イネーブル
信号とＮ０Ｒｒ−）８０によって合成するようにする。

このことによって、このデータまたは論理１がデータパ
スライン６６上のオープンコレクタ出力バッファ８６に
よってバッファ処理されるようになる。その結果、これ
の関係するエレメントゾロセッサ６０の他のモジ、−ル
５８が利用可能となる。ここで、このモジュール論理回
路を実行するために、標準的なオープンコレクタ、接地
エミッタパイ−−ラ出力ノク、ファ（第５ｂ図に示した
ような）やオープンドレイン、接地ソ　　゛−スＦＦ、
Ｔ出カバ、ファ（第５ｃ図に示したような）を使用する
論理ファミリによって使用できるＯ 〆 、　　　　閣　　　　〃　　　　と １ データはまた、ＣＫ　／ＩＰルスを供給した時にそれの
ＭＳＢポ、クシ、ンを介してメモリレジスタ１１８中に
シリアル的に入力することもできる。

この入力データをマルチゾル入力ＮＡＮＤ　ｆ　−）１
２６によって、多数の異ったソースからのデータの積と
して供給する。このようなソースの１つとしては、デー
タバスインターフェイス回路２６のデータ受信セクショ
ンである。ここで、論理ＮＡＮＤゲート８８を用いて、
■グログラマブル入カライン９２に現われているデータ
人力イネーブル信号とデータバス６６に現われているデ
ータと組み合せる。これによって、データ人力イネーブ
ル信号の論理状態に依存して、受信し念シリアルデータ
ま念は論理１をそれの人力ライン９３を経てＮＡＮＤｆ
−）　７２　ｇへ供給する。

データの一他の１つのソースはメモリレジスタ１１８そ
れ自身である。このレジスタから最も近傍の隣接するデ
ータ出力ライ／１０４へのデータ出力ｆＮＡＮＤ’ｙ’
−）　１２　ｇ　（７）ＲＥＣ′ｆｏ　り９　マゾル入
力１３０として供給しなような再循環イネーブル信号と
組み合せる。これによって、このメモリ１１８の出力か
ら再循環された反転データまたはＮＡＮＤｆ　−）　１
２６の論理１をそれの入力ライン１２９を経て供給でき
るようになる。

データの残りのソースは４つの最も近傍のメモリモジュ
ールである。この場合、最も近傍で隣接のデータ出力ラ
イン１０６．１０１１．１１０゜１１２に現われたデー
タを、論理ＮＡＮＤゲート１３２．１３６，１４０，１
４４のそれぞれのＳＩ、ＷＩ、Ｎ１．ＩＩプログラマブ
ル入力１３４．１３８，１４２，１４６の対応する入力
イネーブル信号に組み合せる。最も近傍の隣接モジュー
ルからの反転データまなは論理１を入力信号としてＮｋ
ＮＤ’ｒ’　−）　Ｊ　２６へ供給できる。

アレイプロセッサ６１の横断面（・これのエレメントプ
ロセッサ６０を横切っている）として概念的に導入され
なメモリ機能ブレーン１００が第７図に図示されている
。メモリ人力−プログラマゾル論理回路１０２を含むモ
ジ、−ル５８をＮＸＮアレイとして分布させて表示する
。

メモリ機能ブレーン１００の論理回路１０２を、シリア
ルデータの双方向伝送のために、それの４つの隣接し虎
組の各々と相互接続する。機能！レーア１００のコーナ
ーモジュール１０２１１１を考察すると、これによって
データが、最も近接の隣のデータ出力ライン１０４によ
り隣のモジュール７０２１１２　＋１０２ｓｖ１１およ
び１０２ｎｌｌに供給されるようになる。このコーナー
モ・ゾ。

−ル１０２１＊１はまたそれの隣接組モジ、−ルの各々
からそれぞれの隣接データ出力ライン１０８．１１２，
１１０，１０６によってデータを受信する。この結果、
図より明らかなように、最も近傍の隣接の相互接続によ
って、メモリ機能ブレーン１００のモジュールアレイの
周りを包囲するので、ＮＸＮアレイのどの工、ゾ境界に
おいてデータの紛失が起らない。

制御の目的のため、これらモジュール１０２を、メモリ
機能ブレーン１００に対応するインターフェイス回路４
９のコンフィギ、レージ。

ンパス５６を共通に接続する。モジ、−ル入カー！ログ
ラマブル論理回路１０２のプログラマブル入力を接続す
るので、パス５６のノクラレルラインの各々を所定タイ
プのプログラマブル入力のすべてに共通に接続する。従
って、メモリ機能ブレーン１００に存在するモジュール
人力−プログラマブル論理回路１０２の総ての回路は、
常に互いに動作的に同一であるよう構成されるようにな
る。その理由は、これらのプログラマブル入力の論理状
態は、これの対応するプロセッサインターフェイス回路
４９のデータラッチ５２に存在する制御ワードによって
共通に確立されるからである。

最後に、クロックカウンタおよびコントロールデロセ、
す１０のｆｆ−ト１６によって発生されたクロック・９
ルスが入カーフ’ａグラマプル論理回路へクロックライ
ン３８によって供給されるようになる。

Ｅ、　　Ｉ１０１０機能ブレ ーン図に示したように、Ｉ１０機能プレーン１５２はメ
モリ機能ブレーンと本質的には同じものでありこれを変
更して、コントロールグロセ、す１０でデータのシリア
ル交換を可能としたものである。表■は、このｌ／ｌ１
機能！レーンによって要求される種々の入力および出力
のリストおよび機能の説明である。

このＩ１０機能プレーン１５２はメモリ機能プレーン１
００と実質的に同一である。しかし、両者の相違は、Ｉ
１０機能プレーン１５２にはシリアルデータレジ−・４
／セレクタ１５４が含まれており、これによって、ＤＯ
ライン４８のコントソールプロセッサｌ０ＩＩＣよって
供給されたデータと、メモリモジュールＩ　０２１．。

の近傍の隣接データＯｕｔライン１１２のこのモジュー
ルによって供給され念データとの間での選択を行なって
いる。それぞれのソースからのデータをライン１１２′
内のイーストデータ上のメモリ論理回路１０２し１へ供
給する。データのこれら２つのソース間の選択は、Ｆ、
Ｘ１０ｆログラマブル人力１５６に存在する外部Ｉ１０
信号に依存する。Ｉ１０機能プレーン１５２にはシリア
ルデータ送信回路１５５が設けられている。この回路は
パスインターフェイス回路ｉ、　７６のデータ伝送部分
に機能的に等しいものである。メモリ論理回路１０２ｎ
、ｎの最も近傍の隣接のデータＯｕｔライン１６０によ
ってデータをデータ送信回路１５５へ供給する。このデ
ータをｇＸＩＯ７”ログラマブル入カライン１５６の外
部Ｉ１０信号と一緒にＮ０ＲＩ”　−）　ｔｉ　ｏによ
って組み合せると共に、オーグンコレクタパッファ回路
８６によってＤＩライン４６にパラフチ制御する。この
データバスインターフェイス回路２６の動作と同様に、
最も近傍の隣接データＯｕｔライン１６０のデータまた
は論理１を送信し、この選択はＥＸＩＯ信号の論理状態
に依存するものである。従って、プログラマデル入力１
５６のＥＸＩＯ信号が論理Ｏの場合には、データレシー
ツ臂／セレクタ回路１５４によって最も近傍の隣接デー
タＯｕｔライン１１２からのデータを頂部列の隅のメモ
リ論理回路７０２１ｓｔに供給する一方、データ送信回
路１５５によって論理１をＤＩライン４６に伝送する。

このような構成（フンフイギュレーション）において、
このＩ１０機能プレーンは、メモリ機能プレーン１８０
と動作的に同一となる。これとは逆になった場合、即ち
、ＥＸＩＯ信号が論理１の場合、データレシーツ４／七
レクタ１５４によって、頂部列の隅のメモリ論理回路Ｉ
　Ｏ’ｌｅｌにフントロールグルセッサ１０から得たデ
ータをＤＯライン４８を経て供給し、他方、データ送信
回路１５５によって、頂部列の偶のメモリ論理回路１０
２ｎ、ゎの最も近傍の隣接データＯｕｔライン１６０か
らデータをシリアルに送信するＣＤＩＤＩライン４６し
てコントロールグロセッサ１０へ）。

Ｆ、　　７キユムレ一タ機能！レーン アキュムレータ機能プレーンのモジュール５８の各々は
、第９図で示したようなアキュムレータタイゾの入力−
ノログラマプルプレーン回路１７２が含まれている。表
ｍには、アキュムレータ論理回路１７２のプログラマデ
ル入力およびアキュムレータ機能ブレーンのリストおよ
び機能が載っている。

３３ ０　　　　　ロ　　　− ０　９　邸 鍼 このアキュムレータモジー−ルＩ／′１２つのデータワ
ードのシリアル的合計およびその結果を記憶するように
設計されている。従って、第９図で示すように、このア
キ、ムレータ論理回路１７２は、例えば１６ビツト長の
メモリレジスタ１８０および桁上げ回晩付きの１ピ、ト
全加算器１８２から実質的に構成されている。メモリ論
理回路１０２のように、ＮＡＮＤゲート１８４を用いて
、ＣＫライン３８に供給されたようなりロックカウンタ
およびｆ−ト１６により発生したクロックパルスをＣＬ
Ｋプログラマブル入力１８６のクロ、クイネーブル信号
と組み合せ、これによって、クロックツ臂ルスをメモリ
レジスタ１８０へ選択的に供給することができる。各ク
ロックパルスが供給されると、メモリレジスタ１８０は
シリアルシフトレジスタとして作用し、この中に含まれ
たデータをｌピ、ト右側へシフトする。データをこのメ
モリレジスタ１８０からデータセレクタ回路１７４を経
てデータバスインタープエイス回路１６へ出力する。こ
のデータセレクタ回路１７４は通常の設計のものであり
、出力データを最上位ビットまたは最下位ビットのメモ
リレジスタ１８０から出力データを、ＭＯＢ！ログラマ
プル入カライカライン１７６位ビット信号の論理状態に
依存してデータ出力ライン１７５へ選択的に伝送するよ
うになる。データセレクタ出力ライン１７５に存在する
データのデータバス６６への伝送ハ、バスインターフェ
イス回路の０プログラマブル入力８４に存在する出力信
号に依存するものである。

このデータを再循環ＮＡＮＤ）ｌ′ａ−ト１７８を経て
最後にメモリレジスタ１８０へ再循環することもでき、
これはＲＥＣｆログラマブル人力１７７に存在する再循
環信号の論理状態に依存して行なわれるものである。桁
上げ付き１ビ、ト全加算器１８８は、１ビツト全加算器
１８８および１ビ、ト桁上げう、チとして作用する適当
に接続されたフリ、ゾフロッグ１９０とから構成されて
いる。この桁上げ付き１ピ、ト全加算器１８２は、メモ
リレジスタ１８０へ再循環されるデ−タおよびパスイン
ター７エイス７６によって供給されたデータ・櫂スライ
ン６６からの入力データの一方または両方を受信するよ
うＫなる。このデータの和または差を桁上げ付き１ビ、
ト全加算器１８２の外へ同期的にクロック作動させると
共にメモリレジスタ１８０ヘクロ、り作動させる。この
和または差は、データの累積に先立ってＡＤＤまたはＳ
ＵＢ信号がそれぞれの対応するプログラマブル入力１９
２，１９３に存在しているかどうか、および入力データ
が「導」であるか「反転］であるかによって決められる
。

次に、２つのデータワードの和を取るなめＫは２段階の
手順が必要であることが明らかである。まず第１のステ
、ｆは第１データワードをパスインターフェイス７６か
らメモリレジスタ１８０ヘシリアル的に加算することで
ある。このことは、使用禁止された（　ａｉｓａｂｌ＠
ｄ　）メモリレジスタ１８に予め存在しているデーター
の再循環によ′りて成される。次に第２２−タワードを
パスインターフェイス７６からシリアル的に入力させる
。これと同時に、第１データワードをメモリレジスタ１
８０から再循環させ、両データワードを同期させて桁上
げ付１！１ピ、ト全加算器へ供給する。次に、結果とし
て得られる合計を同期させてメモリレジスタ１８０ヘシ
フトさせる。この和は従って、追加データワードと加算
できるようになるか、またはこれの対応するエレメント
ゾロセッサ６０内のもう′１つのモジュール５８へシリ
アル的に伝送できるようになる。

第１０図に示すのは、ＮＸＮアレイのアキュムレータモ
ジュール１６８から成るアキュムレータ機能プレーン１
６６であり、これにはアキ。

ムレータ入カープログラマブル論理回路１７２が含まれ
ている。メモリおよびＩ１０機能プレーン内のように、
このアキュムレータモジ、−ル１６８はコンフィギユレ
ーションパス５６によってそれぞれ対応するグロセッサ
インターフェイス回路４９に共通に接続されている。従
って、このアキュムレータ論理回路１７２の対応するグ
ログラマプル入力端子は一緒に共通接続されると共に、
更にフンフィギュレーシ、ンパス５６の関連のノ臂うレ
ルラインに接続される。このことによって、コントロー
ルプロセッサ１０によって選択され、フンフィギュレー
シ、ンラッチ５６へ書込れ六ように、コントロールワー
ドはアキ、ムレータ回路１７２のプログラマブル入力の
各々の論理状態を確立することができるようＫなる。従
って、コントロールワード。

す１０によって直接選択されるように、アキ。

ムレータ機能！レーン１６６中のアキエムレータ論理回
路１７２の共通のコン７（ギュレーシ璽ン（構成）が存
在するようになる。コントロールプロセッサ１０のクロ
ックカウンタおよびゲート１６によって発生させなよう
なり口、り・臂ルスの予め選択した数をアキュムレータ
モジ１−ル１６８およびその内に含まれている論理回路
Ｚ　ｙ　ｚヘクロ、クライン３８によって供給する。

Ｇ、カウンタ機能プレーン 第１１図はカウンタ入カーグログラマブル論理回路を示
す。このプログラマブル入力およびこれの対応するカウ
ンタ機能プレーンのリストおよび噸能についての説明を
第■表に示す。

カウンタ論理回路２００はデータバス６６に現われるｒ
−夕のビット合計（ｂｉｔ−ｓｕｍ）を作るように設計
されている。従って、カウンタ論理回路２００は、標準
的な５段の二進カウンタ２０４および対応する５ピ、ト
のメモリレジスタ２０２よシ実、″Ｘ的に構成される。

動作中、データはこの二進カウンタ２０４の第１段によ
っテテータパス６６からパスインターフェイス回路７６
を経て受信される。このパスインターフェイス回路７６
の受信セクシ璽ンは、データバス６６からのデータビ、
トの受信の前には使用可能（・ｎａｂｌ＠）となシ、受
信の後では使用不可能（ｄｉｓａｂｌ・）となる。受信
した論理１ｙ”−タビ。

トによって二進カウンタ２０４の第１段をクロ、り作動
させ、論理０を受信すると、この二進カウンタには何も
影響を与えない。従うて、二進カウンタ２０４坪データ
バス６６に順次現われる論理ｌデータビ、トの数を計数
するので、これによってタビ、トの全加算器として機能
するようになる。この二進カウンタ２０４の出力端子か
ら連続的に得られるこの二進計数は、ＳＥＴグログラマ
！ル入力ｚｚｏに、母うレルデータセット信号を供、給
することによって、・臂うレル人カーシリアル出力タイ
ノのメモリレジスタ２０１１へ・ぐラレルに伝送するこ
とが可能となる。

次に、この計数を最下位ピットを最初に、メモリレジス
タ２０２から外部のパスインターフェイス回路７６の送
信器部分へシフトでき、これは、ＣＬＫ７”ログラマグ
ル人力２０６のクロ、クイネーブル信号によって使用可
能となるように、ＣＫライン３８のクロック・ぐルスの
供給に応答して行われる。この二進カウンタ２０４をＲ
７”ログラマ！ル入力２０８のリセット信号の供給によ
っていつでもクリヤにすることができる。

制御の目的のために、カウンタ機能！レーンとしてカウ
ンタ論理回路２００の相互接続を、アキ凰ムレータ機能
！レーン１６６中のマキ凰ムレータ論理回路１１２の相
互接続に厳格に類似させる。カウンタ論理回路２００の
対応する！ログラマグル入力をそれぞれ一緒に接続する
と共に、更にこれの対応するコンフィギエレーシ曹ンパ
ス５６のノ臂うレルラインに接続する。従って、カウン
タ機能！レーンのカウンタ論理回路２００の動作は両方
共通で且つ同期するものである。

Ｈｏ　コンノ９レータ機能プレーン 第１２図に示したのはコンノ母し−タ入カーグログラマ
プル論理回路２．１６である。表Ｖは、！ログラマ！ル
入力とそれに対応する機能！レーンのリストおよび機能
について記載している。

このコンノｆレータ論理回路２１６は２つのデータワー
ドを比較するのに３段階の手順を採用している。第１ス
テ、グとして、データワードをパスインターフェイス回
路７６によりてｒ−タパス６６から受信し、これをメモ
リレジスタ２１８へ入力している。この作動は以下のよ
うに実行されている。即ち、ＣＫＬプログラマ！ル入力
２２２のクロ、クイネーブル信号によってＮＡＮＤＩ’
−ト２２０を経て供給されたようにクロックノクルスの
供給に反応して、メモリレジスタ２１１１の最上位ビッ
トポジシ１ンを経てｒ−タワード中にシリアル的にシフ
トさせることによって奥行している。このステ、ｆは、
メモリレジスタ２１８中に予め存在するｒ−夕の再循環
を行なうことなく実行される。即ち、論理ＯをＲＥＣｆ
ログラマ！ル人力２２６に供給し、これによってデータ
の再循環を不可能にする。第２のステ、ｆは、メモリレ
ジスタｊＪＪｔｌｃ３Ｊ在存在しているデータをデータ
バス６６を越えて論理回路２１６にシリアル的に設けた
第２７′ｈ−タワードと実際に比較させるものである。

これら２つのｒ−タワードを最下位ビットを最初に、シ
リアル的に且つ同期的にコン１やレータサ！回路２２３
の対応する入力端子に供給する。第１データワードをメ
モリレジスタ２１８に存在するデータワードの再循環に
よってコンノ母し−タサ！回路２２３のＡ入力に供給す
る。第２７”−タワードをｒ−タパス６６からコンＩ譬
ル−タサ！回路２２３のＢ入力にコンノ譬し−ｆｉ　Ｎ
ＡＮＤ　？−ト１２９によって直接伝送する。このＮＡ
ＮＤダート２２９ｋ”ｉそれのＣＭＰ　７”ログラマデ
ル入力２２８の比較可能信号によって作動するようにな
る。これら２つのデータワードをシリアル的に供給する
ので、このコン・母し−タサ１回路２２３によってこれ
らの対応するピットを比較し、この比較の累積結果をコ
ンΔレータ状態出カラ、チ２２４によって蓄積する。即
ち、とＯコン／４レータ状態出力う、チ２２４から３つ
の出力；以上、以下、および同等の出力が発生され、こ
れらは２つのｒ−タワードの比較の状態を連続的に反映
するものである。このコン・臂レータ状態出力う、チ２
２４の３つの出力をう。

チするので、これによって累積比較の状態をＲグログラ
マ！ル入力２３６にリセット信号を供給してリセットす
るまで保持している。実際上、両データワードの最上位
ビットを比較完了したときに第２ステ　、ｏ１即ちシリ
アル比軟が終了し九ことに々る。次に、この比較ステ、
ノの第３および最後のステ、！は、比較状態出力う。

チ２２４の出力信号の特定の比較状態をテストすること
である。このテストを実行するために１ラツチ２２４の
出力のそれぞれを３つのＮＡＮＤｒ−１−Ｊ　３１．２
３３．２３５に接続する。３つのＮＡＮＤ　ｒ　−）の
出力を、トリプル入力ＮＡＮＤｒ−トｓｓｓによって組
み合せ、これの出力信号をパスフェイス回路７６に供給
する。これらｒ−トｚｓｚ　、ｘｓｓ、７ｓｓｏ各々に
は！ログラマプル人力Ｇ、ＬおよびＥが設けられており
、これを用いることによって、例えばＡ）Ｂまたはムシ
Ｂのように、コン・譬レータ状態出力ラッチの状態の組
み合せを選択的にテストすることができる。この結果、
これら２つのデータワード間での比較の結果が、第１が
第２よシ大きいものであるならば、第２ステ、グの手順
に従い、フン・臂レータ状態出力う、チの出力Ａ）Ｂは
論理１となる。更に、以上および等しい信号がＧおよび
Ｅの！ログラマグル入力２３０゜２３４のそれぞれに第
３ステ、！手順中に供給されるならば、トリゾル人力Ｎ
ＡＮＤｒ−ト１３１１によって論理１がパスインターフ
ェイス回路７６に伝送され、これは、比較の結果が、第
１データワードは第２データワードよシ大きいかまたは
等しかったかを表示するものである。

前述のカウンタ機能！レーンと同様に、制御の目的のた
めに１コンノ母レ一タ機能！レーンのコンノ譬レータ論
理回路２１６の相互接続をアΦエムレータ！レーン１６
６のアキ為ムレータ論理回路１７２の相互接続と厳密に
類似させる必要力する。仁のコンノやレータ論理回路２
１６の対応する／ログラマノル入力のそれぞれを互いに
接続すると共に、これをこれらの対応するコンフィギエ
レーシロンパス５６のノ母うレルラインに接続する。従
って、コン・量レータ機能！レーンのコンノ４レータ論
理回路２１６の動作は本質的に両方共、共通であると共
に同期したものである。

１、データ交換サシシステム すでに説明したように、第５ａ図で示したように、デー
タ交換サブシステムによって、モノ為−ル５８がこれの
関連した複合エレメント／ロセ、す６０以内でデータを
データバス６６に同期的に送信またはこのパスから受信
し得るように作動する。またこのデータ交換サブシステ
ムによって、データバス６６から不作動状態のモジ島−
ルを機能的にその接続を解除することもできる。この機
能を実行するために、このデータバスサグシステム７４
には、データバス６６、抵抗性負荷１８、多数のデータ
受信器（これは現われているデータ信号の論理状態を検
知する丸めに、データバス６６に動作的に接続されてい
る）およびデータバス６６に動作的に接続された多数の
データ送信器が設けられている。エレメントゾロセ、す
６０のモジシール５８を相互接続するためにデータ交換
サブシステムを使用する場合には、これらデータ送信器
および受信器を対と成し、これにようて同一のデータバ
スインターフェイス回路１６　ａ−ｎ　（複数個）を構
成することができ、これの各々は複合エレメント！ロセ
、す６０の対応するモジ１−ルに存在するようになる。

抵抗性負荷１８は抵抗器、着しくけ抵抗を滞びるように
接続し九ＦＩＴであシ、これを電気的導電性パスライン
６６および電圧源（図示せず）との間に接続し、これの
電位を十分に保持してデータ受信器６６を論理１状態に
維持するようにする。

パスインターフェイス回路１６および、従ってデータ送
信器および受信器の好適な設計をメモリ入カー！ログラ
マプル論理回路１０２、前述のセクシ璽ンＩＤに関連し
て説明する。

これらの本質的な４Ｉ徴は、以下の通シである。

（リパスインターフエイス回路７６（Ｄ送信器部分のデ
ータ出カバ、ファ８６は第５　ｂ−ｅ図で示すようなオ
ーブンコレクタ設計のものである。（２）出力イネーブ
ル信号を０７’ログラマグル人力８４に供給すると、デ
ータライン８２のノ４スインターフェイス回路７６に供
給されたデータを２−タパス６６に送信する。（３）出
力イネーブル信号を０！ゾロラマプル人力８４から引込
むと、このパスインターフェイス回路によって論理ｌを
発生させると共にこれをデータバス６６に継続して送信
するようになる。（４）入力イネ−デル信号を１！ゾロ
ラ１デル人力９２に供給すると、データをデータバス６
６から受信すると共に、これをデータライン９３で利用
可能となる。

これから明らかなように、データを送信する場合には、
各パスインターフェイス回路７６はデータバスの論理状
態を論理０状態に強制させるだけの能力しか有しないよ
うになる。従って、パスインターフェイス回路７６１−
ＴＩのすべてにようて論理１を送信している時のみ、デ
ータとしてまたは、データバス６６からそれぞれに対応
したモジー−ルを機能的に接続を解除して、データバス
６６の論理状態を論理ｌとなる。これと反対に、どのパ
スインターフェイス回路からも論理Ｏを送信するならば
、データバス６６は論理Ｏの状態となる。従って、デー
タ交換サブシステムによって、すべてのデータの結線す
れたＡＮＤがデータバス６６を経てデータ受信用に構成
されたパスインターフェイス回路７６へ伝送されるよう
になる。従って、伝送されるデータにおける衝突が論理
ＡＮＤルールの一貫した応用によって回避されるように
なる。このことによる所望の結果としては、これによっ
てデータが機能！ワーフ間で伝送される時はいつでもア
レイ！口七、す６６によるｒ−夕依存処理が行なわれる
ことである。即ち、このアレイノロセ、す６１のデータ
交換す！システムの衝突解決能力を、２つまたはそれ以
上のイメージを機能！ワーフ間で同時に伝送することに
よって意図的に包含させることができる。データ交換サ
シシステムの各々によって伝送された実際のデータはエ
レメント！ロセ、す６０の伝送されるモジュール５８に
含まれたそれぞれのデータに本質的に依存するものであ
ろう従って、このプレイプロセッサ６ノには、マスキン
グに依存したデータ操作を実行する能力があり、この操
作では結果として得られるイメージは、２つまたはそれ
以上のイメージ中に存在するそれぞれのデータに直接依
存するものである。この特徴については、更に以下のセ
クションＩＶ　（Ｅ）で説明する。

入力−ゾログラマデル論理回路をこれの関連するデータ
バス６６へ接続するための／ｆスインターフエイスフ６
の通常の使用によって、実際上、エレメントゾロセ、す
６０の全体の複雑さ、およびこの為、全体のアレイゾロ
セ、す６ノの複雑さを減少できる。このことによって、
もし互いに全体的に見て独立したものでなければ、論理
回路を設計および実行でき、入力のグロダラム設計条件
、ビットーシリアル演算およびｒ−夕操作およびパスイ
ンターフェイス７６の利用の要件のみに無理がある。シ
ングルデータノｆス６６を経て、エレメントグロセ、す
のモノ＆−ルの共通の相屹接続（これは、先行技術の“
セル２エレメントグロセ、すの高度に相互接続されたサ
ラコンポーネントに相当するものである）を設けること
によって、エレメントゾロセッサ６０のアーキテクチユ
アを簡単にすることができる。

このデータ交換サシシステムによってエレメント！ロセ
、す６０のアーキテクチユアの交替または発展を簡潔に
行なうこともできる。各モジュール５ｔｔｕシングルｒ
−タライン９０を介してそれの関連するデータバス６６
に接続し、これはデータ送信器および受信器（これのツ
マメインターフェイス１６の）と共通であるので、この
モジエール５８を、これらのデータライン９０をデータ
バス６６から接続または適当に接続を解除することによ
ってエレメントノロセッサへ追加させたシ、離間させる
ことができる。

また、更に、このアーキテクチ瓢アをエレメントゾロセ
ッサのスピードや最良条件に直接の影響を与えずに拡張
することができる。しかし、パスライン６６の長さに沿
っての信号の伝送には実際上の遅延による制限があり、
これによって複合エレメント！ロセ、す６６に存在する
モジエール５８に数の制限が生じる。

しかし乍ら、このデータ交換サツシステムをエレメント
ゾロセッサ６０のモジエール５８を相互接続するのみに
使用される訳ではない。りまシ、シリアルデータを多数
の論理回路間でデータパスラインを介して交換する必要
があるところであればどこでも利用できる利点がある。

例えば、機能的に等価なｒ−タ交換すツシステムｔ−利
用して、コントロールゾロセッサ１０のノラレル／シリ
アルコンバータ１８をアレイデロセ、す６ＪのＩ１０機
能機能−ンのすべてと相互接続できる。第２図で示した
ように、抵抗性負荷１８を論理１状態のＤＩ７”−タパ
ス４６に接続する。データをＤＩ：Ｆ”−タパス４６で
ドライブするため、各Ｉ１０機能機能−ン（第８図参照
）Ｋ存在するデータ送信器１５５の出力バッフ丁８６を
意図的にオープンコレクタ設計のものとする。更に、デ
ータ送信器１５５の使用不可能状態とは、これによって
論理１をＤＩデータバス４６で継続的にドライブするよ
うなことである。本質的に考察して、Ｉ１０データ交換
サブシステムのデータ受信器はシリアル／／ｆラレルコ
ンパータノ８であシ、データの受信ｔｃＫライン３８に
供給したようなりロアクツ譬ルスによって不可能として
いる。従って、Ｉ１０機能機能−ンの総てをＩ１０デー
タ交換サブシステムによっテコントロール！ロセッサ１
０（Ｄコンバータ１８に共通に接続する。

このデータ交換サツシステムを／４ラレルデータワード
を伝送するために容易に操作できる。

臘、オ（、・し、、、−シ曹ン □ Ａ、　レベルシフト 前述したように、アレイゾロセ、す６１の原理的オペレ
ージ１ン（イメージを処理するオペレージ曹ン）は、こ
のイメージの並列構成データワードを連続する機能！レ
ーンを経て連続的にシフトすることである。これらレベ
ルシフトを利用して、イメージデータセットを補助的ま
たはイメージ派生的なｒ−タセ、トに涜って、適当なタ
イグの機能！レーン（連続している）を介してシフトす
ることによって、所望のイメージ処理アルコ９リズムの
特定なステ、グを実行している。

第１３図のシステムタイミングダイヤグラムに示すのは
、多数の機能！レーンを包含したレベルシフトを実行す
るのに必要な特定のステ。

！である。時刻１．において、コントロールフロ令ツサ
１０によってコンフィギ為し−ジ璽ンラッチリセ、ト信
号をラッチリセットライン２６ｔＨて！ロ←゛サインタ
ーフェイス６３へ供給する。この信号によって、コンフ
ィイ凰レージ１ンラ、チ５２のすべてのデータビ、トが
これらの対応する！ログラマ！ル入力の不作動状態とな
るようにリセットされる。次に、コントロールワード、
すＪＯによってゾロセッサインターフェイス６３のイン
ターフェイス回路４９のあらゆる数を連続的に番地付け
し、コントロールワードをコンフィギ凰し−ジ欝ンラ。

チの各々に書込むようにする。これらコントロールワー
ドを、インターフェイス回路４９に対応する機能！レー
ンのために機能的に規定でき、これらに番地付けされて
いる。特定の機能を実行する機能！レーンを構成するコ
ントロールワードを表Ｉ−■で説明して決定できる。例
えば、メモリレジスタ中に含まれているデータのレベル
シフト用のメモリ機能プレーンを構成するために、各モ
ジ為−ル内でｒ−夕を再循環させながら、表■を参考に
して表■に示すような所望の制御ワードを開発できる。

第１３図において、コントロールワード、すＪ　０ＩＩ
Ｃヨっテ時’ｌＪＪ　を寓。

ｔｓおよびｔ４のそれぞれで３つの機能！レーンを構成
する。前述したように、各インターフェイス回路４９の
アドレスデコーダ５０は番地付けられるので、ラッチイ
ネーブル信号が発生され、これによってこれの対応する
コンフィギ為し−ジ璽ンラ、チ５２ＫＬってコントロー
ルワードをラッチするようになる。これをコンフィギ為
レージ１ンサイクルと称することができる。レベルシフ
ト中に作動状態となるべき機能プレーンのコンフィギエ
レーシ■ンサイクルが一旦実行されると、アレイゾロセ
、す６ノ内の残余の機能プレーンは構成（コンフィギー
レーシロン）されないままとなる。即ち、不作動となシ
、このコントロールプロセ、サノ０によって時刻ｔｓに
クロックカウンタおよびデートノ６ヘクロ、クダウンカ
ウント数が供給されるようになる。このダウンカウント
数ｔ一時刻ｔ・においてクロックカウントイネ−！ル信
号によってクロ、クカウンタおよびｒ−トｊ６中ヘラ、
チするようになる。この信号によって、ダウンカウント
シーケンス動作を１が始して、クロ。

りＩ母ルスの予め選択された数（ダウンカウンタ数で特
定された）をＣＫライン３８に供給する。

これらクロ、り・量ルスの各々に応答して、作動中の機
能プレーンは、これらのコンフ（ギエレーシｌンに依存
して、シングルデータビ、トをデータ交換サブシステム
を経て送信または受信するようになる。従って、第１３
図で示すように、１６ビツト長のデータワード１６よ構
成る全体のイメージを機能！レーン間でクロ、クダウン
カウント数を１６となるように供給することによってレ
ベルシフトすることができる。時刻ｔ７において、タウ
ンカウントシーケンス動作は終了し、クロ、クカウンタ
およびｒ−）ノロによってクロ、フカラント完了信号を
発生させると共に、これをコンビエータシステム１２に
供給する。これによってレベルシフト中（レージ田ンが
完了したことを表わす。

Ｂ、　ラテラルシフト アレイ！ロセ、す６）のもつ１つの基本的な動作はアレ
イのラテラルシフト（ａｒｒａｙ　ｌａｔ＠ｒａｌ−り
目ｔ）である。これは基本的な動作ではあるが、メモリ
および！力機能！レーンのような、最も近傍の隣接のシ
リアルデータ伝送能力を有するこれらの機能プレーンの
みに限定する。このラテラルシフト作動中、これら機能
プレーンの１つのプレーンに存在するイメージを、イメ
ージの空間的完全性を失なわずその機能プレーン内の４
つの直交方向のいずれか一方向の横方向（ｌａｔ＠ｒａ
１方向）ヘシフトさせる。このイメージの完全性を、周
シを包囲した最も近傍の隣接する相互接続によって保持
している。この相互接続は、ＮＸＮモジエールアレイの
ノース（北）とサウス（南）およびイースト（束）とウ
ェス）　（ｆｉ）の工、ジに位置しているモジ為−ル間
で行われる。このことによってアレイの工、ソ越えて象
徴的にシフトされたデータをそれの対応する対向工、ジ
に再出現させることが可能となる。更に、イメージは異
った機能！レーン中に各々現われるので、あらゆる数の
イメージを同時に全体的に独立な方向へ横方向にシフト
する。

第１４図の状態タイミングダイヤグラムによって、ラテ
ラルシフトオ（レージ謬ンを実行するのに必要な特定の
ステ、ｆを表わす。レベルシフトオペレージロンと同様
に、このラテラルシフトは時刻ｔｉでコントロールラ、
チリセ。

ト信号を発生するコントロールゾロセッサ１０によって
開始する。次に、時刻１．にこのコントロール！ロセ、
サノ０によって１つまたはそれ以上の機能！レーンを構
成してラテラルシフトオ（レージロンを実行する。この
ようなコンフィギ凰レージ１ンサイクルの１サイクルの
みを第１４図に示す。−例として、メモリ機能！レーン
を構成するのに必要なコントロールワーｒを表■に記載
し、ラテラルシフトオ（レージロンを実行する。このコ
ントロールワードによってメモリ機能！レーンを構成し
、この機能！レーンに含まれたイメージのイースト方向
のうｆ５ルシフトを実行する。時刻１．に、このレベル
シフトオ（レージロン、！：ＮびＭｍＫ、コントロール
！ロセ、す１ｏによってクロ、クダウンカウント数をク
ロ、クヵウンタおよびｒ−）１６に供給する。時刻ｔ４
で発生したクロ、クダウンカウントイネー！ル信号によ
ってダウンカウント数円でう、チを行なうと共にζダウ
ンカウントシーケンスを開始する。これによってＣＫラ
イン３８に予め選択された数のクロ、り・９ルスを供給
する。反応すると、データワードをモジ凰−ル１０２の
外へシリアル的にシフトすると共に、これに関連したイ
ースト方向の最も近傍の隣接モジー−ル１０２ヘシフト
スる。

時刻ｔ、のダウンカウントの結論時に、クロ。

クカウンタおよびＰ−ト１６によってクロ、フカラント
完了信号を発生し、これをコンビーータシステム１２へ
蚕給する。これによってラテラルシフトオ（レージ智ン
が完了したことを表示する。

Ｃ，データＩ１０ 前述した２つの基本的オペレージロンは一般にアレイプ
ロセッサ６）内のイメージの動き（ｍｏｖｅｍ＠ｎｔ）
または翻訳（ｔｒａｎｓｌａｔｌｏｎ　）について取扱
ったものである。しかし乍ら、このデータＩ１０オ（レ
ージ璽ンハ、コントロール！ロセ、す１０のコンビ為−
タシステム１２とアレイプロセッサ６１のＩ１０機能プ
レーン１５２との間の全体のイメージのシリアル翻訳（
トランスレージ書ン）を提供するものである。

説明のために、このデータＩ１０オペレージ嘗ンをイメ
ージｒ−タＯｕｔサグオペレージ璽ンとイメージデータ
Ｉｎサブオ（レージロンとに分けることができる。これ
らオペレージ習ンの原理的部分を表わすシステムタイミ
ングダイヤグラムを第１５−図および１５ｂ図にそれぞ
れ表わす。イメージデータＯｕｔオペレージ曽ンにおい
て、イメージをコントロール！′ロセッサＪＯからアレ
イ！ロセ、す６）へ伝送する。この伝送は２ステラ！手
順を駆使することによって完了される。ここで１５ａ図
を参照すると、時刻ｔ１共に第１ステ、！が開始し、こ
れらの関連する不作動状態にリセットする。時刻ｔ３に
おいて、コントロールフロセッサ１０によっテコンフィ
ギエレーシＩンサイクルを実行して、データ入力、ラテ
ラルシフトイーストオペレージ曹ン用のＩ１０機能機能
−ン１５２を構成する。この必要なコントロールワード
ハ、セクシ１ンＩＶ（Ｂ）で説明したように、メモリ機
能！レーン、ラテラルシフトイーストオ（レージ冒ンを
実行するために必要なワードと本質的には同一なもので
あるが、以下の点のみが相違している。即ち、ｌＸｌ０
ビ、ト（ビ、）１１）を論理１にセットシてＩ１０入力
データ受信器／セレクタ１５４の動作を可能とすると共
にＩ１０出力データ送信器回路１５５の動作を可能とす
る。次に１時刻１゜において、コンビエータシステムＪ
２によってコンバータＪ８にイメージデータセットの第
１データワードを設ける。双方向データワード４０で安
定となるとすぐに、侃コントロールライン４４上の負論
理コンバータ書込み信号によってコンバータ１８ヘラ、
チされるようになる。従って、このコンビエータシステ
ムＪ２によって時刻ｔ４にクロ、クダウンカウント数ｔ
クロックカウントおよびｒ　−トＪ　ｇに発生させる。

このカウント数は！力機能！レーン１５’ｌのデータワ
ードとメモリレジスタ１１８の両方のビット長に等しい
ものであることが好ましいものである。時刻１．におい
て、コンビエータシステム１２によってクロ、フカラン
トイネーブル信号を発生させ、これによってダウンカウ
ント数をクロ、クカウンタおよびｒ　−）　１６にう、
チさせると共に、ダウンカウントシーケンスを開始する
。クロ、り／母ルスに応答して、コンパ−８，１ り１８によってイメージデータワードをＤＯライン４８
にシリアル的に伝送する。このイメージデータワードを
同期的に受信すると共に、Ｉｌｏ　機能ｆレーン１５２
のメモリモジ為−ル１０２１１１のメモリレジスタ１１
１１にシリアル的にシフトさせる。このダウンカウント
シーケンスは時刻ｔ・で全体のイメージデータワードを
メモリモジエール１０２のＩｌｏ　機能ｆレーン（７）
ＮＸＮアレイの頂部列の隅のモジ瓢−ル１０２１、、へ
伝送することによって完了する。

時刻ｔｌで開始し、時刻ｔ−で終了したデータ出力オ（
レージ曹ンの第１ステ、ｆ部分をＮ−１回繰返見す。各
回、この動作を繰返えして、イメージデータセットから
新しいデータワードを頂部列の隅のモジエール１０２１
１１にすでに存在しているｒ−タワードと共に供給し、
これらをイースト方向の相隣接するモジエール１０２１
＋１〜１０２１＋ｎｔで連続的にラテラル方向にシフト
する。これらから明らかなようにＩ１０機能機能−ン１
５２の全体列がこのようにしてイメージの一部分と共に
与えられるようになる。

データ出力オ（レージ曹ンの第２ステ、ｆには、頂部列
のサウス方向モジエール１０２に含まれているデータを
１列だけシフトすることが含まれている。このことは、
！力機能！レーン１５２のイメージラテラルシフトをサ
ウス方向に行なうことによって実行される。このサウス
方向のラテラルシフトはイースト方向のラテラルシフト
と蝦密に類似しており、ビット９がビット８の代りにセ
ットされる。

これら２つのステ、ｆは、全体のイメージデータセット
がコントロールゾロ七、す・１０からアレイ！ロセ、す
６〕のＩ１０機能機能−ン１６２へ伝送されてしまうま
で継続的に繰返えされる。

従って、このオ（レージ冒ン中データワードの流れは、
ウェストからイーストへおよびノースからサウスヘ行わ
れ、最初のデータワードを底部列の晴のモジエール１０
２ｎ、ｎに蓄積すると共に、最後のデータワードを頂部
列の隅のモジエール１０２１１１に蓄積する。データの
このような規則正しい流れによって、イメージを簡単且
つ効果的にＩ１０機能機能−ア１５２のメモリレジスタ
１１８にマ、ｆ記憶させる。

アレイゾロセッサ６ノからコンビエータシステム１２ヘ
イメージを伝送するデータ入カオ（レージ曹ンハ、デー
タ出力オ（レージ璽ント実質的に類似したものである。

時刻ｔ１において（第１５　ｂ図におｈて）ｆロセ、サ
インターフェイスｅＳのコンフィギ２レージ臂ンラッチ
５２はリセットされ、時刻１．にはコントロールゾロセ
ッサＩＯＫよってコンフイギ瓢し−ジ冒ンサイクルが実
行され、データ入カオＩＬ’−シ璽ン用のＩ１０機能機
能−ン５１を構成する。

このコレフィゼエレーシ嘗ンは前述したデータ出力、オ
（レージ■ンで用いられたものと同一であシ、ＥＸＩＯ
信号によって、データ送信器１５５およびデータ受信器
／セレクタ１５４が使用可能となる。しかし、時刻ｔｓ
で、このコンビ為−タシステム１２によってクロ、クダ
ウンカウント数が発生されると共に、時刻ｔ４でクロ。

クダウンカウントイネーグル信号を発生させることによ
ってダウンカウントシーケンスを開始する。ＣＫ　／＃
ルスに応答して、最も近傍で隣接のｒ−夕出力ライン１
６０に現われたような底部列、隅のモジエール１０２　
ｎ＋ｎのメモリレジスタＩＪ８からのデータをデータ送
信器回路１６５を介してＤＩライン４６へ伝送する。こ
のようにして得たシリアルデータをコンパータノ８へ同
期してクロック作動させる。時刻１゜においてダウンカ
ウントシーケンスの終了時に、底部列の隅のモジエール
１０２　ｎ、ｎに予め存在するデータワードがコンバー
タ１８へ伝送完了となる。従って、コンビ為−タシステ
ム１２が時刻ｔｓにクロ、クダウンカウント完了信号を
受信した後で、これによって時刻ｔ・において負論理コ
ンバータ読取信号がＣＲコントロールラインμに発生さ
れると共に、コンバータ１８に境われている／ｌラレル
反転されたデータワードを読堆るようにする。時刻１．
で開始し、時刻ｔ・で終了するこのシーケンスオ（レー
ジ曹ンはＮ−１回繰返見される。これによって、すべて
のデータワードが！沙機能プレーン１５２内の底部列の
モジ凰−ル１０２からコンビ為−タシステム１２へ伝送
されるようになる。このようにして、全体のイメージを
アレイ！ロセ。

す６〕からコンビ鳳−タシステムＪ２へ伝送スるために
、上述のステツブを、頂部列のモジエール中に最初存在
するデータを底部列のモジ鳳−ルヘシフトしてしまうと
共に更に底部列の隅のモノ晶−ル１０２　ｎ、ｎをラテ
ラル方向ヘシフトしてしまうまで、ラテラルレフトサウ
スオ（レージ■ンを継続的に繰返えして行なう。

イメージデータ出力およびイメージデータ入カサ！オペ
レージ１ン、を別個に説明していたが、これ社説明の都
合によるものである。従ってこれらオ（レージ璽ンは同
時に、または別個に動作させることが可能で、これを協
動するシリアル−イン、シリアル−アウトコンバータ１
８ｆ使用して行なえる。瞬間的なイメージ交換のために
、データインおよびデータアウトサグオ（レージ■ンは
オーパラ、ｆしているので、この結果、各ダウンカウン
トシーケンス作動に先立って、データワードがコンバー
タ１８に書込まれると共に、このダウンカウントシーケ
ンスの後にデータワードをコンバータ１８から読取る。

従って、ダウンカウントシーケンス作動中、アレイ！ロ
セ、す６］からデータワードをコンバータ１８へシリア
ル的にシフトして、同時にアレイゾロセ、す６ノへシフ
トされるデータワーＰを差替える。サプオ（レージ璽ン
の同一シフトシーケンス作動を考察すると、このように
交換したｒ−タワードをそれぞれ関連９イメージデータ
セ、ト以内の同一関連の位置から読堆ると共に書込むこ
とができることは明らかである。

この結果、全体のイメージ一一タセ、ト、またはそれの
関連部分をコントロールフロ七、す１０とアレイノロセ
ッサ６１との間で簡単に交換できる。

前述したセクシ璽ン■のＩ１０データ交換サブシステム
の説明から現解できるように、イメージデータセットの
あらゆる数を、アレイ／クセ、す６）に存在するＩ１０
機能機能−ン１５１からコントロールゾロセ、すＪＯへ
同時に伝送できることである。そのようにするために、
このＩ１０１０機能ブレーン１５共通に構成することの
みが必要で、これによって、関連するデータをＤＩパス
ライン４６に伝送する。従って、ダウンカウントシーケ
ンス作動中に、数個のイメージデータセットから対応す
るデータワードのＡＮＤをコンバーター８へ供給するよ
うにする。

８０例 アレイノロセッサ６ノの上述した基本的オ（レージ■ン
を、種々のタイ！の機能！レーンと組み合せることによ
って、実際上、あらゆるイメージ処理アルゴリズムを実
行するために利用できる。アルゴリズムを実行するアレ
イ！ロセ、す６１の一般的なオデレーシ嘗ンを説明する
ため以下に例を開示する。

以下の１ｆログラ５ム”によって一方のイメージト ｒ−夕を他方でセットされた符号なしのｉルチグリケー
シ嘗ン（掛算）が提供される。この掛算されたイメージ
データセットを１つのメモリ機能！レーン（ＭＥＭ　１
　）に設け、マルチグライヤ（乗算器）を第２のメモリ
機能！レーン（ＭＥＭ　２　）に中に設ける。メモリ機
能！レーンの位置的に対応するモジ瓢−ル中に存在する
データワードを中間のものと、そして最後には最終のも
のと掛算を行ない、この積はアキ為ムレータ機能！レー
ン（ＡＣＣＩ　）の同様に対応するモジ為−ル中に存在
する。

“ゾロダラム”によって実行される掛算アルプリズＡ　
（ｍｕｌｔｉｐＨｃａｔｌｏｎ　ａｌｇｏｒｌｔｈｍ　
）は簡単な“シフトおよび加ＪＬ”技術を利用するもの
である。

明らかなように、マルチグライヤデータワー−は１ビ、
トだけ各シリアル加算の間でシフトされる。この例にと
って本質的なものでないが、機能！レーンのカウンタ（
ＣＮＴ　１　）　ｔｕｆｆテ、位置的に対応するモジ為
−ル内のマルチ！ライヤｒ−タワードのビット和を発生
させてその作動を表示する。

掛算された（被乗数の）データセットおよび掛算する（
乗数の）データセットを互いに補助的なｒ−タセットで
あるものと考える。マルチ！リケーシ璽ン積およびカウ
ンタセット和データセ、トをイメージ抽出用データセッ
トとして考えることができる。

例を挙げる目的のために、データワードに４ヒ、ト長与
えると共に、モジエールメモリレジスタに８ビ、ト長与
えるものとする。これらデータワードはそれぞれ関連の
メモリレジスタの４ビ、ト低い位置に存在し、他方４ピ
、ト高い位置は０とする。

吠　　　　　　　ム ｍ　ｍ　Ｆ−１−１＋ｌ　ｍ　、ｇ−１ｍ−−〜ライン
参考域　　　　　　　　コメント１−４ＡＣＣＩデータ
ワードがクリヤされ、モジエールが加算用にセットされ
、更にＣＮＴ　１のカウンタがリセットされる。

５−９　　被乗数データワードのビットが連続的に乗数
データワードの現存のＬＳＢとデータ交換サツシステム
によってＡＮＤ　（論理積）がとられ、これを前のアキ
瓢ムレータデータワードに加算する。この条件的加算、
又はデータ依存による加算によって乗数のＬＳＢによっ
て被乗数を有効的に掛算する。

１０−１２　　被乗数データワードを１ビ、トだけ左ヘ
シフトして、次の掛算のために小数点を合せる。この１
ピ、ト左ヘシフトするには７ビ、ト右ヘシフトすること
によって行なっている。

１３−１７　１［データワードをｌビ、トだケ右ヘシフ
トし、その結果、被乗数を乗数データワードの次の上位
ビットによって有効的に掛算する。シフトした乗数ピッ
トを関連のカウンタによってビット和を求める。

１Ｓ　　　　％数データワードの各下位および上位ビ。

トについてライン５から１７まで１回実行するか、また
は現在例において合計４回実行することによりて、アキ
鳳ムレータデータワードは、それぞれの被乗数および乗
数データワードの積である。

１７−２０　　乗数データワードのピットカウントをそ
れに対応するカウンタモジエールのメモリレジスタ中に
ラッチする。

以下に示す最初のデータワードをそれの表示のモジエー
ル中に有する単一エレメント！口七、すを考察すると、
上述の！ロダラムによって以下に表わした最終積が得ら
れた。

■　発明の詳細な説明 第１６図に、本発明による特別設計したセグリグータ機
能！レーン（８＠ｇｒ＠ｇａｔｏｒ　Ｆｕｎｅｔｌｏｎ
ａｌＰｌａｎｅ　）　３２０を示し、このル−ン３２０
によってアレイゾロセッサの機能！レーンのあらゆる数
またはサブセットを、リマインダー（ｒ＠ｍａｌｎｄ＠
ｒ　）からデータの交換を制御または交換能力のために
ダイナミックに分離（ｍ＠ｇｒ＠ｇａｔ・）することが
できる。

第１６図を参照すると、セグリｒ−タ機能！レーンＪＪ
ＯＫＵ、インターフェイス回路４９（第３図に示したも
のと類似したもので、これはアドレスデコーダ５０、コ
ンフィギエレーシーンラ、チ５２およびｌ’−ト３５６
，３５１よシ構成される）、マルチノルスイ、チコ７　
）　ｔ３−ル入カバ、フチ／ドライバ３２４、および３
□ セットの電子的に作動するスイッチとから構成される。

このスイッチによって、アレイ！ロセ、すのデータパス
ライン６６、アドレスバス２０、アドレスデコーダ（有
効）２２、コントロールパス２４、コンフイギエレーシ
箇ンラ。

チリセット２６、クロ、クライン３８およびＤＩ４ｇ、
、ＤＯＪ＆ラインのそれぞれに切換サービスを提供でき
るものである。（これらのラインによって、特にアレイ
ノロセ、すとして、何をノロセッサインターフェイスの
複合パス（ｃｏｍｐｏｓｉｔ＠ｂｕｓ　）として基準に
できるかを確立している）。アドレスデコーダ５０およ
びコンフィギエレーシーンラ、チ５２を相互ｉｇすると
共に、これらを更にコントロールノロ七、す１０に接続
することによって、本質的に標準的なインターフェイス
回路４９を構成する。表■は、セグレｒ−タ機能！レー
ン３２０に関して割当てられたコンフィギュレーシ冒ン
ラ、チ５２のこれらビットのリストおよび機能について
の記載である。

Ｍ インターフェイス回路４９は！ロセ、サインターフェイ
ス６３の他のインターフェイス回路４９とは異なってい
る。即ち、コンフィギーレーシ璽ンパス５６のＥＸＲＤ
　５イン５４ｏＫ供給されたような外部リセットディス
エーゾルイ＾号をインバータ３５７を経て戻され、これ
をＡＮＤ　ｒ−）　Ｊ　５６　Ｋ　ｊ　ｚてコンフィギ
エレーシ冒ン。

ラッチリセットライン２６のコントロールワード、す１
０によって供給されたようなコンフィギ凰レージ１ン、
う、チリセット信号と組合せられるようになっているか
らである。次に、この組合せた信号をう、チリセットラ
イン３６０のコンフィギエレーシーンラ、チｓｘＫ供給
ｆる。このようにして、外部リセットｒイスニー！ル（
不可能）信号が作用すると、コンフィギ為し−ジ嘗ンラ
、チリセ、ト信号Ｕセｒｖｙ”　−夕機能のコンフィギ
為Ｖ−シ習ンラ、チ５２に近づくのを防止されるように
なる。このことによって、セグリｒ−タ機能！レーア３
２をコントロール！ロセ、サコンフィギ為レージ１ンサ
イクル中に特別に構成することができると共に、例工、
コントロール７口＊、すＪ　０ＩＩＣヨっテコンフィギ
エレーシ冒ンラ、チリセｙ）ｌｉ１号を発生させて！ロ
セ、サインターフェイス６３の他のコンフィギ瓢し−ジ
璽ン２．チ５２のすべてをリセットシたとしても、上述
のように構成されたままとなる。この場合、セグレｒ−
タ機能プレーン３２０のコンフイギ為し−ジ璽ンヲ変え
るため、またはこのコンフィギ凰し−ジ■ンラッチ５２
をリセットするために、このコントロールワード、す１
０によってもう１つのコンフィギーレーシ箇ンサイクル
を実行する必要があシ、これによって適当なコントロー
ルワードをセグレｒ−タ機能！レーンのコンフイギシレ
ーシ薦ンラ、チ５２に書込むようになる。

データチ曹、ＩＣＤＣＩ（）　３４２、アドレス／コン
トロールナ冒、　ｆ　（Ａｃｃｆｌ　）　ｓ　４４、お
よび７”　　Ｊ’　Ｉｌｏ　ｆ　ｗ　ｙノ（ｌ１０ＣＨ
）　Ｊ　４８５　イｙかう構成サレルコンフィギ為し−
ジ璽ンパス５６の残余のラインを、マルチグル、スイ、
テ、コントロールインク、ドパ、フチ／　ｒ　：ｙ　４
ノ４３２４に接続して、スイ、チセットの選択作動を行
なう・ 第１スイツチセツトが擬似’Ｅ−’）　ｘ−Ｊｂ　Ｊ　
ｊ　２のアレイ内に在存する。これら擬似モジ為−ル３
２２を組み合せてアレイノロセッサ６ノ内の他の機能！
レーンのモジエールアレイに設計構造的に一致するよう
になる。セグレデータ機能！レーン３２０および即ち、
それの費似モジ島−ルアレイはアレイレベル、す６ノの
全体のアレイレベルを設計構造的に占有するので、暖似
モジ２−ル３２２がアレイゾロセー、す６ノの各エレメ
ントゾロセ、す６０の設計構造的に対応するモジェール
５８間で設けられる。従って、このようなゼレｒ−タ機
能！レーン３２０をアレイレベル、す６ノに内蔵褌せる
ことによって、このアレイレベル、す６ノ番複数個のサ
ブセフシーンに効果的に分割するようになる。このサグ
セフシーンの各々には、アレイレベル、すの機能！レー
ンの数またはすｌセｙ　ト（ａｕｂｓ＠ｔ）が含ま、れ
ている。

セグｖｒ−タグＡＩ（ｓｅｇｒ＠ｇｍｔａｂｌ＊＝分離
可能な）エレメントノロセ、す６０を第１７図に線図的
に表示する。各擬似モジーール３２２には、スイッチコ
ントロール入力端子および一対の信号伝送端子を有する
電子的に作動するスイッチ３２３が設けられている。こ
のスイッチ３２３には、例えば０ＭＯ８、ＭＯＳＦＥＴ
　、　ＪＥＴおよびトライア、クスイ、チが含まれる。

この電子スイ。

チ３２３の信号伝送端子をそれの関連する７’　−夕交
換サブシステム７４のデータバスライン６６に電子的に
接続する。その結果、す！システム１４のｒ−夕信号通
路がスイッチ３２３のみを経て続いておシ、スイッチ３
２３が不作動の時のみである。従って、第１７図に示し
たように、電子スイッチ３２３を用いて回路を開放でき
る。即ち（エレメント！ロセッサｒ−タパス６６を機能
的に隔離されたデータバスセグメントロ６ｍ、６６ｂに
機能的に切断できる。結４、関連するデータバスセグメ
ント６１６１゜６６ｂと組合わされたこれらモジ為−ル
５８を互いに機能的に隔離できる。これら擬似モジ。

−ルスイッ＋３２３のスイッチコントロール入力端子を
電気的に相互接続すると共に、更に棄似モジ凰−ルスイ
、チコントロールライン３５０によってマルチノルスイ
ッチコントロール人カバ、フチ／ドライバ３２４に接続
する。

従っテ、コンフィギエレーシ冒ンパス５６のＤＣＨライ
ン３４２の作動データテＩＩ　、ｙグ信号に応答して、
バッファ／ドライバ３２４によって擬似モジ為−ル３２
２の電子スイッチ３２３のすべてを作動させ、これによ
って、セグレｒ−タ機能！レーン３２，０のそれぞれの
側に存在すル１７４．能ｆレーンサ！セ、トのモジエー
ルアレイをデータ交換のために巨いに分離することが可
能となる。このマルチ！ルパッフテ／ドライバ３２４は
、３個のスイ、ツチセットの各々に利用された特別なタ
イプの電子スイッチ３２３のスイッチ制御入力を別個に
適幽に駆動する標準的な設計である。

電子的に作動するスイッチ３２３の第２セツトを設けて
、これによって７レイグロセ、す６１のアドレスおよび
コントロールラインの選択的機能作動を行なう。特に、
単一の電子スイ、チ３２３を３個のスイッチユニ、　ト
ｓｓｏ　。

３３４．３３１１の各々に設けることによって、アドレ
スハリ、ドライン２２、コントロールラ、チリセットラ
イン２６およびクロックライン３８のそれぞれに電気的
作用を施す。残余の２個のスイッチユニ、ｌ−３３２，
３３６の各々には、複数個の・譬うレルスイ、チ３２３
が設けられ゛ておシ、これによってアドレスバス２０お
よびコントロールパス２４のそれぞれに電気的作用を与
える。本質的に言えば、これらスイッチェニット３３２
，３３６内の）母うレルスイッチ３２３の数は、それと
組合わされたパスのライン数に等しいものである。この
第２スイ、チＯ数個ノスイ、チ信号端子の、これに対応
するアドレスコントロールラインへの電気的接ｓｔａ、
擬似モジ為−ル３２２のスイ、チ信号端子３２Ｓの、こ
れに対応するデータパスライン６６への電気的接続と厳
密に類似したものである。また、同様Ｋ、第２スイ、チ
セットのスイッチコントロール入力を互いに接続して、
これをスイッチコントロールライン１１５２１／Ｃよっ
てマルチグルスイッチコントロール人カパッフγ／ドラ
イバ３２４に接続する。このことによって、アクティー
！アドレス／コントロールチ璽ッｆｍ号ｔＡＣＣＨライ
ン３４４に供給すると、アレイ！ロセ、す６ノの種々の
アドレスコントロールラインによる瞬時の機能提供が可
能となる。

スイッチ３２３の第３セ、トを！カデータ交換の機能的
作用を行なうために設け、これはデータ伝送の目的のた
めにコントロールアレイゾロセッサに相互接続されてい
る。この第３スイツチ七ツトには、一対のスイッチユニ
、トＳ２６゜３２８が含まれておシ、これの各々には、
単一の電子作動スイッチ３２３が設けられ、これＫよっ
てＤ１４６およびＤＯ４＃ラインを機能的ニ作動させて
いる。２つのスイッチユニ、ト３２６．３２８のスイッ
チ３２３を、擬似モジ為−ルスイ、チのｒ−タパラライ
ン６６への接続と全く同様に、Ｄ０４８およびＤ！４６
に接続する。追加のＩ１０データ交換サクシステムがコ
ントロールアレイ！ロセ、す間に設けられるならば、追
加の（アのスイッチユニ、ト３２６゜ｓｒｓを第３スイ
、チセットの部分として設けることができるので、追加
のＤｏ／ＤＩデータラインの作用が得られる。しかし、
すべての場合において、第３スイ、チセットのスイッチ
３２３のスイッチコントロール入力を互いに電気的に接
続すると共に、これをスイッチコントロールライン３５
４によってパ、ファ／ドライバ３２４に接続する。他の
スイッチセットのように、こノコトニヨって、コンフィ
ギ為レージ１ンパスｓ　６０１１０ＣＨ５イア３４　Ｂ
（０７りｆイｆｙ”−タＩ１０チ曽ツデ信号に応答して
第３スイ、チセ。

トの選択作動が可能となる。

アレイノロセ、す機能プレーンのすｔセ、トをダイナミ
ック的に分離するために、多数のセグリｒ−タ機能！レ
ーン３２０をアレイプロセッサ全体に散在させ、この結
果、セグリｒ−タ機能！レーン３２０がアレイゾロ七、
すの機能プレーンの隣接のサブセット間に設計構造上配
置される。このようにして、アレイゾロセ、す６〕のオ
ペレージ璽ン中に、このセグリｒ−タ機能！レーン３２
０のいずれにもアドレス番地を付すことができ、更にこ
れら隣接の機能！レーンサプセットをこれらの制御また
はデータ交換のために屹いに分離するように選択的に構
成する。第１８図は、一対のセグレｒ−タ機能！レーン
８２０ｍ、３２０ｂを有するセグリｒ−タプル（分離可
能な）アレイゾロセ、す６１′が３つの機能プレーンサ
プセ、　ト３１　ｅ　ａ−ｅＭＫ散在している。

セグレデータ機能！レーン３２０を使用するが、セグリ
ｒ−タ！ル、アレイ、ｆロセッサ６１を作動でき、この
結果、これの機能！レーンサゾセット３１６の各々を効
果的に並列化でき、このためにイメージ解儂能力および
効果的データ処理速度をかなシ増大できる。このことは
、セグＩＪ　、ｆ−夕機能！レーア３２０の各々を特別
に構成して、・４接の機能！レーンサゾセ。

ト３Ｊ６のデータパスライン６６のみを分離することに
よって実現できる。この機能！レーンサ！セット３１６
に機能プレーンの各タイ！の対応の数が設けられると共
に、対応の機能ブレ、□−ンのアドレスデコーダ５０が
それ自身の特有なアドレスに加えて共通のアドレスに反
応するならば、これらす！セット３Ｊ６の各々を共通に
且つ、同時に動作させることができる。即ち、コントロ
ール！ロセ、す１０によって、セグリｒ−タ！ルアレイ
ノロセ、す６１′の機能！レーンサグセット３１６の各
々の中に存在する対応の機能プレーンに同時にアドレス
番地付けできると共に、同−的に構成することができる
。このことによって、分離された機能！レーンサ！セ、
　ト、９１６の各々は共通に且つ同時に作動する上うに
な９、この結果、各々に存在する特定のイメーノｒ−タ
セットを、これらが恰も太きなイメージデータセットの
簡単なセットであったかのように処理できるようになる
。従って、セグリｒ−タ機能！レーン３２０によってア
レイプロセッサ６　Ｊ’が特別にイメージ処理応用に対
して最適作動化され、この処理には、極めて大きな二次
元的構成のｒ−タセットのみならず、同時に、セグリｒ
−タ機能！レーン３２０のダイナミ、りな再構成力のた
めに、一般的な応用に必要な広範なイメージ処理能力が
保持されるようになる。

また、このセグリｒ−タ機能！レーン３２０を効果的に
用いることによって、複数の機能的に独立の７レイ！ロ
セツサ６ノを構成できる。

このことは、第１８図に示したようなマルチ！ルマタハ
マスタ／スレー！コントロール！ロセ、サユニ、ト３０
０の使用によって夾境できる。

このコントロールユニット、ＳＯＯをマスタコントロー
ルゾロセッサ１０’と複数個のスレーｔコントロール！
ロセッサ（図面の関係上、２個のコントロール！ロセ、
す３０２．３０：ＩとＩ、Ｃ表示するン。このマスタコ
ントロールデロセ。

す１θ′を別個のスレー／コントロールライン３０６．
３０１１のそれぞれによってスレー／コントロールライ
ン、す３０２．３０４に動作的に接続して、これらのオ
（レージ冒ンを可能または不可能と選択することができ
ると共に、システムクロ、り発生器同期ライン３０によ
って、これらすべてのコントロール！ロセ、−の同時オ
（レージ■ンを確保スる。コントロールプロセッサユニ
ット３００のコントロールプロセッサの各々を、独立の
複合パスエキステンシロン３１０．３１２．３１４のそ
れぞれによってアレイプロセッサ６１′の独立の機能！
レーンサブセット３１６　ａ−ｃに作動的に接続する。

本質的には、これら複合バスエキステンシロン３１０゜
３７７　、．９７４の各々には、関連のコントロール！
ロセ、すのアドレスバス、アドレスパテリド、コントロ
ールパス、コンフィｄＰ為し−ジ曹ンラッチリセ、ト、
クロ、り、ＤＩおよびり。

ラインが設けられている。第１６図に図示されタノハ、
マスクコントロールゾロセッサノ複合パスエキステンシ
璽ン３１０おヨヒスレーｆコントロールゾロセ、すの複
合パスエキステンシロン３１：２を、ｆロセッサインタ
ーフェイス６３の対応ライン接続する場合の状態である
。

異なる信号が、２つの隣接の機能！レーンサブセット３
１６と組み合せられた複合データバスのこれらの部分に
供給された結果、これによって生じる衝突を防止するた
めに、介在するセグリｒ−タ機能！レーン３２０の第２
および第３スイ、チセットを動作させるか、またはコン
トロールパスセ、すの１つを使用不可能にして、それの
複合パスエキステフシ１ンへのインターフェイスをマス
クコントロール！ロセ、すｌＯ’によって決められた高
インピーダンスまたはトリステート（ｔｒｌｓｔａｔ＊
　）状態にさせると共に、適当ｅスレーブコントロール
ラインの信号によって行なう必要がある。機能！レーン
サ！セ。

ト３１６を完全に分離すると共に、これらの関連スるコ
ントロールプロセッサ１（１，３０２゜３０４を使用可
能とすることによって、各々がマルチ！ルアレイ！ロセ
、サシステム内で機能的に独立のアレイデロセ、す６１
となる。

このマルチ！ルアレイ！ロセ、サシステムを種の異った
タイグのｒ−タ！ロセシング応用に使用できる。その−
例としては、初期データセットを多数の異った方法で分
析する必曇がある。

これらの変化した分析は、マスクコントロールノロセ、
すＪ　Ｏ’によってレベルシフトを実行したシ、初期デ
ータセットを複数の機能！レーンサ！セット３１６内の
機能セットに伝送したシ、サグ圭、ト３Ｊ６を分離した
り、コントロールプロセッサを斤いに独立に組合せたシ
、特殊なデータ！ロセシングアレゴリズムを実行シてイ
メージを分析することによって同時に実行される。

マルチ！ルアレイ！ロセッサシステムを）９イ！ライン
ｒ−タグロセシングに必要な応用に使用することもでき
る。即ち、本発明によって実行したように、システム内
の各コントロールゾロセ、すはこれと組合せた機能！レ
ーンサ！セ、　ト３Ｊ６内に存在するイメージに関する
異ったイメージプロセシングアルゴリズムを同時に実行
する。しかし、分離可能なアレイゾロセ。

す６１′の全体の制御は周期的にマスクコントロール！
ロセ、す１グに戻している。この期間中、多数のレベル
シフトオベレーシロンヲ実行シテ、イメージ分析データ
セットを機能！レーンサｔセット３１６からアレイノロ
セッサ６ノの次に続くサブセット３１６へ移動させる（
次の処理ユニット・母イ！ライン（ｐｉｐ＠１ｉｎｅ）
）。このことによって、マルチ！ルアレイゾロセ、サシ
ステムが継続するイメージデータセｙ　）　全効率的に
処理して、これをリアルタイム収集システムによって得
ている。

セグレｒ−タ機能！レーン３２０を用いて分離可能なア
レイノ口七、す６１′の速度および電力消費を最適化で
きる。データパスライン６６に固有的に存在するのは漂
遊容量であシ、これをアレイノロセッサ６１′における
電力消費量の大部分の割合で消費できるようにする。多
数のセグレｒ−タ機能！レーン３２０を適当に配置およ
び構成することによって、リマインダーから最良のアル
ゴリズムの実行に必要なこれら機能プレーンを機能的に
隔離するため、サブセット３１６のデータパスライン６
６における漂遊容量を減少させる。従って、アレイゾロ
セ、す６　Ｊ’の電力消費を減少できる。その理由は過
剰な漂遊容量を作動中の機能プレーンによって駆動する
必要がなくなるからである。また、このような過剰な漂
遊容量から起るアレイノロセッサ６１′の速度低下が抑
えられるので、分離されたアレイゾロ七、す６　Ｊ’の
信頼性および動作速度を増大できる効果がある。

また、分離可能なアレイ！ロセ、す６１′を動作させる
上述のどのモードでも、あらゆる特定のデータ処理応用
で必要なように同時に実行できる。

Ｂ０発明の概要 以上詳述したように、本発明によれば、セグリｒ−タ機
能！レーンによって、リマインダーからモジェラアレイ
ゾロセ、すの機能プレーンのあらゆる数またはす！セッ
トを分離することができる。この機能プレーンによって
、アレイプロセッサがイメジデータセットの処理期間中
いつでもダイナミ、りに再構成され得るようになる。更
に、数個のセグリｒ−タ！レーンを用いることによって
、機能プレーンのす！セットをノ４ラレルに配置でき、
これによってアレイゾロセ、すの速度および解像りし力
を増大することができるか、またはこれら機能プレーン
のサグセットを分割して、これらを・臂イグライン状の
構成で独立して制御すること、ができる。また、セグリ
ｒ−タ機能！レーンを用いることによって不使用または
不作動の機能！Ｖ−ンへの接続を電気的に切断すること
ができ、これによってアレイデロセ、すの電力消費を低
く抑えることができる。

本発明社上述した例に限定されず、種々の変更を加え得
ることは明らかである。

【図面の簡単な説明】

第１図は、モゾエラアレイ！ロセッサを線図的に表わす
プロ、り線図、第２図は、第１図の７レイゾロセ、すの
オペレージ■ンヲ実行スル、ためのコントロールゾロセ
ッサの！ロック線図、第３図はコントロール！ロセ、す
／アレイゾロセッサのインターフェイスの詳細を表わす
プロック線図、第４図は、第１図の７レイ！ロセツサで
使用するエレメントデロセ、すの詳細を表わす！口、り
線図、第５ａ図は、データ交換サグシステムの回路図、
第５ｂ図および第５ｃ図は、第５ａ図の回路に関連して
使用するオージンコレクタおよびオーフッ１２４フ２．
フチ回路の回路図、第６図はモジー−ルのメモリレジス
タおよび入力！ログラマ！ル論理回路の回路図、第７図
はメモリ機能プレーンの線図的ブロック線図、第８図は
第７図のメモリ機能プレーンの変形例の！口、り線図、
第９図はアキ島ムレータ機能タイ！のモジ′エールの！
口ｙ　りＡｍ　図、第１０図はアキ瓢ムレータ機能！レ
ーンの線図的２口、り線図、第１１図はカウンタ機能タ
イプのクロ、り線図、第１２図はコンノぐレータ機能タ
イ！のプロ、り線図、第１３図は、アレイノロセッサの
データレベルシフトオ（レージ璽ンを説明するためのタ
イはングダイヤグラム、第１４図は、第７因のメモリ機
能！レーンのデータ・ラテラル・シフトオ（レージ璽ン
を説明するためのタイミングダイヤグラム、第１５ａ図
および第１５ｂ図は、第８図のＩ１０機能機能−ンのデ
ータ交換オペレージ■ンヲ説明するためのタイミングダ
イヤグラム、第１６図は本発明ニよるパスセグレデータ
のクロ、り線図、第１７図はエレメントプロセ、すのク
ロ、り線図。 第１８図は本発明によるパスセグレｒ−タ！レーンヲ利
用した七ルーラアレイデロセ、すのブロック線図である
。 ６　Ｊ’・・・分離可能なアレイプロセ、す、６０・・
・エレメントプロセッサ、６〕・・・アレイプロセ。 す、５８ａ〜５８ｎ・・・モジ２−ル、６３・・・！ロ
セ、サインターフェイス、６６・・・データパス、Ｊ２
・・・コンピュータシステム、１６・・・クロ、クカウ
ンタおよびｒ−ト、ＩＢ・・・シリアルＪ９ラレルコン
パータ、５Ｑ・・アドレスデコーダ、５２・・・コンフ
ィギエレーシ璽ンラ、チ、７４・・・ｒ　−夕交換サブ
システム、７６・・・パスインターフェイス、８６・・
・パ、ファ回路、１ｏ２・・・メモリ論理回路、１１８
・・・メモリレジスタ、１５ｏ・・・極性選択回路、１
７２・・・アキエムレータ論理回路、１８０・・・メモ
リレジスタ、２ｏｏ・・・カウンタ論理回Ｗａｒ、！Ｉ
　ｏ　ｚ　山メモリレジスタ、２２３・・・コンノ譬し
−ターｆｆ回ｉ１５、：４００・・・コントロールプロ
セ、サエニ、ト、３１６・・・機能！レーン・す！七ツ
）、３２０・・・セグリグータ機能！レーン、３３２・
・・噸似アレイ。 出願人代理人　　弁理士　鈴　江　武　彦゛　　１ １９３ υ８０．　　”８１．　　υ８０ｂ　　　υＢｌｂＤＢ
ｏｎＤＢＩ１１Ｆｉｇ　５ｂ　　　　　　　Ｆｉｇ　５
ｃ。　　　　　　　　−−ＬＬ Ｏ口 Ｆｉｇｌ○ Ｆｉｇ１３ １ ｔｌ　ｔ２　　　ｔ３　　１４　　　ｔ５Ｔ６　　　　
　　　“７Ｆ＋ｇ１４ バラＬルテニタ １ １．１．、　　１３↑４　　　　　’５９ 手続補正書（方式） ％式％ ■、事件の表示 特願昭５８−１１２０５号 ２、発明の名称 アレイ４０セツサ装置 ３、補正をする者 事件との関係　　特許出願人 ヒユーズ・エアクラフト・カンノやニー４、代理人 昭和５８年４月２６日

Claims (1)

1. 【特許請求の範囲】 １、１）　　フントロールプロセッサと、ｂ）このコン
   トロールグロ七、す内の複数個のアレイレベルを設計構
   造的に占有する複数個の機能プレーンを有する分離可能
   なアレイプロセッサとを具え、前記機能レベルの各々に
   インターフェイス回路および機能モジュールのアレイを
   設け、前記インターフェイス回路を前記コントロールグ
   ロセ、すに作動的に組み合ぜ、鵬なりたアレイレベル内
   の設計構造的に対応するモゾユールヲ複数個のエレメン
   トグロセツサとして組み合せ、このニレメントゲｐセッ
   サのモノュールｒデータ交換サツシステムによって作動
   的に相互接続することによって前記モ、：）＆−ル間で
   データを伝送し、更に、 Ｃ）前記分離可能なアレイゾロ七、す全体に散在された
   多数の七グリｒ−タ機能！レーンとを具え、このセグリ
   ダータ機能グレーンによって前記独立のアレイレベルを
   設計構造的に占有させ、このセグリダータ機能プレーン
   に；１）前記コントロール！四七、すと作動的に組み合
   わされると共に、繭記機能グレーンインターフェイス回
   路と実質的に同一であるセグリｒ−タ機能！レーンイン
   ターフェイス回路と、 Ｉｆ）　　ｌＩ前記機能プレーンモジュールアレイに設
   計構造的に対応する擬似モゾ、−ルのアレイと、前記七
   グリｒ−タ機能デレーンの前記□ 擬似モジュールの少なくとも１つを前記分離可能なアレ
   イゾロ七、すの前記エレメントゾロセッサと組み合せ、
   この擬似モノ、−ルに作動手段を設けることによって、
   前□記分離可能なアレイグロ・セッサ内の対応する設計
   構造的ロナーシ、ンに対応するデータバスシステムを機
   能的に作用させ、更に、 １ｉｉ）　　前記−似モジ、−ルアレイの作動手段のす
   べてを同時に作動させる選択可能手段とを設け、この選
   択可能手段を前記七グ１Ｊｆｆ−タインターフェイス回
   路に作動的に接続することニヨって、前記コントロール
   ライン、すによって、前記選択可能作動手段を選択する
   と共に、リマインダーから多数の前記機能プレーンモー
   ）ニールアレイを効果的に分離したことを特徴とする分
   離可能なアレイグロ七。 す装置。 ２、ａ）前記セグリｒ−タ機能プレーンを前記分離可能
   なアレイブ四七、す全体に散在させ、これによって前記
   アレイプロセッサの機能プレーンの複数個のサブセット
   を前記セグリｒ−タ機能グレーンによって分離させ、更
   に ｂ）前記機能プレーンインターフェイス回路の各々に、
   前記機能プレーンサブセットの対応する機能プレーンが
   前記フントロールグロ七。 すに共通に応答するような手段を設け、これによって前
   記機能プレーンサブセットを同時に、且つ・譬うレルに
   作動させなことを特徴とする特許請求の範囲第１項記載
   の分離可能なアレイブ３、ａ）更に、前記フン）０−ル
   グロセッサに作動的に接続されると共に選択的に使用可
   能となる多数のスレーブコントロールゾロ七、すを設け
   、 ｂ）前記機能プレーンインターフェイス回路および前記
   セグリｒ−タ機能プレーンインターフェイス回路を、ア
   ドレス、データおよびコントロールラインを含む複合・
   々スによって共通に相互接続し、 ｃ）繭記セグ１３　ｆ−夕機能グレーンに複数個の作動
   手段を設けることにより、前記分離可能なアレイプロセ
   ッサ内の対応する設計構造的ロケーションにおいて前記
   複合パスの各ラインを機能的に作用させ、前記フン）ｐ
   −ルプロセッサおよび前記スレーブ！口セッサを複合・
   々スエクステンシ、ンによって分割された前記複合物□ に独立的且つ作動的に接続し、このエクステンションを
   繭記機能プレーンサブセ、トの独立な１つに組み合せ、
   これによって、前記作動可能な複合パス手段および前記
   作動可能なデータ交換サブシステム手段が作動状態のと
   きに、前記機能！レーンサブセットをこれらに組み合さ
   れ之コントロールプロセッサまなはスレーブコントロー
   ルゾロ七、すに作動的に応答させると共に、前記両手段
   が不作動状態のときに、前記機能グＬ／−ｙ（Ｄすべて
   を前記フントロールゾロセ、すに作動的に応答させたこ
   とを特徴とする特許請求の範囲第２項記載の分離可能な
   アレイプロセッサ装量