JPH0230535B2 - - Google Patents

Description

【発明の詳細な説明】

（発明の技術的背景） 本発明はコンピユータ援助によるデータ分析の
分野に関し、特に二次元構造のデータセツト（一
般に像として称されている）を処理可能な特殊な
コンピユータ、セルーラアレイプロセツサ
（Cellular Array Processor＝CAP）として知ら
れているコンピユータに関するものである。 イメージ（像）を処理する分野では、一般にセ
ルーラアレイプロセツサは、そのアーキテイクチ
ユアが特にイメージ処理のタスクに適しているタ
イプのコンピユータシステムとして良く知られて
いる。特別なデザインは異なつたインプリメンテ
ーシヨン間で実質的に相違するものであるが、セ
ルーラアレイプロセツサの一般的なアーキテイク
チユアは極めて区別出来るものである。代表的な
システムでは、従来のデザイン（設計）のコント
ロールプロセツサによつて制御される特別なアレ
イプロセツサが用いられている。このアレイプロ
セツサを多数の基本的なプロセツサ（elemental
processor）から構成し、この基本的なプロセツ
サは通常のマトリツクス内で個々のセルとして分
散されている（このことによつて記述的名称“セ
ルーラ（＝セル状の）アレイプロセツサ”が起つ
た）。この基本的なプロセツサ（＝エレメントプ
ロセツサ）は本質的に同一なものであり、一般に
は機能―プログラム可能な（function―
programmable）論理回路およびメモリレジスタ
を内蔵するものである。一般に、このプログラム
可能な論理回路は、限られた数の基本的論理およ
び算術機能、例えば“AND”，“OR”，
“INVERT”および“ROTATE”を、コントロ
ールプロセツサによつて与えられたデータに関連
して各々のメモリレジスタ内に記憶されたデータ
について選択的に実行出来る能力を有している。
このコントロールプロセツサを共通の命令バスを
介してエレメントプロセツサに連結させている。
従つて、これらエレメントプロセツサの総ては、
それぞれのメモリレジスタ中に記憶されたデータ
に共通の論理機能で独立的に、しかし同期して動
作するものである（これを、“単一命令、多重デ
ータ動作（Single Instruction，Multiple Data
Operation）、またはSIMD動作”と称する）。 このセルーラアレイプロセツサは特にイメージ
処理応用に好適なものである。その理由は、セル
ーラアレイプロセツサに存在しているメモリレジ
スタによつて、イメージのデイジタル的表示が直
接プロセツサ中に記憶マツプできるからである。
このことによつて、二次元的構造のデータセツト
内でデータの空間的相互関連性が本質的に保保存
されるようになる。このアレイプロセツサによつ
て、所望のイメージの処理用アルゴリズムの実行
に相当するSIMD論理動作の選択されたシーケン
スを実行させるようにすることによつて、イメー
ジ中のあらゆる点におけるデータを本質的に並列
に処理することが可能となる。本来、有効処理速
度（エレメントプロセツサによつて実行される単
位秒当りの命令数と同時に動作するエレメントプ
ロセツサの数との積に相当する）および処理され
るイメージの解像度の両者は追加のエレメントプ
ロセツサを使用することによつて直接的に増大し
得るものである。 コンピユータ援助法によるデータ分析の極く一
般的な分野において、このセルーラアレイプロセ
ツサアーキテイクチユアは比較的最近の開発によ
るものであるが、このアーキテイクチユアを利用
したシステムがかなり多く開発されてきた。これ
らシステムの多くは一般的な応用目的のために特
別に設計したものであり、ほんのいくつかのシス
テムは極めて特殊な応用目的のために設計されて
いる。これら一般応用のシステムについての刊行
物としては、IEEE、Proceedings of the First
Symposium on Computer Architecture，1973
年、第61〜65頁、“DAP−Ａ Distributed
Processor”（S.F.Reddaway著）；米国特許第
3815095号、1974年６月４日発行、“General
Purpose Array Processer”（Aaron H.
Wester）；米国特許第3979728号、1976年９月７
日発行、“Array Processor”（Stewant
Reddaway）；AIAA，Proceedings of the
Computers in Aerospace Conference2，1979
年、第93〜97頁、、（The Massively Parallel
Processor（MPP）System”；および米国特許第
4144566号、1979年３月13日発行、“Parallel
Type Processor with ａ Stacked Auxiliry
Fast Memories”（Claude Timsit）等がある。 一方、いくつかの特殊なシステムに関するもの
としては、米国特許第3701976号、1972年10月31
日発行、“Floating Point Arithmetic Unit for
ａ Parallel Processing Computer（Richord
Shivety）；米国特許第4065808号、1977年12月27
日発行、“Network Computer System”
（Hermann Schomberg）；および米国特許第
4101960号、1978年７月18日発行、“Scientific
Processor”（Richard Stokes）等がある。 これらシステムインプレメンテーシヨンにおい
ては、アレイプロセツサをこれの予期された応用
に合致させるために、極めて異つたエレメントプ
ロセツサの設計が使用されている。主として、こ
れは、その可能な限りの広い応用によるものと利
用し得るサブコンポーネントの均等に広範な変化
によるものである。しかし、これらエレメントプ
ロセツサの共通の特徴としては、高度のコンポー
ネント相互接続が、エレメントプロセツサの処理
速度を最適状態にするために用いられていること
である。 このように高度に最適化されたエレメントプロ
セツサ設計を採用した時の特別な欠点としては、
データ処理の予期された応用における大きな変化
によつて、システム全体のデータ処理能力および
効率を保持するためには、これらエレメントプロ
セツサを大幅に再設計する必要性が生じてしまう
ことである。このことは、以下のような実際上の
事実結果によるものである。即ち、これらサブコ
ンポーネントが余りにも高度に特殊化されてしま
つたことと、相当接続されてしまつた為に、エレ
メントプロセツサのコンポーネント構成の大幅な
交換または拡張が出来なくなつてしまつたことで
ある。 発明の概要 モジユラエレメントプロセツサデザインを利用
したアレイプロセツサアーキテクチユアは、本願
人の同日出願に係る特許明細書“アレイプロセツ
サ装置”に開示されている。 このアレイプロセツサは複数個のモジユラエレ
メントプロセツサから構成される。データ交換サ
ブシステムは各エレメントプロセツサのモジユー
ルを相互接続することによつて、データの伝送を
行なつている。これらモジユールは多数の異つた
機能タイプ、例えばメモリやアキユムレータであ
る。一般に、各モジユールには、入力―プログラ
マブル論理回路およびこれに組み合せをメモリレ
ジスタを有している。アレイプロセツサのモジユ
ールを組み合せたので、エレメントプロセツサは
アーキテクチユア的見地から互いにパラレル関係
となる。従つて、このエレメントプロセツサのデ
ータ交換サブシステムを経てデータの瞬時の伝送
に基いたアレイプロセツサ内のデータの伝送はパ
ラレルとなる。これらモジユールもエレメントプ
ロセツサを横切つて存在する機能プレーンとして
アーキテクチユア的見地から組み合せる。従つ
て、機能プレーンはモジユールのアレイで構成
し、これを独立のエレメントプロセツサに組み合
せる。更に、機能プレーンのモジユールは共通機
能タイプのものである。このことによつて、機能
プレーン内のモジユールのメモリレジスタ内に存
在するような二次元的に構成されたデータセツト
のデータを、これを選択した機能タイプの機能プ
レーンへ連続的に通過させることによつて同一状
態で且つパラレル関係を保ち乍ら処理できる。 コントロールプロセツサを利用してアレイプロ
セツサのオペレーシヨンに命令を与える。これら
プロセツサはアレイ／コントロールプロセツサイ
ンターフエイスによつて相互接続され、これによ
つて、コントロールプロセツサはアレイプロセツ
サの機能プレーンにランダムにアドレス番地付け
られると共に構成するようになる。また、これに
よつてコントロールプロセツサはデータをアレイ
プロセツサ内で交換する。 本発明によれば、制御またはデータ交換のため
に、アレイプロセツサの機能プレーンのあらゆる
数またはサブセツトをリマインダーからダイナミ
ツクに分離する手段を提供できる。このことは、
アレイプロセツサ全体に亘つて多数のセグリゲー
タ機能プレーンを散在させることによつて実現で
き、セグリゲータ機能プレーンをアレイプロセツ
サの機能プレーンの隣接のサブセツト間にアーキ
テクチユア的に位置させる。このセグリゲータ機
能プレーンには、一般に擬似モジユールのアレイ
が設けられており、これはアレイプロセツサの他
の機能プレーンのモジユールアレイに相当し、擬
似モジユールは各エレメントプロセツサの隣接モ
ジユール間に設計構造的（アーキテクチユア的）
に存在する。これら擬似モジユールはスイツチか
ら構成され、これらスイツチを共通に作動させ
て、関連するエレメントプロセツサデータバスラ
インを電気的に切断する。このセグリゲータ機能
プレーンには、共通に作動可能なスイツチの第２
のセツトが設けられ、これによつてアドレスバ
ス、コントロールバス、クロツク、アドレスバア
リドおよびコンフイギユレーシヨンラツチリセツ
トラインを電気的に制御する。更に、共働するス
イツチの第３のセツトをこの機能プレーン内に設
け、コントロールアレイプロセツサを相互接続す
る入力／出力データラインを制御する。 従つて、本発明の利点は、アレイプロセツサを
ダイナミツクに再構成できる点である。これらス
イツチセツトの作動をコントロールプロセツサに
よつて制御するので、アレイプロセツサのオペレ
ーシヨン中に、スイツチセツトのあらゆる組み合
せを選択的に作動または不作動することが可能と
なる。 また、本発明によれば、パラレル接続されたエ
レメントプロセツサの数量を増大することができ
る効果がある。擬似モジユールスイツチセツトの
みを作動させることにによつて、分離されたサブ
セツトの各々内で対応する機能プレーンの同時オ
ペレーシヨンが可能となる。この利点は、大きな
データセツトを処理すべき時には特に有効であ
る。 また本発明によれば、多数の独立のアレイプロ
セツサを効果的に創造することができる。スイツ
チセツトのすべてを作動させると共に、更にアレ
イプロセツサの分離したサブセツトの各各にコン
トロールプロセツサを設けることによつて、各々
のサブセツトの独立的なオペレーシヨンを機能的
に独立なモジユールアレイプロセツサとして行な
える。この利点は、パイプラインデータ処理が要
求される処理応用例に特に効果がある。 また本発明の効果としては、アレイプロセツサ
の速度および信頼性を向上させ乍ら電力消費をか
なり抑えることができる。不作動、または不使用
の機能プレーンの多数の隣接のサブセツトを十分
に分離させることによつて、すべてのデータおよ
びコントロールラインの有効長が減縮され、これ
によつてラインドライブ回路の動的装荷
（dynamic loading）を軽減できる利点がある。 以下図面を参照し乍ら本発明を詳述する。 モジユラアレイプロセツサのアーキテクチユ
アについての全体説明 前述したように、通常のセルーラアレイプロ
セツサ（CAP）システムは２つの基本的要素
より構成されている。即ちアレイプロセツサお
よびこのアレイプロセツサに動作指令を与える
ために使用するコントロールプロセツサより成
つている。本発明によれば、モジユラ
（modular）を有するアレイプロセツサを提供
でき、従つて高度なフレキシビリテイを有する
と共に、CAPシステムで使用するのに特に好
適なアーキテクチユア設計を有している。しか
し、本発明は、実際上、開示されたモジユラア
ーキテクチユアである。従つて、例え本発明を
物理的用語を用いて良好に解説したとしても、
本願発明は特定な物理的実施例から概念的に区
別されなければならない。しかし乍ら、本願発
明の技術的思想を物理的に具現化する姿態が、
米国特許第4275410号（1981年６月23日発行、
Jan Grinberg）の“Three−Dimensionally
Structured Microelectronics Device”および
米国特許第4239312号（1980年12月16日発行、
Jon HMyer）の“Parallel Intercomect for
Planar Arrays”に開示されている（両特許は
本願人に譲渡されている）。 第１図に、本発明のアーキテクチユアの実施
例のアレイプロセツサ６１およびプロセツサイ
ンターフエイス６３が示されている。このアレ
イプロセツサ６１は複数個のエレメントプロセ
ツサ６０（elemental processor）より構成さ
れており、これらエレメントプロセツサ６０は
セルとして通常のＮ×Ｎアレイ中に分布してお
り、これによつてイメージ（像）の画素の分布
にトポロギー的に合致している。即ち、データ
ポイントは二次元的構造になつているデータセ
ツト内に存在している。これは従来のCAPシ
ステム設計となつている。 これらエレメントプロセツサ６０は本質的に
同一なものであり、各プロセツサは共通のデー
タバス６６を利用するデータ交換サブシステム
によつて相互接続される複数個のモジユール５
８より構成される。計算機の設計構造的には、
アレイプロセツサ６１を構成するエレメントプ
ロセツサ６０は３次元空間を占有し、ここでは
モジユール５８が複数のアレイレベルで分布し
ており、これらアレイレベルは互いに並列且つ
上下に重なつている。エレメントプロセツサ６
０はこれらアレイレベルを平行に横切つて延在
しているので、各プロセツサ６０は異つたアレ
イレベルに存在する対応のＮ×Ｎモジユールア
レイ中のモジユールを含んでいる。 これらモジユール５８はこれの設計に基い
て、一般に互いに同類なものである。これらモ
ジユールは、これの関連するエレメントプロセ
ツサ６０内では本質的なユニツトであると共
に、一般にインプツト―プログラマブル論理回
路ならびにこれと密接して組み合せたメモリレ
ジスタより構成されている。この論理回路はビ
ツトシリアル回路を利用することによつて、デ
ータに関する論理動作およびデータ操作動作
（data manipulative operation）を行なつて
いる。このデータは、これの関連するメモリレ
ジスタ中にデータが存在することによつてデー
タ交換サブシステムから受信したものである。
この論理回路を特別にプログラムすることによ
つて、その入力端子に適当な論理信号の組み合
せを確立するので特別な論理動作を行なうこと
ができる。即ち、各プログラマブル入力端子の
特別な論理状態によつて、この論理回路の対応
セクシヨンまたはサブセクシヨンがイネーブル
またはデスイネーブルであるかどうかを決定で
き、これによつてこの論理回路が特別な論理動
作を実行するようになる。 しかしこれらモジユール５８は機能的に異つ
たタイプのもので、基本的に類似の設計ではあ
るが異つたインプツト―プログラマブル論理回
路を有している。この異つた機能タイプには、
メモリ、アキユムレータ、カウンタおよびコン
パレータの機能が含まれている。これらの設計
の例が第６，９，１１および１２図に示されて
おり、以下順次詳述する。実際上、論理回路の
設計が、これらの設計例と矛盾を生じない限り
においては、基本的なデータ操作機能
（datamanipulation function）はエレメント
プロセツサ６０内のモジユール５８として実行
され得るものである。即ち、インプツト―プロ
グラマブル論理回路は； (1) ビツト―シリアル算術のような標準的な論
理設計のものでなければならず、更に (2) データの蓄積および転送を含んだ論理動作
およびデータ操作機能のすべてを提供する必
要があり、これら動作は一般的機能タイプと
矛盾しないものであり、最後に、 (3) 一般にデータ送信器および受信器から構成
されるデータ転送回路を有する必要があり、
この結果、モジユール５８によつてデータ交
換の共通手段を分担しているものである。従
つてこれらモジユールの機能的タイプは上述
した例のみに限定されるものではない。 このようにして、エレメントプロセツサ６
０は複数個のモジユール５８より構成される
もので、これらモジユール５８はそれぞれの
関連するデータ交換サブシステム７４によつ
て相互接続されるものである。複数個のモジ
ユール５８の各々には各機能的なタイプのも
のが多く含まれている。しかし、各エレメン
トプロセツサまたはセルが機能的に同一であ
る必要がある一般のCAPシステム設計を維
持するために、複合エレメントプロセツサ６
０の各々は、モジユール５８の各機能タイプ
の数と同じ数だけ含む必要がある。更に、ア
レイプロセツサ６１に関して、SIMDマシー
ンとして動作するためには（一般のCAPシ
ステム設計を維持し乍ら）、各アレイレベル
に設計構造的に存在するモジユール５８は同
一の機能タイプのものにする必要がある。従
つて、各モジユールアレイによつて機能プレ
ーン（functional plane）が構成され、例え
ばメモリプレーンまたはアキユムレータプレ
ーンがあり、これらはアレイプロセツサ６１
内のエレメントプロセツサ６０と横方向に存
在している。更に、所定の機能プレーンを構
成するモジユール５８を制御の目的のために
共通に動作接続させる必要があり、これによ
つて常に同時に共通の論理機能を実行し、こ
の結果、アレイプロセツサ６１のSIMD作動
を本質的に確立できるようになる。 前述したように、複合（コンポジツト）エ
レメントプロセツサ６０に存在するモジユー
ル５８は原理的には相互接続され、これはデ
ータ交換サブシステムによるデータのインタ
モジユール転送の目的のためである。このサ
ブシステムは、データバス６６と複数個の本
質的に同じデータバスインターフエイス回路
７６ａ〜ｎから構成されており、これらの
各々は関連のモジユール５８（複合エレメン
トプロセツサ６０中の）内に設けられてい
る。実際上、これらバスインターフエイス７
６はそれの対応するインプツト―プログラマ
ブル論理回路のインテグラル―セクシヨンと
なる。 データバス６６は、複合エレメントプロセ
ツサ６０のモジユール５８内に存在するるす
べてのバスインターフエイス７６間の共通の
相互接続である。この共通性のために、あら
ゆる数のモジユール５８を、これらモジユー
ルの設計思想的および電気的に等距離である
ように維持しながら、エレメントプロセツサ
６０内に組み込むことができる。従つて、こ
れらエレメントプロセツサ６０を、その内に
各機能タイプのモジユール５８の適当な数を
組み込むことによつて特別なまたは一般の応
用のために最適に構成することができる。 データ交換サブシステム７４によつて複合
エレメントプロセツサ６０内のあらゆる数の
モジユール５８間にシリアルデータの伝送が
可能となる。共通のデータバス６６にシリア
ルデータを提供するために、少なくとも１個
のバスインターフエイス７６によつて、デー
タがこれの関連するメモリレジスタよりデー
タバス６６に恰もシリアル的（直列的）にシ
フトされたようにデータが伝送されるように
構成しなければならない。２つまたはそれ以
上のモジユール５８によつてこれの関連する
代表的な異つたデータをシリアル的に伝送す
るようにこれらモジユールを構成した場合に
は、このサブシステムは論理積（AND）の
機能を実行するようになる。このことによつ
て、論理０をその時にデータバス６６へ伝送
するので、各々のシリアルデータ中にビツト
コンフリクトが生じることを解決できる。１
個またはそれ以上のモジユール５８によつて
データを受信するために、それぞれ関連する
バスインターフエイス７６によつてシリアル
データをデータバスからそれの関連するイン
プツトプログラマブル論理回路へ伝送するよ
うに構成する必要がある。従つてこのデータ
を関連したメモリレジスタへシリアル的にシ
フトまたはインプツトプログラマブル論理回
路によつて、それからの積をメモリレジスタ
にシフトし乍ら操作することができる。２個
たはそれ以上のモジユール５８でデータを同
時に受信する場合には、このデータを多数の
メモリレジスタに簡単に書込むか、または複
合エレメントプロセツサ６０のあらゆるモジ
ユール機能タイプと一致するように論理作動
させるか、または両方を行なつている。最後
に、データの送信または受信を行なうように
構成されていないモジユール５８をデータバ
ス６６から、有効的に、即機能的に接続を切
り外す必要がある。このことは、これらのバ
スインターフエイス７６によつて連続的に論
理１をバス６６へ伝送するように構成するこ
とによつて達成できる。このことによつて、
このサブシステムはこれのデータコンフリフ
ト（衝突）を解決する能力のために、これら
モジユール５８が能動的にデータを送信した
り、受信したりすることを効果的に回避する
ようになる。従つて、不作動のモジユール５
８は、論理機能的にはそれぞれの関連するデ
ータバス６６に接続されないが電気的に接続
される。 第２図に示したコントロールプロセツサ１
０を第１図に示したプロセツサインターフエ
イス６３によつてアレイプロセツサ６１のモ
ジユール５８に作動的に接続する。このプロ
セツサインターフエイス６３を複数個の個々
のインターフエイス回路４９、例えば第３図
で一例を示したような回路から構成する。こ
のインターフエイス回路４９を各アレイレベ
ルにアーキテクチユア的に存在させ、これを
アドレスデコーダ５０およびコンフイギユレ
ーシヨンラツチ（Configuration Latch）５
２によつて構成し、これらの入力端子をアド
レスバス２０およびコントロールバス２４の
それぞれによつてコントロールプロセツサ１
０に接続している。次に、このコンフイギユ
レーシヨンラツチ５２の出力端子を、これに
対応する機能プレーン、即ち各各のアレイレ
ベルに存在するモジユール５８に含まれてい
るインプツトプログラマブル論理回路のプロ
グラマブル入力端子に接続する。更に詳述す
れば、論理回路の対応するプログラマブル入
力端子をそれぞれ互いに接続し、各々をコン
フイギユレーシヨンバス５６によつてコンフ
イギユレーシヨンラツチ５２の別個の出力端
子に接続する。従つて、コントロールプロセ
ツサ１０によつて予め選択したコントロール
ワードをこれらコンフイギユレーシヨンラツ
チ５２の各々に選択的にアドレスおよび書込
むことができる。このコントロールワードの
各ビツトによつて、対応するインプツトプロ
グラマブル論理回路の共通入力の論理状態を
確立できるので、このコントロールワードに
よつて、それぞれ関連の機能プレーン内に存
在するすべてのモジユール５８の機能構造
（functional Configuration）を規定できる。
従つて、このコントロールプロセツサ１０に
簡単な手段を設けて、これによつてアレイプ
ロセツサ６１内に各機能プレーンを独立して
構成している。 前述したように、アレイプロセツサ６１の
一般的な動作を第２図に示したコントロール
プロセツサ１０によつて行なつている。この
コントロールプロセツサ１０には従来設計の
コンピユータシステム１２が設けられてお
り、これによつてプログラムの蓄積およびシ
ーケンス制御、データの蓄積およびＩ／Ｏデ
ータのバツフア作動、ならびにアレイプロセ
ツサインターフエイス６３のインターフエイ
ス回路４９へのランダムアクセス動作が行わ
れている。 コントロールプロセツサ１０によつて実行
されるプログラムは本質的にイメージ処理ア
ルゴリズムに基くものである。このアルゴリ
ズムは一般に周知なものであり、アレイプロ
セツサ６１に関連して使用し得るものであ
る。これによつて信号の分析およびイメージ
分析のようなタスクを実行することができ
る。この信号の分析にはフーリエ変換および
マトリツクス掛算が含まれており、イメージ
分析にはコントラスト強調、エツジ規定
（edge definition）および物体位置（object
location）が含まれている。各々のアルゴリ
ズムによつて、論理機能の特定のシリーズを
確立し、これは、イメージデータセツト上に
実行される必要があり、所望の情報を抽出す
るためのものである。これら論理機能をアレ
イプロセツサ６１によつて従来のように実行
する。この実行は、このアレイプロセツサ６
１によつてデータセツトを伝送することによ
つて成され、このデータセツトは、一方の機
能プレーンのメモリレジスタ中に予め記憶マ
ツプされたもので、このセツトは所望の機能
タイプの他方の機能プレーンのメモリレジス
タ中に伝送される。これらデータセツト伝送
の継続、またはレベルシフトは、例えばモジ
ユールの異なる機能タイプが最少としても、
実際上、あらゆるイメージ処理アルゴリズム
を実行するために使用できるものである。レ
ベルシフトを実行するために必要な特定のス
テツプが第１３図に示されており、これにつ
いては後述する。 モジユラアレイプロセツサの詳細な説明 Ａ コントロールプロセツサ 第２図に示した一例のように、コントロー
ルプロセツサシステム１０は、アレイプロセ
ツサ６１の作動のために必要なものである。
このプロセツサシステムには、従来の設計、
例えば高速、ビツトスライスシステムのデイ
ジタルコンピユータシステム１２が必然的に
含まれており、これらはAdvanced Micro
Devices AMD2901マイクロプロセツサベー
スシステムによつて代表されるものである。
しかし、本願発明はコントロールプロセツサ
１０の設計を趣旨とするものではなく、コン
トロールプロセツサを含んだ完全なアレイプ
ロセツサシステムを趣旨とするものである。
従つて、このコントロールプロセツサの必要
な種々の能力およびこれら能力を提供するた
めの一般的な手段をこの完全性のために以下
に説明する。 アレイプロセツサ６１を制御するために、
このコントロールプロセツサ１０はアレイ・
プロセツサ・インターフエイス６３とインタ
ーフエイスを確立するために必要なすべての
信号を供給できる能力を有する必要がある。
従つて、このコントロールプロセツサ１０
は、アドレスバス２０にアレイレベル選択ア
ドレスを供給してプロセツサインターフエイ
ス６３のインターフエイス回路４９にランダ
ム的に接近し得るように設計する必要があ
る。アドレスバス２０内の平行ラインの数量
は、10本が好ましく、またはランダム的に選
択出来るアレイレベルの数の底を２とする少
なくとも対数値とすることが望ましい。この
コントロールプロセツサ１０はコントロール
バス２４の長さに関連して16ビツトのコント
ロールワードを供給できる能力を有し、16本
の平行ラインを設けることが好ましいもので
ある。アドレスおよびコントロールワードに
関連してこのコントロールプロセツサ１０に
よつてアドレス有効ライン（address valid
line）２２にアドレス有効信号を供給する必
要がある。これによつて、アドレスおよびそ
れに対応するコントロールワードはそれに関
連したバスで安定していることを表示する。
最後に、このプロセツサによつて、リセツト
ライン２６にコンフイギユレーシヨンラツチ
リセツト信号を供給する必要があり、これに
よつて、プロセツサインターフエイス６３に
存在するすべてのコンフイギユレーシヨンラ
ツチのビツトを不作動状態にリセツトする。 また、このコントロールプロセツサ１０に
よつて安定で、高速（約10MHz位）のシステ
ムクロツク信号（SYS CK）を供給できる
ようにする。標準のクロツク発生器１４を用
いて、必要なSYS CK信号をシステムクロ
ツクライン２８に供給することができる。ま
た更に、これによつて信号をライン３０に供
給することによつて、コンピユータシステム
１２をアレイプロセツサ６１に最終的に同期
させている。 このコントロールプロセツサ１０によつ
て、SYS CKから得たクロツクパルスの予
め選定した数のパルスをアレイプロセツサク
ロク（CK）ライン３８でゲート制御するこ
とが可能となる。このゲート制御作動は、標
準のダウンカウンタ回路およびANDゲート
を含むクロツクカウンタおよびゲート１６を
用いることによつて実現できる。CKパルス
カウント数は、単一方向データバス３２によ
つてクロツクカウンタおよびゲート１６の入
力ラツチに供給される。このクロツクカウン
タおよびゲート１６の動作は、コントロール
ライン３４のダウンカウントイネーブル信号
によつて開始される。これに応答して、クロ
ツクカウンタおよびゲート１６によつて、
SYS CKパルスのCKライン３８への伝送が
SYS CKパルスの予め選定された数をカウ
ントダウンし乍らANDゲートにより実行さ
れるようになる。このカウントダウンが完了
すると、このクロツクカウンタおよびゲート
１６によつて、SYS CKパルスの伝送が停
止すると共に、コンピユータシステム１２に
コントロールライン３６のダウンカウント完
了信号が供給されるようになる。 最後に、コントロールプロセツサシステム
１０によつてデータのシリアル交換（データ
Ｉ／Ｏ）をデータIN／データOUTライン４
６，４８のアレイプロセツサ６１に供給する
必要がある。これは、標準的なシリアル―パ
ラレルおよびパラレル―シリアルコンバータ
１８を使用することによつて実現できる。コ
ンピユータシステム１２に臨時的に記憶され
た、またはバツフア作動されている二次元的
構成のデータセツトからの単一データワード
を、コンバータ１８に並列的に双方向データ
バス４０によつて伝送することができる。16
ビツトの好適なワード長を有する並列データ
ワードをデータOUT（DO）ライン４８を経
てアレイプロセツサ６１に直列的（シリアル
に）伝送する。反対に、アレイプロセツサ６
１に記憶されたデータセツトからシリアルデ
ータワードをデータIN（DI）ライン４６を経
てコンバータ１８へ伝送できる。次にこのデ
ータワードを並列に変換すると共に、データ
バス４０を介してコンピユータシステム１２
へ伝送する。このコンピユータシステム１２
にコントロールライン４２，４４を設置し
て、コンバータ１８のシリアルデータIN，
パラレルデータOUT作動およびパラレルデ
ータワード書込み、シリアルデータOUT作
動をそれぞれ制御する。コンバータ１８によ
るデータのシリアル／パラレル変換は、クロ
ツク信号ライン３８のコンバータ１８へクロ
ツクカウンタおよびゲート１６によつて供給
されたCKパルスに応答すると共にこれに同
期するものである。このCKパルスもまたア
レイプロセツサ６１に同時に与えられるもの
である。従つて、クロツクダウンカウント数
によつて、コントロールプロセツサ１０とア
レイプロセツサ６１間で交換されるべきデー
タのワード長を直接的に決定できる。第３図
で示したように、CK，DIおよびDOライン
３８，４６，４８を各々のインターフエイス
回路４９を経て通過させると共に、それに対
応するアレイレベルの機能プレーンを利用可
能とすることができる。 Ｂ アレイプロセツサ 前述したように、アレイプロセツサ６１は
複数個のエレメントプロセツサ６０から構成
されており、このエレメントプロセツサ６０
は、数種の異つた機能タイプの複数個のモジ
ユール５８から構成される。モジユール５８
が組み合されているので、この結果、エレメ
ントプロセツサ６０は概念的に並列であり、
これによつてアレイプロセツサ６１内のデー
タの流れは並列となる。各エレメントプロセ
ツサ６０のモジユール５８は、これに関連し
たデータ交換サブシステムの単一データバス
６６によつてのみ相互接続されるので、この
内部におけるデータの流れは正確にビツト―
シリアルとして表現できる。しかし、このデ
ータの流れをワード―パラレルとして表現す
ることもできる。その理由は、パラレルエレ
メントプロセツサ６０の共通および同時の作
動のためである。このワード―パラレルおよ
びビツト―シリアル動作によつてアレイプロ
セツサ６１が全体のイメージを一度に効果的
に処理できるようになる。更にまた、このタ
イプの動作によつて、かなり簡単なシリアル
算術回路を使用でき、これによつてモジユー
ルの種々の機能タイプの論理回路の実行が可
能となる。 動作を共通のワード―パラレル、ビツト―
シリアルモードで行なうために、これらモジ
ユール５８に更にエレメントプロセツサ６０
を横切る機能プレーンとして組み合せ、各プ
レーンをアレイプロセツサ６１のアレイレブ
ルに存在するモジユール５８の共通の機能タ
イプから構成する。このことによつて、数種
類のタイプのモジユール５８によつてメモ
リ、アキユムレータ、カウンタおよびコンパ
レータとしてこのような機能プレーンが与え
られるようになる。 Ｃ プロセツサインターフエイス コントロールプロセツサ１０は、それと関
連したインターフエイス回路４９の１つによ
つて機能プレーンの各々と作動的に組み合わ
され、この回路４９には第１図で示したよう
なプロセツサインターフエイス６３が設けら
れている。第３図を参照すると、各インター
フエイス回路４９は、シングル、好適には16
ビツトワイドと、ワードパラレルデータラツ
チ５２とこれと組み合せたアドレスデコーダ
５０より構成されている。アドレスデコーダ
５０のアドレスおよびアドレス有効入力なら
びに、コンフイギユレーシヨンラツチ５２の
データおよびラツチリセツト入力を、プロセ
ツサインターフエイス６３のインターフエイ
ス回路４９の対応する入力と共に、アドレス
バス２０、アドレス有効ライン２２、コント
ロールバス２４およびコンフイギユレーシヨ
ンラツチリセツトライン２６のパラレルライ
ンにそれぞれ接続する。各アドレスデコーダ
５０もまたこれに関連したコンフイギユレー
シヨンラツチ５２にラツチイネーブルライン
５４に動作的に接続する。このようにして得
られたコンフイギユレーシヨンラツチ５２の
データ出力によつて複数のコンフイギユレー
シヨンバス５６が構成され、これらバスの
各々がアレイプロセツサ６１の独立の機能プ
レーンと動作的に組み合わわされるようにな
る。 ここでプロセツサインターフエイス６３の
動作を考えると、ここに存在する各アドレス
デコーダ５０は特定のアレイレベル選択アド
レスに応答するようになり、このアドレスは
アドレスバス２０のコントロールプロセツサ
１０によつて与えられるものである。従つ
て、アドレスデコーダ５０によつて、アドレ
ス有効ライン２２にアドレス有効信号が存在
する場合にアドレスバス２０にこれに対応す
るアドレスを検出した時、特定のインターフ
エイス回路４９の動作が開始するようにな
る。この時点において、アドレスデコーダ５
０によつてラツチイネネーブル信号がラツチ
イネーブルライン５４に発生される。これに
応答して、コンフイギユレーシヨンラツチ５
２は、アレイレベル選択アドレスに関連して
コントロールプロセツサ１０によつて得られ
たコントロールロードでラツチされる。従つ
て、その時にコントロールバス２４に現われ
る。一旦ラツチされると、このコントロール
ワードの関連したビツトによつて、コンフイ
ギユレーシヨンバス５６の独立のパラレルラ
インに現われた信号の論理状態を確立するよ
うになる。このラツチ５２に存在しているよ
うなコントロールワードは、新しいコントロ
ールワードがこのラツチ５２にアドレスされ
るか、またはコンフイギユレーシヨンラツチ
リセツト信号がリセツトライン２６で受信さ
れるまで安定に保たれるようになる。 Ｄ メモリ機能プレーン 特定のモジユール５８の機能タイプおよび
これに対応する機能プレーンは、これのイン
プツト―プログラマブル論理回路の特定な設
計によつて決定される。第６図に示したの
は、メモリタイプインプツトプログラマブル
論理回路である。種々のプログラマブルイン
プツトがこれらの機能の定義と共に表に載
つている。 このメモリモジユールは２つの主要機能を
有するように設計されている。第１のもの
は、二次元的構造を成すデータセツトから単
一データワードの蓄積用に設けられている。
これによつて、全体のイメージがメモリ機能
プレーン中に直接的にマツプされ得るように
なり、これによつてこれの構成要素データワ
ードの空間的相互関係が本質的に保存される
ようになる。一方、第２のものは、このデー
タワードを隣接のエレメントプロセツサの対
応するメモリモジユールに縦方向の伝送が行
なわれるようになる。換言すれば、それの機
能プレーン内における４個の相隣接するモジ
ユールの内の１個に伝送されるようになる。
この機能を、メモリ機能プレーン全体の見地
から考えた場合、これによつて全体のイメー
ジが、プレーン内の４つの直交方向のいずれ
か１つに縦方向に、イメージの空間的完全性
を失わずに縦方向にシフトできるようにな
る。従つて、メモリ論理回路によるこれら機
能を与え得る能力について以下に説明する。 第６図に示すように、メモリ論理回路１０
２の中心部材はメモリレジスタ１１８であ
り、好適には16ビツト長を有するものであ
る。ANDゲート１２０のCLKプログラマブ
ル入力端子にクロツクイネーブル信号を供給
した場合、この信号によつてクロツクパルス
の予め選択された数を（CKライン３８のコ
ントロールプロセツサ１０によつて得られた
ように）、メモリレジスタ１１８に供給でき
るようになる。供給されたクロツクパルスの
各々によつて、メモリレジスタ１１８に含ま
れているデータを１ビツトだけ右へシフト
し、これによつてメモリレジスタ１１８へお
よびからのデータのシリアル伝送が可能とな
る。従つて、CKパルスが印加されると、
MSBプログラマブル入力端子１２５の論理
状態に依存して、メモリレジスタ１１８の最
上位ビツト（MSB）または最下位ビツト
（LSB）からのシリアルデータがデータセレ
クタ回路１２６を経て相隣接の出力ライン１
０４へ伝送されるようになる。従つて、この
シリアルデータをこれの関連する機能プレー
ン内の相隣接するメモリモジユールの各々に
用いることが可能となる。最も近い隣接の出
力ライン１０４のデータも極性選択回路
（Polarity Selection Circuit）に供給でき、
この回路ではデータの極性を、POLプログ
ラマブル入力端子１４８の論理状態に従つて
反転または非反転させている。 次にこれらのデータをデータライン８２を
経てメモリモジユールのデータバスインター
フエイス回路７６のデータ送信器セクシヨン
へ供給する。ここで、このデータをＯプログ
ラマブル入力ライン８４上の出力イネーブル
信号とNORゲート８０によつて合成するよ
うにする。このことによつて、このデータま
たは論理１がデータバスライン６６上のオー
プンコレクタ出力バツフア８６によつてバツ
フア処理されるようになる。その結果、これ
の関係するエレメントプロセツサ６０の他の
モジユール５８が利用可能となる。ここで、
このモジユール論理回路を実行するために、
標準的なオープンコレクタ、接地エミツタバ
イポーラ出力バツフア（第５ｂ図に示したよ
うな）やオープンドレイン、接地ソース
FET出力バツフア（第５ｃ図に示したよう
な）を使用する論理フアミリによつて使用で
きる。

【表】
ジシヨンデータの再循環可能

【表】 エストデータ
ユールからデータの受信可能

【表】
るポジシヨンから右側へシフ

ト；エツジ感度、不作動の時low
データはまた、CKパルスを供給した時に
それのMSBポジシヨンを介してメモリレジ
スタ１１８中にシリアル的に入力することも
できる。この入力データをマルチプル入力
NANDゲート１２６によつて、多数の異つ
たソースからのデータの積として供給する。
このようなソースの１つとしては、データバ
スインターフエイス回路７６のデータ受信セ
クシヨンである。ここで、論理NANDゲー
ト８８を用いて、プログラマブル入力ライ
ン９２に現われているデータ入力イネーブル
信号とデータバス６６に現われているデータ
と組み合せる。これによつて、データ入力イ
ネーブル信号の論理状態に依存して、受信し
たシリアルデータまたは論理１をそれの入力
ライン９３を経てNANDゲート１２６へ供
給する。 データの他の１つのソースはメモリレジス
タ１１８それ自身である。このレジスタから
最も近傍の隣接するデータ出力ライン１０４
へのデータ出力をNANDゲート１２８の
RECプログラマブル入力１３０として供給
したような再循環イネーブル信号と組み合せ
る。これによつて、このメモリ１１８の出力
から再循環された反転データまたはNAND
ゲート１２６の論理１をそれの入力ライン１
２９を経て供給できるようになる。 データの残りのソースは４つの最も近傍の
メモリモジユールである。この場合、最も近
傍で隣接のデータ出力ライン１０６，１０
８，１１０，１１２に現われたデータを、論
理NANDゲート１３２，１３６，１４０，
１４４のそれぞれのSI，WI，NI，EIプログ
ラマブル入力１３４，１３８，１４２，１４
６の対応する入力イネーブル信号に組み合せ
る。最も近傍の隣接モジユールからの反転デ
ータまたは論理１を入力信号としてNAND
ゲート１２６へ供給できる。 アレイプロセツサ６１の横断面（これのエ
レメントプロセツサ６０を横切つている）と
して概念的に導入されたメモリ機能プレーン
１００が第７図に図示されている。メモリ入
力―プログラマブル論理回路１０２を含むモ
ジユール５８をＮ×Ｎアレイとして分布させ
て表示する。メモリ機能プレーン１００の論
理回路１０２を、シリアルデータの双方向伝
送のために、それの４つの隣接した組の各々
と相互接続する。機能プレーン１００のコー
ナーモジユール１０２_1,1を考察すると、これ
によつてデータが、最も近接の隣のデータ出
力ライン１０４により隣のモジユール１０２
_１，２１０２_1,oおよび１０２_o,1に供給されるよう
になる。このコーナーモジユール１０２_1,1は
またそれの隣接組モジユールの各々からそれ
ぞれの隣接データ出力ライン１０８，１１
２，１１０，１０６によつてデータを受信す
る。この結果、図より明らかなように、最も
近接の隣接の相互接続によつて、メモリ機能
プレーン１００のモジユールアレイの周りを
包囲するので、Ｎ×Ｎアレイのどのエツジ境
界においてデータの紛失が起らない。 制御の目的のため、これらモジユール１０
２を、メモリ機能プレーン１００に対応する
インターフエイス回路４９のコンフイギユレ
ーシヨンバス５６を共通に接続する。モジユ
ール入力−プログラマブル論理回路１０２の
プログラマブル入力を接続するので、バス５
６のパラレルラインの各々を所定タイプのプ
ログラマブル入力のすべてに共通に接続す
る。従つて、メモリ機能プレーン１００に存
在するモジユール入力−プログラマブル論理
回路１０２の総ての回路は、常に互いに動作
的に同一であるよう構成されるようになる。
その理由は、これらのプログラマブル入力の
論理状態は、これの対応するプロセツサイン
ターフエイス回路４９のデータラツチ５２に
存在する制御ワードによつて共通に確立され
るからである。 最後に、クロツクカウンタおよびコントロ
ールプロセツサ１０のゲート１６によつて発
生されたクロツクパルスが入力−プログラマ
ブル論理回路へクロツクライン３８によつて
供給されるようになる。 Ｅ Ｉ／Ｏ機能プレーン 第８図に示したように、Ｉ／Ｏ機能プレー
ン１５２はメモリ機能プレーンと本質的には
同じものでありこれを変更して、コントロー
ルプロセツサ１０でデータのシリアル交換を
可能としたものである。表は、このＩ／Ｏ
機能プレーンによつて要求される種々の入力
および出力のリストおよび機能の説明であ
る。

【表】
の間で双方向のデータのシリアル伝送可能

【表】

【表】 送用の双方向
のシリアルデータバス
このＩ／Ｏ機能プレーン１５２はメモリ機
能プレーン１００と実質的に同一である。し
かし、両者の相違は、Ｉ／Ｏ機能プレーン１
５２にはシリアルデータレシーバ／セレクタ
１５４が含まれており、これによつて、DO
ライン４８のコントロールプロセツサ１０に
よつて供給されたデータと、メモリモジユー
ル１０２_1,oの近傍の隣接データOutライン１
１２のこのモジユールによつて供給されたデ
ータとの間での選択を行なつている。それぞ
れのソースからのデータをライン１１２′内
のイーストデータ上のメモリ論理回路１０２
_１，１へ供給する。データのこれら２つのソース
間の選択は、EXIOプログラマブル入力１５
６に存在する外部Ｉ／Ｏ信号に依存する。
Ｉ／Ｏ機能プレーン１５２にはシリアルデー
タ送信回路１５５が設けられている。この回
路はバスインターフエイス回路７６のデータ
伝送部分に機能的に等しいものである。メモ
リ論理回路１０２_o,oの最も近傍の隣接のデー
タOutライン１６０によつてデータをデータ
送信回路１５５へ供給する。このデータを
EXIOプログラマブル入力ライン１５６の外
部Ｉ／Ｏ信号と一緒にNORゲート８０によ
つて組み合せると共に、オープンコレクタバ
ツフア回路８６によつてDIライン４６にバ
ツフア制御する。このデータバスインターフ
エイス回路７６の動作と同様に、最も近傍の
隣接データOutライン１６０のデータまたは
論理１を送信し、この選択はEXIO信号の論
理状態に依存するものである。従つて、プロ
グラマブル入力１５６のEXIO信号が論理０
の場合には、データレシーバ／セレクタ回路
１５４によつて最も近傍の隣接データOutラ
イン１１２からのデータを頂部列の隅のメモ
リ論理回路１０２_1,1に供給する一方、データ
送信回路１５５によつて論理１をDIライン
４６に伝送する。このような構成（コンフイ
ギユレーシヨン）において、このＩ／Ｏ機能
プレーンは、メモリ機能プレーン１８０と動
作的に同一となる。これとは逆になつた場
合、即ち、EXIO信号が論理１の場合、デー
タレシーバ／セレクタ１５４によつて、頂部
列の隅のメモリ論理回路１０２_1,1にコントロ
ールプロセツサ１０から得たデータをDOラ
イン４８を経て供給し、他方、データ送信回
路１５５によつて、頂部列の隅のメモリ論理
回路１０２_o,oの最も近傍の隣接データOutラ
イン１６０からデータをシリアルに送信する
（DIライン４６を介してコントロールプロセ
ツサ１０へ）。 Ｆ アキユムレータ機能プレーン アキユムレータ機能プレーンのモジユール
５８の各々は、第９図で示したようなアキユ
ムレータタイプの入力−プログラマブルプレ
ーン回路１７２が含まれている。表には、
アキユムレータ論理回路１７２のプログラマ
ブル入力およびアキユムレータ機能プレーン
のリストおよび機能が載つている。

【表】

【表】

【表】
るポジシヨンから右側へシフ

ト；エツジ感度、不作動の時low
このアキユムレータモジユールは２つのデ
ータワードのシリアル的合計およびその結果
を記憶するように設計されている。従つて、
第９図で示すように、このアキユムレータ論
理回路１７２は、例えば16ビツト長のメモリ
レジスタ１８０および桁上げ回路付きの１ビ
ツト全加算器１８２から実質的に構成されて
いる。メモリ論理回路１０２のように、
NANDゲート１８４を用いて、CKライン３
８に供給されたようなクロツクカウンタおよ
びゲート１６により発生したクロツクパルス
をCLKプログラマブル入力１８６のクロツ
クイネーブル信号と組み合せ、これによつ
て、クロツクパルスをメモリレジスタ１８０
へ選択的に供給することができる。各クロツ
クパルスが供給されると、メモリレジスタ１
８０はシリアルシフトレジスタとして作用
し、この中に含まれたデータを１ビツト右側
へシフトする。データをこのメモリレジスタ
１８０からデータセレクタ回路１７４を経て
データバスインターフエイス回路７６へ出力
する。このデータセレクタ回路１７４は通常
の設計のものであり、出力データを最上位ビ
ツトまたは最下位ビツトのメモリレジスタ１
８０から出力データを、MSBプログラマブ
ル入力ライン１７６の最上位ビツト信号の論
理状態に依存してデータ出力ライン１７５へ
選択的に伝送するようになる。データセレク
タ出力ライン１７５に存在するデータのデー
タバス６６への伝送は、バスインターフエイ
ス回路のＯプログラマブル入力８４に存在す
る出力信号に依存するものである。このデー
タを再循環NANDゲート１７８を経て最後
にメモリレジスタ１８０へ再循環することも
でき、これはRECプログラマブル入力１７
７に存在する再循環信号の論理状態に依存し
て行なわれるものである。桁上げ付き１ビツ
ト全加算器１８８は、１ビツト全加算器１８
８および１ビツト桁上げラツチとして作用す
る適当に接続されたフリツプフロツプ１９０
とから構成されている。この桁上げ付き１ビ
ツト全加算器１８２は、メモリレジスタ１８
０へ再循環されるデータおよびバスインター
フエイス７６によつて供給されたデータバス
ライン６６からの入力データの一方または両
方を受信するようになる。このデータの和ま
たは差を桁上げ付き１ビツト全加算器１８２
の外へ同期的にクロツク作動させると共にメ
モリレジスタ１８０へクロツク作動させる。
この和または差は、データの累積に先立つて
ADDまたはSUB信号がそれぞれの対応する
プログラマブル入力１９２，１９３に存在し
ているかどうか、および入力データが「導」
であるか「反転」であるかによつて決められ
る。 次に、２つのデータワードの和を取るため
には２段階の手順が必要であることが明らか
である。まず第１のステツプは第１データワ
ードをバスインターフエイス７６からメモリ
レジスタ１８０へシリアル的に加算すること
である。このことは、使用禁止された
（disabled）メモリレジスタ１８に予め存在
しているデータの再循環によつて成される。
次に第２データワードをバスインターフエイ
ス７６からシリアル的に入力させる。これと
同時に、第１データワードをメモリレジスタ
１８０から再循環させ、両データワードを同
期させて桁上げ付き１ビツト全加算器へ供給
する。次に、結果として得られる合計を同期
させてメモリレジスタ１８０へシフトさせ
る。この和は従つて、追加データワードと加
算できるようになるか、またはこれの対応す
るエレメントプロセツサ６０内のもう１つの
モジユール５８へシリアル的に伝送できるよ
うになる。 第１０図に示すのは、Ｎ×Ｎアレイのアキ
ユムレータモジユール１６８から成るアキユ
ムレータ機能プレーン１６６であり、これに
はアキユムレータ入力−プログラマブル論理
回路１７２が含まれている。メモリおよび
Ｉ／Ｏ機能プレーン内のように、このアキユ
ムレータモジユール１６８はコンフイギユレ
ーシヨンバス５６によつてそれぞれ対応する
プロセツサインターフエイス回路４９に共通
に接続されている。従つて、このアキユムレ
ータ論理回路１７２の対応するプログラマブ
ル入力端子は一緒に共通接続されると共に、
更にコンフイギユレーシヨンバス５６の関連
のパラレルラインに接続される。このことに
よつて、コントロールプロセツサ１０によつ
て選択され、コンフイギユレーシヨンラツチ
５６へ書込れたように、コントロールワード
はアキユムレータ回路１７２のプログラマブ
ル入力の各々の論理状態を確立することがで
きるようになる。従つて、コントロールプロ
セツサ１０によつて直接選択されるように、
アキユムレータ機能プレーン１６６中のアキ
ユムレータ論理回路１７２の共通のコンフイ
ギユレーシヨン（構成）が存在するようにな
る。コントロールプロセツサ１０のクロツク
カウンタおよびゲート１６によつて発生させ
たようなクロツクパルスの予め選択した数を
アキユムレータモジユール１６８およびその
内に含まれている論理回路１７２へクロツク
ライン３８によつて供給する。 Ｇ カウンタ機能プレーン 第１１図はカウンタ入力―プログラマブル
論理回路を示す。このプログラマブル入力お
よびこれの対応するカウンタ機能プレーンの
リストおよび機能についての説明をを第表
に示す。

【表】

【表】
るポジシヨンから右側へシフ

ト；エツジ感度、不作動の時low
カウンタ論理回路２００はデータバス６６
に現われるデータのビツト合計（bit−sum）
を作るように設計されている。従つて、カウ
ンタ論理回路２００は、標準的な５段の二進
カウンタ２０４および対応する５ビツトのメ
モリレジスタ２０２より実質的に構成され
る。動作中、データはこの二進カウンタ２０
４の第１段によつてデータバス６６からバス
インターフエイス回路７６を経て受信され
る。このバスインターフエイス回路７６の受
信セクシヨンは、データバス６６からのデー
タビツトの受信の前には使用可能（enable）
となり、受信の後では使用不可能（disable）
となる。受信した論理１データビツトによつ
て二進カウンタ２０４の第１段をクロツク作
動させ、論理０を受信すると、この二進カウ
ンタには何も影響を与えない。従つて、二進
カウンタ２０４はデータバス６６に順次現わ
れる論理１データビツトの数を計数するの
で、これによつて１ビツトの全加算器として
機能するようになる。この二進カウンタ２０
４の出力端子から連続的に得られるこの二進
計数は、SETププログラマブル入力２１０
にパラレルデータセツト信号を供給すること
によつて、パラレル入力―シリアル出力タイ
プのメモリレジスタ２０２へパラレルに伝送
することが可能となる。次に、この計数を最
下位ビツトを最初に、メモリレジスタ２０２
から外部のバスインターフエイス回路７６の
送信器部分へシフトでき、これは、CLKプ
ログラマブル入力２０６のクロツクイネーブ
ル信号によつて使用可能となるように、CK
ライン３８のクロツクパルスの供給に応答し
て行われる。この二進カウンタ２０４をＲプ
ログラマブル入力２０８のリセツト信号の供
給によつていつでもクリヤにすることができ
る。制御の目的のために、カウンタ機能プレ
ーンとしてカウンタ論理回路２００の相互接
続を、アキユムレータ機能プレーン１６６中
のアキユムレータ論理回路１７２の相互接続
に厳格に類似させる。カウンタ論理回路２０
０の対応するプログラマブル入力をそれぞれ
一緒に接続すると共に、更にこれの対応する
コンフイギユレーシヨンバス５６のパラレル
ラインに接続する。従つて、カウンタ機能プ
レーンのカウンタ論理回路２００の動作は両
方共通で且つ同期するものである。 Ｈ コンパレータ機能プレーン 第１２図に示したのはコンパレータ入力―
プログラマブル論理回路２１６である。表
は、プログラマブル入力とそれに対応する機
能プレーンのリストおよび機能について記載
している。

【表】

【表】
るポジシヨンから右側へシフ

ト；エツジ感度、不作動の時low
このコントパレータ論理回路２１６は２つ
のデータワードを比較するのに３段階の手順
を採用している。第１ステツプとして、デー
タワードをバスインターフエイス回路７６に
よつてデータバス６６から受信し、これをメ
モリレジスタ２１８へ入力している。この作
動は以下のように実行されている。即ち、
CKLプログラマブル入力２２２のクロツク
イネーブル信号によつてNANDゲート２２
０を経て供給されたようにクロツクパルスの
供給に反応して、メモリレジスタ２１８の最
上位ビツトポジシヨンを経てデータワード中
にシリアル的にシフトさせることによつて実
行している。このステツプは、メモリレジス
タ２１８中に予め存在するデータの再循環を
行なうことなく実行される。即ち、論理０を
RECプログラマブル入力２２６に供給し、
これによつてデータの再循環を不可能にす
る。第２のステツプは、メモリレジスタ２１
８に現在存在しているデータをデータバス６
６を越えて論理回路２１６にシリアル的に設
けた第２データワードと実際に比較させるも
のである。これら２つのデータワードを最下
位ビツトを最初に、シリアル的に且つ同期的
にコンパレータサブ回路２２３の対応する入
力端子に供給する。第１データワードをメモ
リレジスタ２１８に存在するデータワードの
再循環によつてコンパレータサブ回路２２３
のＡ入力に供給する。第２データワードをデ
ータバス６６からコンパレータサブ回路２２
３のＢ入力にコンパレータNANDゲート２
２９によつて直接伝送する。このNANDゲ
ート２２９はそれのCMPプログラマブル入
力２２８の比較可能信号によつて作動するよ
うになる。これら２つのデータワードをシリ
アル的に供給するので、このコンパレータサ
ブ回路２２３によつてこれらの対応するビツ
トを比較し、この比較の累積結果をコンパレ
ータ状態出力ラツチ２２４によつて累積す
る。即ち、このコンパレータ状態出力ラツチ
２２４から３つの出力；以上、以下、および
同等の出力が発生され、これらは２つのデー
タワードの比較の状態を連続的に反映するも
のである。このコンパレータ状態出力ラツチ
２２４の３つの出力をラツチするので、これ
によつて累積比較の状態をＲプログラマブル
入力２３６にリセツト信号を供給してリセツ
トするまで保持している。実際上、両データ
ワードの最上位ビツトを比較完了したときに
第２ステツプ、即ちシリアル比較が終了した
ことになる。次に、この比較ステツプの第３
および最後のステツプは、比較状態出力ラツ
チ２２４の出力信号の特定の比較状態をテス
トすることである。このテストを実行するた
めに、ラツチ２２４の出力のそれぞれを３つ
のNANDゲート２３１，２３３，２３５に
接続する。３つのNANDゲートの出力を、
トリプル入力NANDゲート３３８によつて
組み合せ、これの出力信号をバスフエイス回
路７６に供給する。これらゲート２３１，２
３３，２３５の各々にはプログラマブル入力
Ｇ，ＬおよびＥが設けられており、これを用
いることによつて、例えばＡ＞ＢまたはＡ≧
Ｂのように、コンパレータ状態出力ラツチの
状態の組み合せを選択的にテストすることが
できる。この結果、これら２つのデータワー
ド間での比較の結果が、第１が第２より大き
いものであるらば、第２ステツプの手順に従
い、コンパレータ状態出力ラツチの出力Ａ＞
Ｂは論理１となる。更に、以上および等しい
信号がＧおよびＥのプログラマブル入力２３
０，２３４のそれぞれに第３ステツプ手順中
に供給されるならば、トリプル入力NAND
ゲート２３８によつて論理１がバスインター
フエイス回路７６に伝送され、これは、比較
の結果が、第１データワードは第２データワ
ードより大きいかまたは等しかつたかを表示
するものである。 前述のカウンタ機能プレーンと同様に、制
御の目的のために、コンパレータ機能プレー
ンのコンパレータ論理回路２１６の相互接続
をアキユムレータプレーン１６６のアキユム
レータ論理回路１７２の相互接続と厳密に類
似させる必要がある。このコンパレータ論理
回路２１６の対応するプログラマブル入力の
それぞれを互いに接続すると共に、これをこ
れらの対応するコンフイギユレーシヨンバス
５６のパラレルラインに接続する。従つて、
コンパレータ機能プレーンのコンパレータ論
理回路２１６の動作は本質的に両方共、共通
であると共に同期したものである。 データ交換サブシステム すでに説明したように、第５ａ図で示した
ように、データ交換サブシステムによつて、
モジユール５８がこれの関連した複合エレメ
ントプロセツサ６０以内でデータをデータバ
ス６６に同期的に送信またはこのバスから受
信し得るように作動する。またこのデータ交
換サブシステムによつて、データバス６６か
ら不作動状態のモジユールを機能的にその接
続を解除することもできる。この機能を実行
するために、このデータバスサブシステム７
４には、データバス６６、抵抗性負荷７８、
多数のデータ受信器（これは現われているデ
ータ信号の論理状態を検知するために、デー
タバス６６に動作的に接続されている）およ
びデータバス６６に動作的に接続された多数
のデータ送信器が設けられている。エレメン
トプロセツサ６０のモジユール５８を相互接
続するためにデータ交換サブシステムを使用
する場合には、これらデータ送信器および受
信器を対と成し、これによつて同一のデータ
バスインターフエイス回路７６ａ−ｎ（複数
個）を構成することができ、これの各々は複
合エレメントプロセツサ６０の対応するモジ
ユールに存在するようになる。低抗性負荷７
８は抵抗器、若しくは抵抗を滞びるように接
続したFETであり、これを電気的導電性バ
スライン６６および電圧源（図示せず）との
間に接続し、これの電位を十分に保持してデ
ータバス６６を論理１状態に維持するように
する。 バスインターフエイス回路７６および、従
つてデータ送信器および受信器の好適な設計
をメモリ入力―プログラマブル論理回路１０
２、前述のセクシヨンＤに関連して説明す
る。 これらの本質的な特徴は、以下の通りであ
る。(1)バスインターフエイス回路７６の送信
器部分のデータ出力バツフア８６は第５ｂ−
ｃ図で示すようなオープンコレクタ設計のも
のである。(2)出力イネーブル信号をＯプログ
ラマブル入力８４に供給すると、データライ
ン８２のバスインターフエイス回路７６に供
給されたデータをデータバス６６に送信す
る。(3)出力イネーブル信号をＯプログラマブ
ル入力８４から引込むと、このバスインター
フエイス回路によつて論理１を発生させると
共にこれをデータバス６６に継続して送信す
るようになる。(4)入力イネーブル信号をプ
ログラマブル入力９２に供給すると、データ
をデータバス６６から受信すると共に、これ
をデータライン９３で利用可能となる。 これら明らかなように、データを送信する
場合には、各バスインターフエイス回路７６
はデータバスの論理状態を論理０状態に強制
させるだけの能力しか有しないようになる。
従つて、バスインターフエイス回路７６ａ−
ｎのすべてによつて論理１を送信している時
のみ、データとしてまたは、データバス６６
からそれぞれに対応したモジユールを機能的
に接続を解除して、データバス６６の論理状
態を論理１となる。これと反対に、どのバス
インターフエイス回路からも論理０を送信す
るならば、データバス６６は論理０の状態と
なる。従つて、データ交換サブシステムによ
つて、すべてのデータの結線されたANDが
データバス６６を経てデータ受信用に構成さ
れたバスインターフエイス回路７６へ伝送さ
れるようになる。従つて、伝送されるデータ
における衝突が論理ANDルールの一貫した
応用によつて回避されるようになる。このこ
とによる所望の結果としては、これによつて
データが機能プレーン間で伝送される時はい
つでもアレイプロセツサ６６によるデータ依
存処理が行なわれることである。即ち、この
アレイプロセツサ６１のデータ交換サブシス
テムの衝突解決能力を、２つまたはそれ以上
のイメージを機能プレーン間で同時に伝送す
ることによつて意図的に包含させることがで
きる。データ交換サブシステムの各々によつ
て伝送された実際のデータはエレメントプロ
セツサ６０の伝送されるモジユール５８に含
まれたそれぞれのデータに本質的に依存する
ものである。従つて、このアレイプロセツサ
６１には、マスキングに依存したデータ操作
を実行する能力があり、この操作では結果と
して得られるイメージは、２つまたはそれ以
上のイメージ中に存在するそれぞれのデータ
に直接依存するものである。この特徴につい
ては、更に以下のセクシヨン（Ｅ）で説明
する。 入力―プログラマブル論理回路をこれの関
連するデータバス６６へ接続するためのバス
インターフエイス７６の通常の使用によつ
て、実際上、エレメントプロセツサ６０の全
体の複雑さ、およびこの為、全体のアレイプ
ロセツサ６１の複雑さを減少できる。このこ
とによつて、もし互いに全体的に見て独立し
たものでなければ、論理回路を設計および実
行でき、入力のプログラム設計条件、ビツト
―シリアル演算およびデータ操作およびバス
インターフエイス７６の利用の要件のみに無
理がある。シングルデータバス６６を経て、
エレメントプロセツサのモジユールの共通の
相互接続（これは、先行技術の“セル”エレ
メントプロセツサの高度に相互接続されたサ
ブコンポーネントに相当するものである）を
設けることによつて、エレメントプロセツサ
６０のアーキテクチユアを簡単にすることが
できる。 このデータ交換サブシステムによつてエレ
メントプロセツサ６０のアーキテクチユアの
交替または発展を簡潔に行なうこともでき
る。各モジユール５８はシングルデータライ
ン９０を介してそれの関連するデータバス６
６に接続し、これはデータ送信器および受信
器（これのバスインターフエイス７６の）と
共通であるので、このモジユール５８を、こ
れらのデータライン９０をデータバス６６か
ら接続または適当に接続を解除することによ
つてエレメントプロセツサへ追加させたり、
離間させることができる。また、更に、この
アーキテクチユアをエレメントプロセツサの
スピードや最良条件に直接の影響を与えずに
拡張することができる。しかし、バスライン
６６の長さに沿つての信号の伝送には実際上
の遅延による制限があり、これによつて複合
エレメントプロセツサ６６に存在するモジユ
ール５８に数の制限が生じる。 しかし乍ら、このデータ交換サブシステム
をエレメントプロセツサ６０のモジユール５
８を相互接続するのみに使用される訳ではな
い。つまり、シリアルデータを多数の論理回
路間でデータバスラインを介して交換する必
要があるところであればどこでも利用できる
利点がある。例えば、機能的に等価なデータ
交換サブシステムを利用して、コントロール
プロセツサ１０のパラレル／シリアルコンバ
ータ１８をアレイプロセツサ６１のＩ／Ｏ機
能プレーンのすべてと相互接続できる。第２
図で示したように、抵抗性負荷７８を論理１
状態のDIデータバス４６に接続する。デー
タをDIデータバス４６でドライブするため、
各Ｉ／Ｏ機能プレーン（第８図参照）に存在
するデータ送信器１５５の出力バツフア８６
を意図的にオープンコレクタ設計のものとす
る。更に、データ送信器１５５の使用不可能
状態とは、これによつて論理１をDIデータ
バス４６で継続的にドライブするようなこと
である。本質的に考察して、Ｉ／Ｏデータ交
換サブシステムのデータ受信器はシリアル／
パラレルコンバータ１８であり、データの受
信をCKライン３８に供給したようなクロツ
クパルスによつて不可能としている。従つ
て、Ｉ／Ｏ機能プレーンの総てをＩ／Ｏデー
タ交換サブシステムによつてコントロールプ
ロセツサ１０のコンバータ１８に共通に接続
する。 このデータ交換サブシステムをパラレルデ
ータワードを伝送するために容易に操作でき
る。 オペレーシヨン Ａ レベルシフト 前述したように、アレイプロセツサ６１の
原理的オペレーシヨン（イメージを処理する
オペレーシヨン）は、このイメージの並列構
成データワードを連続する機能プレーンを経
て連続的にシフトすることである。これらレ
ベルシフトを利用して、イメージデータセツ
トを補助的またはイメージ派生的なデータセ
ツトに沿つて、適当なタイプの機能プレーン
（連続している）を介してシフトすることに
よつて、所望のイメージ処理アルゴリズムの
特定なステツプを実行している。 第１３図のシステムタイミングダイヤグラ
ムに示すのは、多数の機能プレーンを包含し
たレベルシフトを実行するのに必要な特定の
ステツプである。時刻t₁において、コントロ
ールプロセツサ１０によつてコンフイギユレ
ーシヨンラツチリセツト信号をラツチリセツ
トライン２６を経てプロセツサインターフエ
イス６３へ供給する。この信号によつて、コ
ンフイギユレーシヨンラツチ５２のすべての
データビツトがこれらの対応するプログラマ
ブル入力の不作動状態となるようにリセツト
される。次に、コントロールプロセツサ１０
によつてプロセツサインターフエイス６３の
インターフエイス回路４９のあらゆる数を連
続的に番地付けし、コントロールワードをコ
ンフイギユレーシヨンラツチの各々に書込む
ようにする。これらコントロールワードを、
インターフエイス回路４９に対応する機能プ
レーンのために機能的に規定でき、これらに
番地付けされている。特定の機能を実行する
機能プレーンを構成するコントロールワード
を表〜で説明して決定できる。例えば、
メモリレジスタ中に含まれているデータのレ
ベルシフト用のメモリ機能プレーンを構成す
るために、各モジユール内でデータを再循環
させながら、表を参考にして表に示すよ
うな所望の制御ワードを開発できる。第１３
図において、コントロールプロセツサ１０に
よつて時刻t₂，t₃およびt₄のそれぞれで３つ
の機能プレーンを構成する。前述したよう
に、各インターフエイス回路４９のアドレス
デコータ５０は番地付けられるので、ラツチ
イネーブル信号が発生され、これによつてこ
れの対応するコンフイギユレーシヨンラツチ
５２によつてコントロールワードをラツチす
るようになる。これをコンフイギユレーシヨ
ンサイクルと称することができる。レベルシ
フト中に作動状態となるべき機能プレーンの
コンフイギユレーシヨンサイクルが一旦実行
されると、アレイプロセツサ６１内の残余の
機能プレーンは構成（コンフイギユレーシヨ
ン）されないままとなる。即ち、不作動とな
り、このコントロールプロセツサ１０によつ
て時刻t₅にクロツクカウンタおよびゲート１
６へクロツクダウンカウント数が供給される
ようになる。このダウンカウント数を時刻t₆
においてクロツクカウントイネーブル信号に
よつてクロツクカウンタおよびゲート１６中
へラツチするようになる。この信号によつ
て、ダウンカウントシーケンス動作を開始し
て、クロツクパルスの予め選択された数（ダ
ウンカウンタ数で特定された）をCKライン
３８に供給する。これらクロツクパルスの
各々に応答して、作動中の機能プレーンは、
これらのコンフイギユレーシヨンに依存し
て、シングルデータビツトをデータ交換サブ
システムを経て送信または受信するようにな
る。従つて、第１３図で示すように、16ビツ
ト長のデータワード１６より成る全体のイメ
ージを機能プレーン間でクロツクダウンカウ
ント数を16となるように供給することによつ
てレベルシフトすることができる。時刻t₇に
おいて、ダウンカウントシーケンス動作は終
了し、クロツクカウンタおよびゲート１６に
よつてクロツクカウント完了信号を発生させ
ると共に、これをコンピユータシステム１２
に供給する。これによつてレベルシフトオペ
レーシヨンが完了したことを表わす。

【表】 Ｂ ラテラルシフト アレイプロセツサ６１のもつ１つの基本的
な動作はアレイのラテラルシフト（array
lateral shift）である。これは基本的な動作
ではあるが、メモリおよびＩ／Ｏ機能プレー
ンのような、最も近傍の隣接のシリアルデー
タ伝送能力を有するこれらの機能プレーンの
みに限定する。このラテラルシフト作動中、
これら機能プレーンの１つのプレーンに存在
するイメージを、イメージの空間的完全性を
失なわずその機能プレーン内の４つの直交方
向のいずれか一方向の横方向（lateral方向）
へシフトさせる。このイメージの完全性を、
周りを包囲した最も近傍の隣接する相互接続
によつて保持している。この相互接続は、Ｎ
×Ｎモジユールアレイのノース（北）とサウ
ス（南）およびイースト（東）とウエスト
（西）のエツジに位置しているモジユール間
で行われる。このことによつてアレイのエツ
ジ越えて象徴的にシフトされたデータをそれ
の対応する対向エツジに再出現させることが
可能となる。更に、イメージは異つた機能プ
レーン中に各々現われるので、あらゆる数の
イメージを同時に全体的に独立な方向へ横方
向にシフトする。 第１４図の状態タイミングダイヤグラムに
よつて、ラテラルシフトオペレーシヨンを実
行するのに必要な特定のステツプを表わす。
レベルシフトオペレーシヨンと同様に、この
ラテラルシフトは時刻t₁でコントロールラツ
チリセツト信号を発生するコントロールプロ
セツサ１０によつて開始する。次に、時刻t₂
にこのコントロールプロセツサ１０によつて
１つまたはそれ以上の機能プレーンを構成し
てラテラルシフトオペレーシヨンを実行す
る。このようなコンフイギユレーシヨンサイ
クルの１サイクルのみを第１４図に示す。一
例として、メモリ機能プレーンを構成するの
に必要なコントロールワードを表に記載
し、ラテラルシフトオペレーシヨンを実行す
る。このコントロールワードによつてメモリ
機能プレーンを構成し、この機能プレーンに
含まれたイメージのイースト方向のラテラル
シフトを実行する。時刻t₃に、このレベルシ
フトオペレーシヨンと再び同様に、コントロ
ールプロセツサ１０によつてクロツクダウン
カウント数をクロツクカウンタおよびゲート
１６に供給する。時刻t₄で発生したクロツク
ダウンカウントイネーブル信号によつてダウ
ンカウント数内でラツチを行なうと共に、ダ
ウンカウントシーケンスを開始する。これに
よつてCKライン３８に予め選択された数の
クロツクパルスを供給する。反応すると、デ
ータワードをモジユール１０２の外へシリア
ル的にシフトすると共に、これに関連したイ
ースト方向の最も近傍の隣接モジユール１０
２へシフトする。時刻t₅のダウンカウントの
結論時に、クロツクカウンタおよびゲート１
６によつてクロツクカウント完了信号を発生
し、これをコンピユータシステム１２へ供給
する。これによつてラテラルシフトオペレー
シヨンが完了したことを表示する。

【表】 Ｃ データＩ／Ｏ 前述した２つの基本的オペレーシヨンは一
般にアレイプロセツサ６１内のイメージの動
き（movement）または翻訳（translation）
について取扱つたものである。しかし乍ら、
このデータＩ／Ｏオペレーシヨンは、コント
ロールプロセツサ１０のコンピユータシステ
ム１２とアレイプロセツサ６１のＩ／Ｏ機能
プレーン１５２との間の全体のイメージのシ
リアル翻訳（トランスレーシヨン）を提供す
るものである。 説明のために、このデータＩ／Ｏオペレー
シヨンをイメージデータOutサブオペレーシ
ヨンとイメージデータInサブオペレーシヨン
とに分けることができる。これらオペレーシ
ヨンの原理的部分を表わすシステムタイミン
グダイヤグラムを第１５ａ図および１５ｂ図
にそれぞれ表わす。イメージデータOutオペ
レーシヨンにおいて、イメージをコントロー
ルプロセツサ１０からアレイプロセツサ６１
へ伝送する。この伝送は２ステツプ手順を駆
使することによつて完了される。ここで１５
ａ図を参照すると、時刻t₁において、プロセ
ツサインターフエイス６３のコンフイギユレ
ーシヨンラツチ５２のすべてと共に第１ステ
ツプが開始し、これらの関連する不作動状態
にリセツトする。時刻t₂において、コントロ
ールプロセツサ１０によつてコンフイギユレ
ーシヨンサイクルを実行して、データ入力、
ラテラルシフトイーストオペレーシヨン用の
Ｉ／Ｏ機能プレーン１５２を構成する。この
必要なコントロールワードは、セクシヨン
(B)で説明したように、メモリ機能プレーン、
ラテラルシフトイーストオペレーシヨンを実
行するために必要なワードと本質的には同一
なものであるが、以下の点のみが相違してい
る。即ち、EXIOビツト（ビツト11）を論理
１にセツトしてＩ／Ｏ入力データ受信器／セ
レクタ１５４の動作を可能とすると共にＩ／
Ｏ出力データ送信器回路１５５の動作を可能
とする。次に、時刻t₃において、コンピユー
タシステム１２によつてコンバータ１８にイ
メージデータセツトの第１データワードを設
ける。双方向データパス４０で安定となると
すぐに、コントロールライン４４上の負
論理コンバータ書込み信号によつてコンバー
タ１８へラツチされるようになる。従つて、
このコンピユータシステム１２によつて時刻
t₄にクロツクダウンカウント数をクロツクカ
ウントおよびゲート１６に発生させる。この
カウント数はＩ／Ｏ機能プレーン１５２のデ
ータワードとメモリレジスタ１１８の両方の
ビツト長に等しいものであることが好ましい
ものである。時刻t₅において、コンピユータ
システム１２によつてクロツクカウントイネ
ーブル信号を発生させ、これによつてダウン
カウント数をクロツクカウンタおよびゲート
１６にラツチさせると共に、ダウンカウント
シーケンスを開始する。クロツクパルスに応
答して、コンバータ１８によつてイメージデ
ータワードをDOライン４８にシリアル的に
伝達する。このイメージデータワードを同期
的に受信すると共に、Ｉ／Ｏ機能プレーン１
５２のメモリモジユール１０２_1,1のメモリレ
ジスタ１１８にシリアル的にシフトさせる。
このダウンカウントシーケンスは時刻t₆で全
体のイメージデータワードをメモリモジユー
ル１０２のＩ／Ｏ機能プレーンのＮ×Ｎアレ
イの頂部列の隅のモジユール１０２_1,1へ伝送
することによつて完了する。 時刻t₃で開始し、時刻t₆で終了したデータ
出力オペレーシヨンの第１ステツプ部分をＮ
―１回繰返えす。各回、この動作を繰返えし
て、イメージデータセツトから新しいデータ
ワードを頂部列の隅のモジユール１０２_1,1に
すでに存在しているデータワードと共に供給
し、これらをイースト方向の相隣接するモジ
ユール１０２２_1,1〜１０２_1,oまで連続的にラ
テラル方向にシフトする。これらから明らか
なようにＩ／Ｏ機能プレーン１５２の全体列
がこのようにしてイメージの一部分と共に与
えられるようになる。 データ出力オペレーシヨンの第２ステツプ
には、頂部列のサウス方向モジユール１０２
に含まれているデータを１列だけシフトする
ことが含まれている。このことは、Ｉ／Ｏ機
能プレーン１５２のイメージラテラルシフト
をサウス方向に行なうことによつて実行され
る。このサウス方向のラテラルシフトはイー
スト方向のラテラルシフトと厳密に類似して
おり、ビツト９がビツト８の代りにセツトさ
れる。 これら２つのステツプは、全体のイメージ
データセツトがコントロールプロセツサ１０
からアレイプロセツサ６１のＩ／Ｏ機能プレ
ーン１５２へ伝送されてしまうまで継続的に
燥返えされる。従つて、このオペレーシヨン
中データワードの流れは、ウエストからイー
ストへおよびノースからサウスへ行われ、最
初のデータワードを底部列の隅のモジユール
１０２_o,oに蓄積すると共に、最後のデータワ
ードを頂部列の隅のモジユール１０２_1,1に蓄
積する。データのこのような規則正しい流れ
によつて、イメージを簡単且つ効果的にＩ／
Ｏ機能プレーン１５２のメモリレジスタ１１
８にマツプ記憶させる。 アレイプロセツサ６１からコンピユータシ
ステム１２へイメージを伝送するデータ入力
オペレーシヨンは、データ出力オペレーシヨ
ンと実質的に類似したものである。時刻t₁に
おいて（第１５ｂ図において）プロセツサイ
ンターフエイス６３のコンフイギユレーシヨ
ンラツチ５２はリセツトされ、時刻t₂にはコ
ントロールプロセツサ１０によつてコンフイ
ギユレーシヨンサイクルが実行され、データ
入力オペレーシヨン用のＩ／Ｏ機能プレーン
５１を構成する。このコレフイギユレーシヨ
ンは前述したデータ出力、オペレーシヨンで
用いられたものと同一であり、EXIO信号に
よつて、データ送信器１５５およびデータ受
信器／セレクタ１５４が使用可能となる。し
かし、時刻t₃で、このコンピユータシステム
１２によつてクロツクダウンカウント数が発
生されると共に、時刻t₄でクロツクダウンカ
ウントイネーブル信号を発生させることによ
つてダウンカウントシーケンスを開始する。
CKパルスに応答して、最も近傍で隣接のデ
ータ出力ライン１６０に現われたような底部
列、隅のモジユール１０２_o,oのメモリレジス
タ１１８からのデータをデータ送信器回路１
５５を介してDIライン４６へ伝送する。こ
のようにして得たシリアルデータをコンバー
タ１８へ同期してクロツク作動させる。時刻
t₅においてダウンカウントシーケンスの終了
時に、底部列の隅のモジユール１０２_o,oに予
め存在するデータワードがコンバータ１８へ
伝送完了となる。従つて、コンピユータシス
テム１２が時刻t₅にクロツクダウンカウント
完了信号を受信した後で、これによつて時刻
t₆において負論理コンバータ読取信号が
コントロールライン４２に発生されると共
に、コンバータ１８に現われているパラレル
反転されたデータワードを読取るようにす
る。時刻t₃で開始し、時刻t₆で終了するこの
シーケンスオペレーシヨンはＮ―１回繰返え
される。これによつて、すべてのデータワー
ドがＩ／Ｏ機能プレーン１５２内の底部列の
モジユール１０２からコンピユータシステム
１２へ伝送されるようになる。このようにし
て、全体のイメージをアレイプロセツサ６１
からコンピユータシステム１２へ伝送するた
めに、上述のステツプを、頂部列のモジユー
ル中に最初存在するデータを底部列のモジユ
ールへシフトしてしまうと共に更に底部列の
隅のモジユール１０２_o,oをラテラル方向へシ
フトしてしまうまで、ラテラルシフトサウス
オペレーシヨンを継続的に繰返えして行な
う。 イメージデータ出力およびイメージデータ
入力サブオペレーシヨンを別個に説明してい
たが、これは説明の都合によるものである。
従つてこれらオペレーシヨンは同時に、また
は別個に動作させることが可能で、これを協
動するシリアル―イン、シリアル―アウトコ
ンバータ１８を使用して行なえる。瞬間的な
イメージ交換のために、データインおよびデ
ータアウトサブオペレーシヨンはオーバラツ
プしているので、この結果、各ダウンカウン
トシーケンス作動に先立つて、データワード
がコンバータ１８に書込まれると共に、この
ダウンカウントシーケンスの後にデータワー
ドをコンバータ１８から読取る。従つて、ダ
ウンカウントシーケンス作動中、アレイプロ
セツサ６１からデータワードをコンバータ１
８へシリアル的にシフトして、同時にアレイ
プロセツサ６１へシフトされるデータワード
を差替える。サブオペレーシヨンの同一シフ
トシーケンス作動を考察すると、このように
交換したデータワードをそれぞれ関連のイメ
ージデータセツト以内の同一関連の位置から
読取ると共に書込むことができることは明ら
かである。この結果、全体のイメージデータ
セツト、またはそれの関連部分をコントロー
ルプロセツサ１０とアレイプロセツサ６１と
の間で簡単に交換できる。 前述したセクシヨンのＩ／Ｏデータ交換
サブシステムの説明から現解できるように、
イメージデータセツトのあらゆる数を、アレ
イプロセツサ６１に存在するＩ／Ｏ機能プレ
ーン１５２からコントロールプロセツサ１０
へ同時に伝送できることである。そのように
するために、このＩ／Ｏ機能プレーン１５２
を共通に構成することのみが必要で、これに
よつて、関連するデータをDIバスライン４
６に伝送する。従つて、ダウンカウントシー
ケンス作動中に、数個のイメージデータセツ
トから対応するデータワードのANDをコン
バータ１８へ供給するようにする。 Ｅ 例 アレイプロセツサ６１の上述した基本的オペレ
ーシヨンを、種々のタイプの機能プレーンと組み
合せることによつて、実際上、あらゆるイメージ
処理アルゴリズムを実行するために利用できる。
アルゴリズムを実行するアレイプロセツサ６１の
一般的なオプレーシヨンを説明するため以下に例
を開示する。 以下の“プログラム”によつて一方のイメージ
データを他方でセツトされた符号なしのマルチプ
リケーシヨン（掛算）が提供される。この掛算さ
れたイメージデータセツトを１つのメモリ機能プ
レーン（MEM１）に設け、マルチプライヤ（乗
算器）を第２のメモリ機能プレーン（MEM２）
に中に設ける。メモリ機能プレーンの位置的に対
応するモジユール中に存在するデータワードを中
間のものと、そして最後には最終のものと掛算を
行ない、この積はアキユムレータ機能プレーン
（ACC１）の同様に対応するモジユール中に存在
する。 “プログラム”によつて実行される掛算アルゴ
リズム（multiplication algorithm）は簡単な
“シフトおよび加算”技術を利用するものである。
明らかなように、マルチプライヤデータワードは
１ビツトだけ各シリアル加算の間でシフトされ
る。この例にとつて本質的なものでないが、機能
プレーンのカウンタ（CNT１）を設けて、位置
的に対応するモジユール内のマルチプライヤデー
タワードのビツト和を発生させてその作動を表示
する。 掛算された（被乗数の）データセツトおよび掛
算する（乗数の）データセツトを互いに補助的な
データセツトであるものと考える。マルチプリケ
ーシヨン積およびカウンタビツト和データセツト
をイメージ抽出用データセツトとして考えること
ができる。 例を挙げる目的のために、データワードに４ビ
ツト長与えると共に、モジユールメモリレジスタ
に８ビツト長与えるものとする。これらデータワ
ードはそれぞれ関連ののメモリレジスタの４ビツ
ト低い位置に存在し、他方４ビツト高い位置は０
とする。

【表】ライン参考No. コメント １−４ ACC1データワードがクリヤされ、モ
ジユールが加算用にセツトされ、更に
CNT1のカウンタがリセツトされる。 ５−９ 被乗数データワードのビツトが連続的
に乗数データワードの現存のLSBと
データ交換サブシステムによつて
AND（論理積）がとられ、これを前の
アキユムレータデータワードに加算す
る。この条件的加算、又はデータ依存
による加算によつて乗数のLSBによ
つて被乗数を有効的に掛算する。 10−12 被乗数データワードを１ビツトだけ左
へシフトして、次の掛算のために小数
点を合せる。この１ビツト左へシフト
するには７ビツト右へシフトすること
によつて行なつている。 13−17 乗数データワードを１ビツトだけ右へ
シフトし、その結果、被乗数データワ
ードの次の上位ビツトによつて有効的
に掛算する。シフトした乗数ビツトを
関連のカウンタによつてビツト和を求
める。 18 乗数データワードの各下位および上位ビツ
トについてライン５から１７まで１回
実行するか、または現在例において合
計４回実行することによつて、アキユ
ムレータデータワードは、それぞれの
被乗数および乗数データワードの積で
ある。 17−20 乗数データワードのビツトカウントを
それに対応するカウンタモジユールの
メモリレジスタ中にラツチする。 以下に示す最初のデータワードをそれの表示の
モジユール中に有する単一エレメントプロセツサ
を考察すると、上述のプログラムによつて以下に
表わした最終積が得られた。

【表】 発明の詳細な説明 Ａ セグリゲータ機能プレーン 第１６図に、本発明による特別設計したセ
グリゲータ機能プレーン（Segregator
Functional Plane）３２０を示し、このプ
レーン３２０によつてアレイプロセツサの機
能プレーンのあらゆる数またはサブセツト
を、リマインダー（remaindar）からデータ
の交換を制御または交換能力のためにダイナ
ミツクに分離（segregate）することができ
る。 第１６図を参照すると、セグリゲータ機能
プレーン３２０には、インターフエイス回路
４９（第３図に示したものと類似したもの
で、これはアドレスデコーダ５０、コンフイ
ギユレーシヨンラツチ５２およびゲート３５
６，３５７より構成される）、マルチプルス
イツチコントロール入力バツフア／ドライバ
３２４、および３セツトの電子的に作動する
スイツチとから構成される。このスイツチに
よつて、アレイプロセツサのデータバスライ
ン６６、アドレスバス２０、アドレスバアリ
ド（有効）２２、コトロールバス２４、コン
フイギユレーシヨンラツチリセツト２６、ク
ロツクライン３８およびDI４６，DO４８ラ
インのそれぞれに切換サービスを提供できる
ものである。（これらのラインによつて、特
にアレイプロセツサとして、何をプロセツサ
インターフエイスの複合バス（composite
bus）として基準にできるかを確立してい
る）。アドレスデコーダ５０およびコンフイ
ギユレーシヨンラツチ５２を相互接続すると
共に、これらを更にコントロールプロセツサ
１０に接続することによつて、本質的に標準
的なインターフエイス回路４９を構成する。
表は、セグレゲータ機能プレーン３２０に
関して割当てられたコンフイギユレーシヨン
ラツチ５２のこれらビツトのリストおよび機
能についての記載である。

【表】

【表】
不可能

【表】
るポジシヨンから左へシフト；

エツジ感度；不作動時low
インターフエイス回路４９はプロセツサイ
ンターフエイス６３の他のインターフエイス
回路４９とは異なつている。即ち、コンフイ
ギユレーシヨンバス５６のEXRDライン３
４０に供給されたような外部リセツトデイス
エーブル信号をインバータ３５７を経て戻さ
れ、これをANDゲート３５６によつてコン
フイギユレーシヨン・ラツチリセツトライン
２６のコントロールプロセツサ１０によつて
供給されたようなコンフイギユレーシヨン・
ラツチリセツト信号と組合せられるようにな
つているからである。次に、この組合せた信
号をラツチリセツトライン３６０のコンフイ
ギユレーシヨンラツチ５２に供給する。この
ようにして、外部リセツトデイスエーブル
（不可能）信号が作用すると、コンフイギユ
レーシヨンラツチリセツト信号はセグリゲー
タ機能のコンフイギユレーシヨンラツチ５２
に近づくのを防止されるようになる。このこ
とによつて、セグリゲータ機能プレーン３２
をコントロールプロセツサコンフイギユレー
シヨンサイクル中に特別に構成することがで
きると共に、例え、コントロールプロセツサ
１０によつてコンフイギユレーシヨンラツチ
リセツト信号を発生させてプロセツサインタ
ーフエイス６３の他のコンフイギユレーシヨ
ンラツチ５２のすべてをリセツトしたとして
も、上述のように構成されたままとなる。こ
の場合、セグレゲータ機能プレーン３２０の
コンフイギユレーシヨンを変えるため、また
はこのコンフイギユレーシヨンラツチ５２を
リセツトするために、このコントロールプロ
セツサ１０によつてもう１つのコンフイギユ
レーシヨンサイクルを実行する必要があり、
これによつて適当なコントロールワードをセ
グレゲータ機能プレーンのコンフイギユレー
シヨンラツチ５２に書込むようになる。 データチヨツプ（DCH）３４２、アドレ
ス／コントロールチヨツプ（ACCH）３４
４、およびデータＩ／Ｏチヨツプ（Ｉ／
OCH）３４８ラインから構成されるコンフ
イギユレーシヨンバス５６の残余のライン
を、マルチプル・スイツチ・コントロールイ
ンプツトバツフア／ドライバ３２４に接続し
て、スイツチセツトの選択作動を行なう。 第１スイツチセツトが擬似モジユール３２
２のアレイ内に在在する。これら擬似モジユ
ール３２２を組み合せてアレイプロセツサ６
１内の他の機能プレーンのモジユールアレイ
に設計構造的に一致するようになる。セグレ
ゲータ機能プレーン３２０および即ち、それ
の擬似モジユールアレイはアレイプロセツサ
６１の全体のアレイレベルを設計構造的に占
有するので、擬似モジユール３２２がアレイ
プロセツサ６１の各エレメントプロセツサ６
０の設計構造的に対応するモジユール５８間
で設けられる。従つて、このようなゼレゲー
タ機能プレーン３２０をアレイプロセツサ６
１内に内蔵させることによつて、このアレイ
プロセツサ６１を複数個のサブセクシヨンに
効果的に分割するようになる。このサグセク
シヨンの各々には、アレイプロセツサの機能
プレーンの数またはサブセツト（subset）が
含まれている。 セグレゲータブル（segregatable＝分離可
能な）エレメントプロセツサ６０を第１７図
に線図的に表示する。各擬似モジユール３２
２には、スイツチコントロール入力端子およ
び一対の信号伝送端子を有する電子的に作動
するスイツチ３２３が設けられている。この
スイツチ３２３には、例えばCMOS，
MOSFET，JETおよびトライアツクスイツ
チが含まれる。この電子スイツチ３２３の信
号伝送端子をそれの関連するデータ交換サブ
システム７４のデータバスライン６６に電子
的に接続する。その結果、サブシステム７４
のデータ信号通路がスイツチ３２３のみを経
て続いており、スイツチ３２３が不作動の時
のみである。従つて、第１７図に示したよう
に、電子スイツチ３２３を用いて回路を開放
できる。即ち、エレメントプロセツサデータ
バス６６を機能的に隔離されたデータバスセ
グメント６６ａ，６６ｂに機能的に切断でき
る。結局、関連するデータバスセグメント６
６ａ，６６ｂと組合わされたこれらモジユー
ル５８を互いに機能的に隔離できる。これら
擬似モジユールスイツチ３２３のスイツチコ
ントロール入力端子を電気的に相互接続する
と共に、更に擬似モジユールスイツチコント
ロールライン３５０によつてマルチプルスイ
ツチコントロール入力バツフア／ドライバ３
２４に接続する。 従つて、コンフイギユレーシヨンバス５６
のDCHライン３４２の作動データチヨツプ
信号に応答して、バツフア／ドライバ３２４
によつて擬似モジユール３２２の電子スイツ
チ３２３のすべてを作動させ、これによつ
て、セグレゲータ機能プレーン３３２０のそ
れぞれの側に存在する機能プレーンサブセツ
トのモジユールアレイをデータ交換のために
互いに分離することが可能となる。このマル
チプルバツフア／ドライバ３２４は、３個の
スイツチセツトの各々に利用された特別なタ
イプの電子スイツチ３２３のスイツチ制御入
力を別個に適当に駆動する標準的な設計であ
る。 電子的に作動するスイツチ３２３の第２セ
ツトを設けて、これによつてアレイプロセツ
サ６１のアドレスおよびコントロールライン
の選択的機能作動を行なう。特に、単一の電
子スイツチ３２３を３個のスイツチユニツト
３３０，３３４，３３８の各々に設けること
によつて、アドレスバリツドライン２２、コ
ントロールラツチリセツトライン２６および
クロツクライン３８のそれぞれに電気的作用
を施す。残余の２個のスイツチユニツト３３
２，３３６の各々には、複数個のパラレルス
イツチ３２３が設けられており、これによつ
てアドレスバス２０およびコントロールバス
２４のそれぞれに電気的作用を与える。本質
的に言えば、これらスイツチユニツト３３
２，３３６内のパラレルスイツチ３２３の数
は、それと組わされたバスのライン数に等し
いもである。この第２スイツチの数個のスイ
ツチ信号端子の、これに対応するアドレスコ
ントロールラインへの電気的接続は、擬似モ
ジユール３２２のスイツチ信号端子３２３
の、これに対応するデータバスライン６６へ
の電気的接続と厳密に類似したものである。
また、同様に、第２スイツチセツトのスイツ
チコントロール入力を互いに接続して、これ
をスイツチコントロールライン３５２によつ
てマルチプルスイツチコントロール入力バツ
フア／ドライバ３２４に接続する。このこと
によつて、アクテイーブアドレス／コントロ
ールチヨツプ信号をACCHライン３４４に
供給すると、アレイプロセツサ６１の種々の
アドレスコントロールラインによる瞬時の機
能提供が可能となる。 スイツチ３２３の第３セツトをＩ／Ｏデー
タ交換の機能的作用を行なうために設け、こ
れはデータ伝送の目的のためにコントロール
アレイプロセツサに相互接続されている。こ
の第３スイツチセツトには、一対のスイツチ
ユニツト３２６，３２８が含まれており、こ
れの各々には、単一の電子作動スイツチ３２
３が設けられ、これによつてDI４６および
DO４８ラインを機能的に作動させている。
２つのスイツチユニツト３２６，３２８のス
イツチ３２３を、擬似モジユールスイツチの
データバラライン６６への接続と全く同様
に、DO４８およびDI４６に接続する。追加
のＩ／Ｏデータ交換サブシステムがコントロ
ールアレイプロセツサ間に設けられるなら
ば、追加のペアのスイツチユニツト３２６，
３２８を第３スイツチセツトの部分として設
けることができるので、追加のDO／DIデー
タラインの作用が得られる。しかし、すべて
の場合において、第３スイツチセツトのスイ
ツチ３２３のスイツチコントロール入力を互
いに電気的に接続すると共に、これをスイツ
チコントロールライン３５４によつてバツフ
ア／ドライバ３２４に接続する。他のスイツ
チセツトのように、このことによつて、コン
フイギユレーシヨンバス５６のＩ／OCHラ
イン３４８のアクテイブデータＩ／Ｏチヨツ
プ信号に応答して第３スイツチセツトの選択
作動が可能となる。 アレイプロセツサ機能プレーンのサブセツ
トをダイナミツク的に分離するために、多数
のセグリゲータ機能プレーン３２０をアレイ
プロセツサ全体に散在させ、この結果、セグ
リゲータ機能プレーン３２０がアレイプロセ
ツサの機能プレーンの隣接のサブセツト間に
設計構造上配置される。このようにして、ア
レイプロセツサ６１のオペレーシヨン中に、
このセグリゲータ機能プレーン３２０のいず
れにもアドレス番地を付すことができ、更に
これら隣接の機能プレーンサブセツトをこれ
らの制御またはデータ交換のために互いに分
離するように選択的に構成する。第１８図
は、一対のセグレゲータ機能プレーン３２０
ａ，３２０ｂを有するセグリゲータブル（分
離可能な）アレイプロセツサ６１′が３つの
機能プレーンサブセツト３１６ａ−ｃ間に散
在している。 セグレゲータ機能プレーン３２０を使用す
るが、セグリゲータブル・アレイ・プロセツ
サ６１を作動でき、この結果、これの機能プ
レーンサブセツト３１６の各々を効果的に並
列化でき、このためにイメージ解像能力およ
び効果的データ処理速度をかなり増大でき
る。このことは、セグリゲータ機能プレーン
３２０の各々を特別に構成して、隣接の機能
プレーンサブセツト３１６のデータバスライ
ン６６のみを分離することによつて実現でき
る。この機能プレーンサブセツト３１６に機
能プレーンの各タイプの対応の数が設けられ
ると共に、対応の機能プレーンのアドレスデ
コーダ５０がそれ自身の特有なアドレスに加
えて共通のアドレスに反応するならば、これ
らサブセツト３１６の各々を共通に且つ、同
時に動作させることができる。即ち、コント
ロールプロセツサ１０によつて、セグリゲー
タブルアレイプロセツサ６１′の機能プレー
ンサブセツト３１６の各々の中に存在する対
応の機能プレーンに同時にアドレス番地付で
きると共に、同一的に構成することができ
る。このことによつて、分離された機能プレ
ーンサブセツト３１６の各々は共通に且つ同
時に作動するようになり、この結果、各々に
存在する特定のイメージデータセツトを、こ
れらが恰も大きなイメージデータセツトの簡
単なセツトであつたかのように処理できるよ
うになる。従つて、セグリゲータ機能プレー
ン３２０によつてアレイプロセツサ６１′が
特別にイメージ処理応用に対して最適作動化
され、この処理には、極めて大きな二次元的
構成のデータセツトのみならず、同時に、セ
グリゲータ機能プレーン３２０のダイナミツ
クな再構成力のために、一般的な応用に必要
な広範なイメージ処理能力が保持されるよう
になる。 また、このセグリゲータ機能プレーン３２
０を効果的に用いることによつて、複数の機
能的に独立のアレイプロセツサ６１を構成で
きる。このことは、第１８図に示したような
マルチプルまたはマスタ／スレーブコントロ
ールプロセツサユニツト３００の使用によつ
て実現できる。このコントロールユニツト３
００をマスタコントロールプロセツサ１０′
と複数個のスレーブコントロールプロセツサ
（図面の関係上、２個のコントロールプロセ
ツサ３０２，３０３として表示する）。この
マスタコントロールプロセツサ１０′を別個
のスレーブコントロールライン３０６，３０
８のそれぞれによつてスレーブコントロール
プロセツサ３０２，３０４に動作的に接続し
て、これらのオペレーシヨンを可能または不
可能と選択することができると共に、システ
ムクロツク発生器同期ライン３０によつて、
これらすべてのコントロールプロセツサの同
時オペレーシヨンを確保する。コントロール
プロセツサユニツト３００のコントロールプ
ロセツサの各々を、独立の複合バスエキステ
ンシヨン３１０，３１２，３１４のそれぞれ
によつてアレイプロセツサ６１′の独立の機
能プレーンサブセツト３１６ａ−ｃに作動的
に接続する。本質的には、これら複合バスエ
キステンシヨン３１０，３１２，３１４の
各々には、関連のコントロールプロセツサの
アドレスバス、アドレスバアリド、コントロ
ールバス、コンフイギユレーシヨンラツチリ
セツト、クロツク、DIおよびDOラインが設
けられている。第１６図に図示されたのは、
マスタコントロールプロセツサの複合バスエ
キステンシヨン３１０およびスレーブコント
ロールプロセツサの複合バスエキステンシヨ
ン３１２を、プロセツサインターフエイス６
３の対応ライン接続する場合の状態である。
異なる信号が、２つの隣接の機能プレーンサ
ブセツト３１６と組み合せられた複合データ
バスのこれらの部分に供給された結果、これ
によつて生じる衝突を防止するために、介在
するセグリゲータ機能プレーン３２０の第２
および第３スイツチセツトを動作させるか、
またはコントロールプロセツサの１つを使用
不可能にして、それの複合バスエキステンシ
ヨンへのインターフエイスをマスタコントロ
ールプロセツサ１０′によつて決められた高
インピーダンスまたはトリステート
（tristate）状態にさせると共に、適当なスレ
ーブコントロールラインの信号によつて行な
う必要がある。機能プレーンサブセツト３１
６を完全に分離すると共に、これらの関連す
るコントロールプロセツサ１０′，３０２，
３０４を使用可能とすることにによつて、
各々がマルチプルアレイプロセツサシステム
内で機能的に独立のアレイプロセツサ６１と
なる。 このマルチプルアレイプロセツサシステム
を種の異つたタイプのデータプロセシング応
用に使用できる。その一例としては、初期デ
ータセツトを多数の異つた方法で分析する必
要がある。これらの変化した分析は、マスタ
コントロールプロセツサ１０′によつてレベ
ルシフトを実行したり、初期データセツトを
複数の機能プレーンサブセツト３１６内の機
能セツトに伝送したり、サブセツト３１６を
分離したり、コントロールプロセツサを互い
に独立に組合せたり、特殊なデータプロセシ
ングアレゴリズムを実行してイメージを分析
することによつて同時に実行される。 マルチプルアレイプロセツサシステムをパ
イプラインデータプロセシングに必要な応用
に使用することもできる。即ち、本発明によ
つて実行したように、システム内の各コント
ロールプロセツサはこれと組合せた機能プレ
ーンサブセツト３１６内に存在するイメージ
に関する異つたイメージプロセシングアルゴ
リズムを同時に実行する。しかし、分離可能
なアレイプロセツサ６１′の全体の制御は周
期的にマスタコントロールプロセツサ１０′
に戻している。この期間中、多数のレベルシ
フトオペレーシヨンを実行して、イメージ分
析データセツトを機能プレーンサブセツト３
１６からアレイプロセツサ６１の次に続くサ
ブセツト３１６へ移動させる（次の処理ユニ
ツトパイプライン（pipeline））。このことに
よつて、マルチプルアレイプロセツサシステ
ムが継続するイメージデータセツトを効率的
に処理して、これをリアルタイム収集システ
ムによつて得ている。 セグレゲータ機能プレーン３２０を用いて
分離可能なアレイプロセツサ６１′の速度お
よび電力消費を最適化できる。データバスラ
イン６６に固有的に存在するのは漂遊容量で
あり、これをアレイプロセツサ６１′におけ
る電力消費量の大部分の割合で消費できるよ
うにする。多数のセグレゲータ機能プレーン
３２０を適当に配置および構成することによ
つて、リマインダーから最良のアルゴリズム
の実行に必要なこれら機能プレーンを機能的
に隔離するため、サブセツト３１６のデータ
バスライン６６における漂遊容量を減少させ
る。従つて、アレイプロセツサ６１′の電力
消費を減少できる。その理由は過剰な漂遊容
量を作動中の機能プレーンによつて駆動する
必要がなくなるからである。また、このよう
な過剰な漂遊容量から起るアレイプロセツサ
６１′の速度低下が抑えられるので、分離さ
れたアレイプロセツサ６１′の信頼性および
動作速度を増大できる効果がある。 また、分離可能なアレイプロセツサ６１′
を動作させる上述のどのモードでも、あらゆ
る特定のデータ処理応用で必要なように同時
に実行できる。 Ｂ 発明の概要 以上詳述したように、本発明によれば、セ
グリゲータ機能プレーンによつて、リマイン
ダーからモジユラアレイプロセツサの機能プ
レーンのあらゆる数またはサブセツトを分離
することができる。この機能プレーンによつ
て、アレイプロセツサがイメージデータセツ
トの処理期間中いつでもダイナミツクに再構
成され得るようになる。更に、数個のセグリ
ゲータプレーンを用いることによつて、機能
プレーンのサブセツトをパラレルに配置で
き、これによつてアレイプロセツサの速度お
よび解像能力を増大することができるか、ま
たはこれら機能プレーンのサブセツトを分割
して、これらをパイプライン状の構成で独立
して制御することができる、また、セグリゲ
ータ機能プレーンを用いることによつて不使
用または不作動の機能プレーンへの接続を電
気的に切断することができ、これによつてア
レイプロセツサの電力消費を低く抑えること
ができる。 本発明は上述した例に限定されず、種々の変更
を加え得ることは明らかである。

【図面の簡単な説明】

第１図は、モジユラアレイプロセツサを線図的
に表わすブロツク線図、第２図は、第１図のアレ
イプロセツサのオペレーシヨンを実行するための
コントロールプロセツサのブロツク線図、第３図
はコントロールプロセツサ／アレイプロセツサの
インターフエイスの詳細を表わすブロツク線図、
第４図は、第１図のアレイプロセツサで使用する
エレメントプロセツサの詳細を表わすブロツク線
図、第５ａ図は、データ交換サブシステムの回路
図、第５ｂ図および第５ｃ図は、第５ａ図の回路
に関連して使用するオープンコレクタおよびオー
プンドレインバツフア回路の回路図、第６図はモ
ジユールのメモリレジスタおよび入力プログラマ
ブル論理回路の回路図、第７図はメモリ機能プレ
ーンの線図的ブロツク線図、第８図は第７図のメ
モリ機能プレーンの変形例のブロツク線図、第９
図はアキユムレータ機能タイプのモジユールのブ
ロツク線図、第１０図はアキユムレータ機能プレ
ーンの線図的ブロツク線図、第１１図はカウンタ
機能タイプのブロツク線図、第１２図はコンパレ
ータ機能タイプのブロツク線図、第１３図は、ア
レイプロセツサのデータレベルシフトオペレーシ
ヨンを説明するためのタイミングダイヤグラム、
第１４図は、第７図のメモリ機能プレーンのデー
タ・ラテラル・シフトオペレーシヨンを説明する
ためのタイミングダイヤグラム、第１５ａ図およ
び第１５ｂ図は、第８図のＩ／Ｏ機能プレーンの
データ交換オペレーシヨンを説明するためのタイ
ミングダイヤグラム、第１６図は本発明によるバ
スセグレゲータのブロツク線図、第１７図はエレ
メントプロセツサのブロツク線図、第１８図は本
発明によるバスセグレゲータプレーンを利用した
セルーラアレイプロセツサのブロツク線図であ
る。 ６１′……分離可能なアレイプロセツサ、６０
……エレメントプロセツサ、６１……アレイプロ
セツサ、５８ａ〜５８ｎ……モジユール、６３…
…プロセツサインターフエイス、６６……データ
バス、１２……コンピユータシステム、１６……
クロツクカウンタおよびゲート、１８……シリア
ルパラレルコンバータ、５０……アドレスデコー
ダ、５２……コンフイギユレーシヨンラツチ、７
４……データ交換サブシステム、７６……バスイ
ンターフエイス、８６……バツフア回路、１０２
……メモリ論理回路、１１８……メモリレジス
タ、１５０……極性選択回路、１７２……アキユ
ムレータ論理回路、１８０……メモリレジスタ、
２００……カウンタ論理回路、２０２……メモリ
レジスタ、２２３……コンパレータサブ回路、３
００……コントロールプロセツサユニツト、３１
６……機能プレーン・サブセツト、３２０……セ
グリゲータ機能プレーン、３３２……擬似アレ
イ。

Claims (1)

1. 【特許請求の範囲】 １ ａ コントロールプロセツサと、 ｂ このコントロールプロセツサ内の複数個のア
   レイレベルを設計構造的に占有する複数個の機
   能プレーンを有する分離可能なアレイプロセツ
   サとを具え、前記機能レベルの各々にインター
   フエイス回路および機能モジユールのアレイを
   設け、前記インターフエイス回路を前記コント
   ロールプロセツサに作動的に組み合せ、異なつ
   たアレイレベル内の設計構造的に対応するモジ
   ユールを複数個のエレメントプロセツサとして
   組み合せ、このエレメントプロセツサのモジユ
   ールをデータ交換サブシステムによつて作動的
   に相互接続することによつて前記モジユール間
   でデータを伝送し、更に、 ｃ 前記分離可能なアレイプロセツサ全体に散在
   された多数のセグリゲータ機能プレーンとを具
   え、このセグリゲータ機能プレーンによつて前
   記独立のアレイレベルを設計構造的に占有さ
   せ、このセグリゲータ機能プレーンに； 前記コントロールプロセツサと作動的に組
   み合わされると共に、前記機能プレーンイン
   ターフエイス回路と実質的に同一であるセグ
   リゲータ機能プレーンインターフエイス回路
   と、 前記機能プレーンモジユールアレイに設計
   構造的に対応する擬似モジユールのアレイ
   と、前記セグリゲータ機能プレーンの前記擬
   似モジユールの少なくとも１つを前記分離可
   能なアレイプロセツサの前記エレメントプロ
   セツサと組み合せ、この擬似モジユールに作
   動手段を設けることによつて、前記分離可能
   なアレイプロセツサ内の対応する設計構造的
   ロケーシヨンに対応するデータバスシステム
   を機能的に作用させ、更に、 前記擬似モジユールアレイの作動手段のす
   べてを同時に作動させる選択可能手段とを設
   け、この選択可能手段を前記セグリゲータイ
   ンターフエイス回路に作動的に接続すること
   によつて、前記コントロールプロセツサによ
   つて、前記選択可能作動手段を選択すると共
   に、リマインダーから多数の前記機能プレー
   ンモジユールアレイを効果的に分離したこと
   を特徴とする分離可能なアレイプロセツサ装
   置。 ２ ａ 前記セグリゲータ機能プレーンを前記分
   離可能なアレイプロセツサ全体に散在させ、こ
   れによつて前記アレイプロセツサの機能プレー
   ンの複数個のサブセツトを前記セグリゲータ機
   能プレーンによつて分離させ、更に ｂ 前記機能プレーンインターフエイス回路の
   各々に、前記機能プレーンサブセツトの対応す
   る機能プレーンが前記コントロールプロセツサ
   に共通に応答するような手段を設け、これによ
   つて前記機能プレーンサブセツトを同時に、且
   つパラレルに作動させたことを特徴とする特許
   請求の範囲第１項記載の分離可能なアレイプロ
   セツサ装置。 ３ ａ 更に、前記コントロールプロセツサに作
   動的に接続されると共に選択的に使用可能とな
   る多数のスレーブコントロールプロセツサを設
   け、 ｂ 前記機能プレーンインターフエイス回路およ
   び前記セグリゲータ機能プレーンインターフエ
   イス回路を、アドレス、データおよびコントロ
   ールラインを含む複合バスによつて共通に相互
   接続し、 ｃ 前記セグリゲータ機能プレーンに複数個の作
   動手段を設けることにより、前記分離可能なア
   レイプロセツサ内の対応する設計構造的ロケー
   シヨンにおいて前記複合バスの各ラインを機能
   的に作用させ、前記コントロールプロセツサお
   よび前記スレーブプロセツサを複合バスエクス
   テンシヨンによつて分割された前記複合物に独
   立的且つ作動的に接続し、このエクステンシヨ
   ンを前記機能プレーンサブセツトの独立な１つ
   に組み合せ、これによつて、前記作動可能な複
   合バス手段および前記作動可能なデータ交換サ
   ブシステム手段が作動状態のときに、前記機能
   プレーンサブセツトをこれらに組み合されたコ
   ントロールプロセツサまたはスレーブコントロ
   ールプロセツサに作動的に応答させると共に、
   前記両手段が不作動状態のときに、前記機能プ
   レーンのすべてを前記コントロールプロセツサ
   に作動的に応答させたことを特徴とする特許請
   求の範囲第２項記載の分離可能なアレイプロセ
   ツサ装置。