JPH0347551B2 - - Google Patents

Description

請求の範囲 １ 複数のレギユラープレーナアレイとして相互
接続された多数の機能モジユール５８を有し、前
記アレイにより各モジユールは機能プレーンを形
成し、さらに複数のエレメントプロセツサ６０と
して相互接続され、各プロセツサは動作可能に相
互接続されたデータバス６６を有し、アレイプロ
セツサ６１の動作はコントロールプロセツツサ１
０により指示され、前記コントロールプロセツサ
１０は前記アレイプロセツサ６１との間でデータ
を交換するデータバス４６，４８を有するモジユ
ールアレイプロセツサにおいて、 (a) 前記機能プレーンのモジユールアレイに相当
するレギユラープレーナアレイとして相互接続
され、各々が前記複数のエレメントプロセツサ
６０の各々のデータバスに動作可能に相互接続
されたデータバスインターフエース７６を有し
た複数の疑似モジユール２４２，２４４，２４
６と、 (b) 各々が前記疑似モジユールのプレーナアレイ
の各列に動作可能に相互接続され、各々が前記
疑似モジユールの各列との間のデータ転送を行
う手段と、列コントローラの他の疑似モジユー
ルへのデータ転送を行う手段とを有した複数の
列コントローラ２４８，２５０と、および (c) 前記コントロールプロセツサ１０と前記列コ
ントローラ２４８，２５０とに動作可能に相互
接続され、モードデコーダ２５２は、多くのオ
ペレーシヨンモードに相当する短絡したプレー
ンを介してデータの転送をイネーブルにする手
段を有し、前記モードは、前記短絡プレーンを
介して前記コントロールプロセツサ１０または
少なくとも前記モジユールアレイの１つのいず
れかから、前記他のモジユールアレイの少なく
とも１つまたは前記コントロールプロセツサ１
０のいずれか、またはその両方にデータを転送
するモードを有し、前記イネーブル手段は、前
記コントロールプロセツサにより選択される前
記モードの各々に対応し、それにより前記短絡
したプレーンの機能が前記コントロールプロセ
ツサによりプログラムすることのできる入力プ
ログラマブルモードデコーダ２５２とで構成さ
れることを特徴とする機能プログラマブル短絡
プレーン。 ２ 前記各列コントローラ１４８，２５０は、前
記疑似モジユール２４２，２４４，２４６の各列
との間で転送され、前記列コントローラ２４８，
２５０の他の１つから受信されるデータを一時的
に格納する列メモリレジスタ３１８を更に有した
ことを特徴とする請求項１に記載の機能プログラ
マブル短絡プレーン。 ３ 前記オペレーシヨンモードは、前記コントロ
ールプロセツサ１０からの共通データを、前記短
絡したプレーン２４０を介して、前記アレイプロ
セツサ６１の少なくとも１つの前記機能プレーン
のモジユール５８に転送するモードを有すること
を特徴とする請求項１または２に記載の機能プロ
グラマブル短絡プレーン。 ４ 前記共通データの転送は、前記アレイプロセ
ツサ６１にデータを送るのに必要な時間を実質的
に減少するように前記機能プレーンの少なくとも
１つのモジユール５８に対して同時に行われるこ
とを特徴とする請求項３に記載の機能プログラマ
ブル短絡プレーン。 ５ 前記オペレーシヨンモードは、１以上の前記
モジユール５８から、前記短絡したプレーン２４
０を介して１以上の前記機能プレーンのモジユー
ル５８にデータを転送するモードを有することを
特徴とする請求項１または２に記載の機能プログ
ラマブル短絡プレーン。 ６ 前記１以上のモジユール５８からのデータ転
送は、前記１のエレメントプロセツサ６０から前
記他のすべてのエレメントプロセツサ６０に同時
に送られる共通データであり、それによつて、前
記アレイプロセツサ６１内でのデータを実施する
のに必要な時間を実質減少することを特徴とする
請求項５に記載の機能プログラマブル短絡プレー
ン。 ７ 前記１以上のモジユール５８からのデータの
転送は前記複数のエレメントプロセツサ６０から
であり、各プロセツサは前記機能プレーンのモジ
ユールアレイのセパレート列に相互接続され、セ
パレートデータを供給し、前記アレイプロセツサ
６１の前記機能プレーン列モジユール内の列デー
タを実施するに必要な時間を実質的に減少するよ
うに前記機能プレーンの各列に相互接続された前
記エレメントプロセツサ６０の他のすべてのプロ
セツサに共通に前記データが転送されることを特
徴とする請求項５に記載の機能プログラマブル短
絡プレーン。 ８ 前記オペレーシヨンモードは、前記アレイプ
ロセツサ６１から前記コントロールプロセツサ１
０へのデータ転送モードを有し、前記データは、
前記プロセツサ６１内にあるデータの性質を、前
記コントロールプロセツサ１０に表示するよう
に、前記アレイプロセツサ６１の全エレメントプ
ロセツサ６０により供給されるデータの論理OR
であることを特徴とする請求項１または２に記載
の機能プログラマブル短絡プレーン。 ９ 前記オペレーシヨンモードは前記機能プレー
ンの各モジユールアレイから前記コントロールプ
ロセツサ１０へデータを転送するモードを有し、
前記モジユールアレイ列により供給された各デー
タは、前記アレイプロセツサ６１の各モジユール
アレイ列内にあるデータの性質を前記コントロー
ルプロセツサ１０に表示するように、前記アレイ
プロセツサ６１の各モジユールアレイ列に相互接
続されるエレメントプロセツサ６０により供給さ
れるデータの論理ORであることを特徴とする請
求項１または２に記載の機能プログラマブル短絡
プレーン。 発明の背景 この発明は一般にコンピユータを用いたデータ
分析の分野に関し、特に２次元構造のデータ群、
一般には画像データと呼ばれるデータ群を処理す
ることのできる、セルラアレイプロセツサ
（CAP）として知られる高度の専用コンピユータ
に関する。 画像処理の分野では、セルラアレイプロセツサ
はそのアーキテクチヤが画像処理のタスクに特に
適したコンピユータシステムとして一般に知られ
ている。実際の処理内容が異れば、それに合せて
設計も実質的には異るであろうが、セルラアレイ
プロセツサの一般的なアーキテクチヤはきわめて
独特である。一般には、システムは汎用デザイン
のコントロールプロセツサによつて制御される高
度の専用アレイプロセツサを有している。アレイ
プロセツサは、順に正則行列内の各セルとして分
配された多くのエレメントプロセツサから形成さ
れている。（このため“セルラアレイプロセツサ”
という名前が付けられた）このエレメントプロセ
ツサは必然的にみな同じであり、一般には機能プ
ログラマブルロジツク回路とメモリレジスタを有
している。このプログラマブルロジツク回路は一
般には、コントロールプロセツサによつて供給さ
れたデータと結合して、各メモリレジスタ内に格
納されたデータに“AND”、“OR”、“反転”およ
び“ローテート”といつたような限られた数の基
本的な論理算術機能を選択的に行うことができ
る。コントロールプロセツサは、共通命令バスを
介してエレメントプロセツサにリンクする。従つ
て全エレメントプロセツサは各メモリレジスタに
格納されたデータに共通の論理機能を施す場合、
別個にしかも同期を取つて動作する（これを単一
命令多重データすなわちSIMDオペレーシヨンと
共通に呼ぶ）。 セルラアレイプロセツサシステムは、特に画像
処理のアプリケーシヨンに適している。これはセ
ルラアレイ中のメモリレジスタにより、画像のデ
ジタル表示を直接プロセツサ内でマツピングでき
るからである。従つて、２次元構造のデータ群内
のデータの空間的相互関係は本質的に保持され
る。所望の画像処理アルゴリズムの遂行に対応し
て選択されたSIMD論理オペレーシヨンのシーケ
ンスをアレイプロセツサに行わせることにより、
画像の各ポイントデータは必須的に並列処理でき
る。当然、エレメントプロセツサを増やせば、処
理される画像の実行処理速度（エレメントプロセ
ツサによつて実行される毎秒当りの命令の数と同
時に動作するエレメントプロセツサの数の積）と
分解能を高めることができる。 セルラアレイプロセツサのアーキテクチヤはコ
ンピユータを用いたデータ分析というさらに一般
的な分野では比較的最近開発されたけれども、実
質的にはこのアーキテクチヤを用いた多くのシス
テムが開発されている。このようなシステムの多
くは特に汎用として設計されているけれども、か
なり専用のアプリケーシヨン用に相当数設計され
ている。多くの汎用アプリケーシヨンシステムの
記述が見られる。例えばS.F.Reddaway著、1973
年IEEE刊“コンピユータアーキテクチヤに関す
る第１回シンポジウムの手順”の第61頁乃至65頁
に記載された“DAP−分散型プロセツサ”が挙
げられる。さらに1974年６月４日にAaron H.
Westerに付与された米国特許第3815095号“汎用
アレイプロセツサ”、1976年９月７日にStewart
Reddawayに付与された米国特許第3979728号の
“アレイプロセツサ”（K.E. Batcher）、1979年発
行の“航空宇宙会議２におけるコンピユータの手
順”の93頁乃至97頁に記載された“大量並列プロ
セツサ（MPP）システム”、1979年３月13日に
Claude Timsitに付与された米国特許4144566号
の“スタツク補助高速メモリを有した並列型プロ
セツサ”が挙げられる。又多くの専用システムが
記載されている。例えば、1972年10月31日に
Richard Shivetyに付与された米国特許第
3701976号の“並列処理コンピユータ用浮動小数
点演算装置”、1977年12月27日にHermann
Schomberg他に付与された米国特許第4065808号
“ネツトワークコンピユータシステム”、および
1978年７月18日にRichard Stokes他に付与され
た米国特許第4101960号“科学計算プロセツサ”
が挙げられる。 これらのシステムのいずれも実施にあたつて
は、予測されるアプリケーシヨンにアレイプロセ
ツサを調整するように、極めて異つたエレメント
プロセツサの設計手法を用いている。これは基本
的には可能なアプリケーシヨンが極めて広範囲で
あり、又利用し得るサブコンポーネントも多種で
あることによる。しかしながら、これらのエレメ
ントプロセツサに共通して言えることは、エレメ
ントプロセツサの処理スピードを最適化するため
に高度のコンポーネントの相互接続を行つている
ことである。 エレメントプロセツサを高度に最適化するよう
な設計手法を用いた場合の欠点としては、特に、
予測されるデータ処理アプリケーシヨンに何らか
の重大な変更があつた場合、システム全体の処理
能力と効率を維持するためには、エレメントプロ
セツサを実質的に再設計しなければならなくな
る。この結果必然的に、サブコンポーネントをあ
まりにも専用化して相互接続してしまうと、エレ
メントプロセツサのコンポーネントの構成を大幅
に拡張あるいは変更しようとしてもできなくな
る。 発明の要約 独特のモジユールエレメントプロセツサの設計
手法を用いたアレイプロセツサアーキテクチヤは
同時係属出願に開示されている。このアレイプロ
セツサは複数のモジユールエレメントプロセツサ
から成る。データ交換サブシステムは各エレメン
トプロセツサモジユールを相互接続し、データの
転送を行う。これらのモジユールはその機能が多
種にわたつている。例えば、これらのモジユール
はメモリやアキユムレータであり、名目上入力プ
ログラマブルロジツク回路および密接に関係する
メモリレジスタを有している。各エレメントプロ
セツサがアーキテクチヤ上互いに並列になるよう
にアレイプロセツサの各モジユールが結合してい
る。エレメントプロセツサのデータ交換サブシス
テムの同時データ転送に基づく、アレイプロセツ
サ内のデータ転送は、それにより並列に行われ
る。これらのモジユールは又、エレメントプロセ
ツサと交叉して配置される機能プレーンとしてア
ーキテクチヤに結合している。それゆえ機能プレ
ーンは、各モジユールが別個のエレメントプロセ
ツサに結合したモジユールアレイで構成されてい
る。さらに、機能プレーンのモジユールは機能が
共通である。これにより機能プレーンモジユール
のメモリレジスタ内にある２次元構造のデータ群
は、特定の機能を有した機能プレーンに連続的に
送られることにより同一かつ並列処理が成され
る。 制御プロセツサはアレイプロセツサの動作を指
示するのに使用される。これらの制御プロセツサ
はアレイ／制御プロセツサインタフエース手段に
より相互接続されている。このインターフエース
により、制御プロセツサは、各アレイプロセツサ
の機能プレーンをランダムにアドレツシングしか
つ構成する。さらにこのインタフエースにより制
御プロセツサはアレイプロセツサとデータ交換す
ることができる。 アレイプロセツサのアーキテクチヤにおいて、
この発明はアレイプロセツサのデータ交換サブシ
ステムからのデータ又は前記サブシステムへのデ
ータを転送又は短絡する手段を提供する。この発
明によれな、前記手段は列短絡および全アレイを
短絡した機能プレーンにより得られる。この機能
プレーンは表面上アレイプロセツサの他の機能プ
レーンのモジユールアレイに相当する疑似モジユ
ールアレイを有している。従つて疑似モジユール
はエレメントプロセツサの各々に存在する。 短絡した機能プレーン内では、疑似モジユール
は、短絡された列データ交換サブシステムによつ
て各々が相互接続された列として関係している。
これらの列は、順に各々が列メモリレジスタを有
した列制御ロジツク回路と関係している。モード
デコードロジツク回路は列制御ロジツク回路の動
作構成を決定する。 短絡した機能プレーンは、多くの異るモードに
対して任意に構成し得る。これらのモードとして
次のものがある。(1)制御プロセツサからアレイプ
ロセツサの全データ交換サブシステムに共通にデ
ータ転送を行う。(2)第１行目のコーナの疑似モジ
ユールのデータ交換サブシステムから残りのデー
タ交換サブシステムへ共通にデータ転送を行う。
(3)列メモリレジスタから各疑似モジユール列のデ
ータ交換サブシステムに共通にデータ転送を行
う。(4)１行目の疑似モジユールのデータ交換サブ
システムから各疑似モジユールのデータ交換サブ
システムへ共通にデータ転送を行う。(5)アレイプ
ロセツサの全データ交換サブシステムから、制御
プロセツサへORを取つたデータの転送を行う。
(6)各列の疑似モジユールのデータ交換サブシステ
ムから各々対応する列メモリレジスタへORを取
つたデータの転送を行う。制御プロセツサと列メ
モリレジスタ間のデータを転送するユーテイリテ
イモードも設けられている。 この発明によれば、全画像データ群をアレイプ
ロセツサの１つ以上の機能プレーンに転送するに
必要な時間を短縮することができる。 さらに、共通データを同時に、アレイプロセツ
サの全エレメントプロセツサに供給することがで
きる。 さらに異るデータをアレイプロセツサの各列の
エレメントプロセツサに同時に転送し、共通デー
タを所定列のエレメントプロセツサの各々に転送
することができる。 さらに単一エレメントプロセツサ又は多くのエ
レメントプロセツサにより供給されたデータから
作られた全画像データ群は同時に作られ、アレイ
プロセツサの１つ以上の機能プレーンに転送する
ことができる。 さらにアレイプロセツサの全エレメントプロセ
ツサにより供給されたデータから派生したデータ
あるいはアレイプロセツサの異る列からのデータ
を、アレイプロセツサ内に存在するデータの性質
を示すものとして制御プロセツサに供給すること
ができる。 さらに、複数の機能プレーンをアレイプロセツ
サ内に設け、列並びに行データの転送をアレイプ
ロセツサ内で行えるように位置決めを行うことが
できる。

【図面の簡単な説明】

この発明は、添附図面と関連して下記詳細説明
を参照することにより、さらに良く理解すること
ができ、上述の利点および附随利点を即評価する
ことができる。なお各図面において同一部には同
一符号を付してある。 第１図はモジユラアレイプロセツサの概略ブロ
ツク図； 第２図はアレイプロセツサの動作を指示するの
に適した制御プロセツサの概略ブロツク図； 第３図は制御プロセツサ／アレイプロセツサイ
ンタフエースの概略ブロツク図の細部を示す図： 第４図は、第１図のアレイプロセツサに使用さ
れるエレメントプロセツサの概略ブロツク図の細
部を示す図； 第５ａ図は第４図に示すようにエレメントプロ
セツサを構成するように多くのモジユールを共通
に相互接続するデータバスとそれに関連したイン
タフエースロジツクを含むデータ交換サブシステ
ムの概略回路図； 第５ｂ図および第５ｃ図は第５ａ図に示す回路
に関連して、使用することのできるオープンコレ
クタバツフア回路と、オープンドレインバツフア
回路の詳細図； 第６図はメモリ機能型モジユールであるメモリ
レジスタと入力プログラマブルロジツク回路の概
略ブロツクおよび回路図； 第７図はアレイレベルのメモリ機能モジユール
を構成するメモリ機能プレーンの概略ブロツク
図； 第８図は制御プロセツサシステムとシリアルに
入出力データの互換性を持つことができるように
変形された、第７図に示されるメモリ機能プレー
ンの概略ブロツクおよび回路図； 第９図はアキユムレータ機能型モジユールの概
略ブロツクおよび回路図； 第１０図はアレイレベルのアキユムレータモジ
ユールを構成するアキユムレータ機能プレーンの
概略ブロツク図； 第１１図はカウンタ機能型モジユールのメモリ
レジスタと入力プログラマブルロジツク回路の概
略ブロツクおよび回路図； 第１２図は、コンパレータ機能型モジユールの
メモリレジスタと入力プログラマブルロジツク回
路の概略ブロツクおよび回路図； 第１３図はこの発明によるアレイプロセツサの
データレベルシフト動作を説明する概略タイミン
グ図； 第１４図は第７図のメモリ機能プレーンのデー
タ横シフト動作を説明する概略タイミング図； 第１５ａ図および第１５ｂ図は、第８図に示す
Ｉ／Ｏ機能プレーンのシリアル入出力データ交換
を説明する概略タイミング図； 第１６図は、この発明による列短絡および全ア
レイ短絡した機能プレーンの概略ブロツク図； 第１７図は第１６図に示す短絡した機能プレー
ンのモードデコードロジツクブロツクの概略回路
図； 第１８図は第１６図に示す短絡した機能プレー
ンの列制御ロジツクブロツクの概略回路図； 第１９図は、第１６図に示す短絡した機能プレ
ーンの最終列の制御ロジツクブロツクの概略回路
図； 第２０図は、短絡した機能プレーン疑似アレイ
のコーナ疑似モジユールの概略回路図； 第２１図は、短絡した機能プレーン疑似モジユ
ールアレイの最上列の概略回路図；および 第２２図は短絡した機能プレーン疑似アレイの
標準疑似モジユールの概略回路図である。

【発明の詳細な説明】 モジユラアレイプロセツサアーキテクチヤの
全体 上述したように、一般的なセルラアレイプロ
セツサ（CAP）システムは２つの基本要素で
構成されている。すなわち、アレイプロセツサ
と、このアレイプロセツサの動作を指示するの
に使用する制御プロセツサである。この発明
は、CAPシステムに特に適した柔軟性の高い、
アーキテクチヤ設計であるモジユール構造のア
レイプロセツサを提供する。しかしながら、こ
の発明は、実際には、開示されたモジユールア
ーキテクチヤである。たとえ物理用語を用いて
最良に記述したとしても、特定の物理実施例と
は、概念的に識別できる。しかしながら、この
発明を物理的に具現化しようとしたモードは、
1981年６月23日にJan Grinberg他に付与され
た米国特許第4275410号“３次元構造を有した
マイクロエレクトロニクス装置”および、1980
年12月16日にJon H.Myer他に付与された米国
特許第4239312号“プレーナアレイの並列相互
接続”に開示されている。この２つのUSPは、
この発明の譲受人に譲渡されている。 従つて、この発明の好適アーキテクチヤ実施
例であるアレイプロセツサ６１とプロセツサイ
ンタフエース６３を第１図に示してある。アレ
イプロセツサ６１は正Ｎ×Ｎアレイ内にセルと
して分配された複数のエレメントプロセツサ６
０から成り、それゆえある画像の画素分布ある
いは２次元構造のデータ群のデータ点と幾何学
的に一致する。これは代表的なCAPシステム
デザインと調和している。 エレメントプロセツサ６０は必須的に同一で
あり、各々は共通データバス６６を使用したデ
ータ交換サブシステムにより動作可能に相互接
続される複数の動作モジユール５８で構成され
る。アーキテクチヤ的には、エレメントプロセ
ツサ６０は、アレイプロセツサ６０を形成する
に際し、３次元空間を専用し、モジユール５８
は並行かつ互いに重り合う複数のアレイレベル
上に分配される。エレメントプロセツサ６０は
これらのアレイレベルを横切つて並列に延びて
いるので、各プロセツサは異るアレイレベル上
に存在する、対応したＮ×Ｎモジユールアレイ
の内の１つのモジユールを有している。 モジユール５８は、一般に、設計上互いに同
様である。これらのモジユールは、各エレメン
トプロセツサ６０内では必須的に独立したユニ
ツトであり、一般に入力プログラマブルロジツ
ク回路および緊密に相関したメモリレジスタと
で構成される。ロジツク回路は対応するメモリ
レジスタのデータと結合してデータ交換サブシ
ステムから受取つたデータに多くの相関する論
理動作およびデータ操作のための動作を行うよ
うにビツト−シリアル回路を用いている。ロジ
ツク回路は入力端子に適切に組合わせた論理信
号を作ることにより、特定の論理動作を行うよ
うに特にプログラムされ、又は構成されてい
る。 すなわち各プログラマブル入力信号の論理状
態により、論理回路の対応するセクシヨン又は
サブフアンクシヨンがイネーブルされたかある
いはデイスエーブルされたかが判断され、それ
によつて特定の論理動作のためのロジツク回路
を構成している。 しかしながら、モジユール５８は、多くの機
能的に識別し得るタイプのモジユールであり、
各モジユールは、基本的には同様の設計たが、
異る入力プログラマブルロジツク回路を有して
いる。これらの機能の異るモジユールはメモ
リ、アキユムレータ、カウンタおよびコンパレ
ータとして機能するモジユールを含むことがで
きる。これらの設計例は第６図、第９図、第１
１図および第１２図に示され、下記に詳述す
る。ロジツク回路の設計が前記設計例と同じで
ある限り、エレメントプロセツサ６０内のモジ
ユール５８として、実際には何らかの基礎デー
タ操作機能を実行することができる。すなわ
ち、入力プログラマブルロジツク回路は(1)ビツ
ト−シリアル演算のように標準の論理設計を有
し、(2)データの転送および格納を含む、汎用機
能型と一致しかつ汎用機能型に必要な論理動作
およびデータ操作動作を行うことができ、(3)モ
ジユール５８が共通のデータ交換手段を共有す
るように、一般にはデータトランスミツタ／レ
シーバから構成されるデータ転送回路を有す
る。従つてモジユールの機能ほ種類は上述した
ものに限られない。 エレメントプロセツサ６０は、このようにそ
れぞれのデータ交換サブシステム７４により、
動作可能に相互接続された複数のモジユール５
８から成つている。各複数のモジユール群５８
は、各々の機能の種類について任意数持つこと
ができる。しかしながら、各エレメントプロセ
ツサすなわちセルが機能的に同一であることを
必要とする汎用CAPシステム設計と同調する
ように、複合エレメントプロセツサ６０の各々
が同数の機能種類のモジユール５８を有する必
要がある。さらに、アレイプロセツサ６１が汎
用CAPシステム設計と同調してSIMDマシンと
して動作するには、アーキテクチヤ上各アレイ
レベルに存在するモジユール５８は同じ機能の
種類のものでなければならない。従つて各モジ
ユールアレイはアレイプロセツサ６１内のエレ
メントプロセツサ６０に交叉して配置されるメ
モリプレーンやアキユムレータプレーンのよう
な機能プレーンを形成している。さらに、所定
の機能プレーンを形成するモジユール５８は、
共通の論理機能を常に同時に実行し、それによ
つて固有にアレイプロセツサ６１のSIMD動作
を行わせるように制御するため動作可能に共通
に接続しなければならない。 上述したように、複合エレメントプロセツサ
６０内のモジユール群５８は、第５ａ図に示す
ようなデータ交換サブシステムによるモジユー
ル間のデータ転送のために、主として相互接続
されている。このサブシステムはデータバス６
６と複合エレメントプロセツサ６０の各モジユ
ール５８にある、必須的に同一な複数のデータ
バスインタフエース回路７６ａ−ｎで構成され
る。これらのバスインタフエース７６は、実際
にはそれぞれ対応する入力プログラマブルロジ
ツク回路の不可欠なセクシヨンである。 データバス６６に、複合エレメントプロセツ
サ６０のモジユール５８にある全バスインタフ
エース群７６が共通に相互接続される。この共
通性により、任意の数のモジユール５８を、ア
ーキテクチヤ的（および電気的）に他と等間隔
に、エレメントプロセツサ６０に組込むことが
できる。従つて、エレメントプロセツサ６０
は、適当数の機能種類のモジユール５８を組込
むことにより、特定又は汎用のアプリケーシヨ
ンに対して最適に構成し得る。 データ交換サブシステム７４により、複合エ
レメントプロセツサ６０内の任意数のモジユー
ル５８間でシリアルデータの転送を行うことが
できる。シリアルデータをコモンデータバス６
６に供給するには、各メモリレジスタからシリ
アルにデータバス６６にシフトされるので、そ
のデータを転送するために少くとも１つのバス
インタフエース７６を作らねばならない。一般
にそれぞれ異るデータをシリアルに転送するの
に２つ以上のモジユール５８を作つた場合を考
えると、このサブシステムは、これらのデータ
のANDを取るように機能する。これにより、
データバス６６に論理０を強制的に転送して各
シリアルデータのビツト衝突を解決している。
データが１つ以上のモジユール５８によつて受
取られるためには、それぞれのバスインタフエ
ース７６は、データバスからのシリアルデータ
を各入力プログラマブルロジツク回路に転送す
るように構成しなければならない。この結果デ
ータはシリアルに各メモリレジスタにシフトで
きるかあるいは入力プログラマブルロジツク回
路により動作できる。この回路からの積が次に
メモリレジスタにシフト入力される。従つて、
２つ以上のモジユール５８が同時にデータを受
取る場合、データは単に多くのメモリレジスタ
にコピーされるか、あるいは複合エレメントプ
ロセツサ６０にあるいずれかのモジユール機能
の種類と同じ論理動作をするか、あるいはその
両方が成される。最終的には、データを送信又
は受信するようには作られていないモジユール
５８は実効的に、機能的にデータバス６６から
切離される。これはバス６６にロジカル１を連
続的に送出するようにバスインタフエース７６
を構成することにより行われる。これにより、
サブシステムは、そのデータ衝突解消能力によ
り、データを実際には送信又は受信しないモジ
ユール５８を効果的に無視することができる。
従つて非動作モジユール５８は、電子的には接
続されているが、機能的には各データバス６６
と切離される。 第２図に示すコントロール（制御）プロセツ
サ１０は、第１図に示すプロセツサインタフエ
ース６３によりアレイプロセツサ６１のモジユ
ール５８に動作可能に接続される。このプロセ
ツサインタフエース６３は、第３図に示すよう
な複数のインタフエース回路４９で構成されて
いる。インタフエース回路４９はアーキテクチ
ヤ上各アレイレベルに存在し、アドレスデコー
ダ５０とコンフイギユレーシヨンラツチ回路５
２とで構成され、各入力端子は、それぞれアド
レスバス２０とコントロールバス２４により制
御プロセツサ１０に接続されている。 コンフイギユレーシヨンラツチ回路５２の出
力端子は次に対応する機能プレーンすなわち各
アレイレベルにあるモジユール５８に含まれる
入力プログラマブルロジツク回路のプログラマ
ブル入力に接続されている。特に、ロジツク回
路の対応するプログラマブル入力端子は各々一
緒に接続され、従つて各入力端子はコンフイギ
ユレーシヨンバス５６によりコンフイギユレー
シヨンラツチ回路５２の別の出力端子に接続さ
れている。従つて、コントロールプロセツサ１
０は各コンフイギユレーシヨンラツチ回路５２
を選択的にアドレツシングし、あらかじめ決め
られたコントロールワードを書き込むことがで
きる。コントロールワードの各ビツトは対応す
る入力プログラマブルロジツク回路の共通入力
信号のロジツク状態を表わしているので、コン
トロールワードは、各機能プレーン内にある全
モジユール５８の機能構成を効率良く定義する
ことができる。従つて、コントロールプロセツ
サ１０は、アレイプロセツサ６１内に各機能プ
レーンを別々に構成する簡単な手段を有してい
る。 上述したように、アレイプロセツサ６１の一
般的な動作は第２図に示すコントロールプロセ
ツサ１０により指示される。コントロールプロ
セツサ１０は一般的な設計のコンピユータシス
テム１２を有し、プログラムの格納とプログラ
ムシーケンサの機能、データ格納とＩ／Ｏデー
タバツフアリングおよびアレイプロセツサイン
タフエース６３のインタフエース回路４９への
ランダムアクセスの機能を有している。 コントロールプロセツサ１０によつて実行さ
れるプログラムは当然画像処理アルゴリズムに
基づいている。これらのアルゴリズムは一般に
公知技術であり、アレイプロセツサ６１と協働
することにより、フーリエ変換およびマトリク
ス乗算を含む信号解析および、コントラストの
強調、エツヂ定義およびオブジエクトロケーシ
ヨンを含む画像解析のようなタスクを行うこと
ができる。各アルゴリズムは、所望の情報を抽
出するために画像データ群に成される特定の論
理機能群を作り出す。これらの論理機能はアレ
イプロセツサ６１により簡単に行うことができ
る。すなわち、ある機能プレーンのメモリレジ
スタにマツプしていたデータ群を所望の機能を
有した他のプレーンのメモリレジスタに転送す
るようにアレイプロセツサ６１に指示すれば良
い。最小限の異る機能モジユール５８であつて
も、これらデータ群の連続転送、あるいはレベ
ルシフトを用いても、任意の画像処理アルゴリ
ズムを実行させることができる。レベルシフト
を行うに必要な特定のステツプを第１３図に示
し、以下詳述する。 モジユラアレイプロセツサの詳細な説明 Ａ コントロールプロセツサ 第２図に示したように、コントロールプロ
セツサシステム１０はアレイプロセツサ６１
の動作を指示するのに必要である。このシス
テム１０はアドバンスマイクロデバイス社製
AM2901マイクロプロセツサをベースにした
システムに代表される、高速、ビツトスライ
スシステムのような一般的設計のデジタルコ
ンピユータシステム１２を有する必要があ
る。しかしながら、この発明はコントロール
プロセツサ１０の設計にポイントがあるわけ
ではなく、むしろ、コントロールプロセツサ
を有する完全なアレイプロセツサシステムに
ポイントがある。従つて、コントロールプロ
セツサに要求される能力および、これらの能
力を供給する手段を、完全を期するため以下
に述べる。 コントロールプロセツサ１０は、アレイプ
ロセツサ６１を制御するために、アレイプロ
セツサインタフエース６３とインタフエース
するのに必要な全信号を供給することができ
なければならない。従つて、コントロールプ
ロセツサ１０はプロセツサインタフエース６
３のインタフエース回路４９をランダムにア
クセスするために、アドレスバス２０上のア
レイレベル選択アドレスを供給することがで
きなければならない。アドレスバス２０を構
成するライン数は望しくは10、少くともラン
ダムに選択可能なアレイレベル数の底数を２
とした場合の対数値である。コントロールプ
ロセツサはコントロールバス２４に16ビツト
のコントロールワードを供給できなければな
らず、従つて16ラインで構成するのが望し
い。アドレスおよびコントロールワードと関
連して、コントロールプロセツサ１０はアド
レスバリツドライン２２にアドレスバリツド
信号を供給し、アドレスと対応する制御ワー
ドが各バス上で安定状態にあることを示す必
要がある。最後に、コントロールプロセツサ
１０はリセツトライン２６にコンフイギユレ
ーシヨンラツチリセツト信号を供給し、プロ
セツサインタフエース６３にあるコンフイギ
ユレーシヨンラツチの全ビツトを非動作状態
にリセツトできなければならない。 コントロールプロセツサ１０は更に安定し
た高速（望しくは約10MHz）システムクロツ
ク信号（SYSCK）を供給できなければなら
ない。必要なSYS CK信号をシステムクロ
ツクライン２８に供給するために標準クロツ
クジエネレータ１４を使用することができ
る。さらにジエネレータ１４はライン３０に
信号を供給し、究極的にコンピユータシステ
ム１２とアレイプロセツサ６１との同期をと
ることができる。 コントロールプロセツサ１０は更に、
SYS CKから出力される、あらかじめ決め
られた数のクロツクパルスをゲート制御し
て、アレイプロセツサクロツク（CK）ライ
ン３８に送出できなければならない。これ
は、標準ダウンカウンタ回路とANDゲート
を有するクロツクカウンタとゲート１６を用
いて行うことができる。CKパルスのカウン
ト数は単方向データバス３２により、クロツ
クカウンタおよびゲート１６入力ラツチ回路
に供給される。クロツクカウンタおよびゲー
ト１６の動作はコントロールライン３４のダ
ウンカウントイネーブル信号により開始され
る。これに応答して、クロツクカウンタおよ
びゲート１６はANDゲート手段によりCKラ
イ３８上にSYS CKパルスの転送をイネー
ブルにし、他方あらかじめ決められた数の
SYS CKパルスをカウントダウンする。ダ
ウンカウントが終了すると、クロツクカウン
タおよびゲート１６はSYS CKパルスの転
送をデイスエーブルし、コンピユータシステ
ム１２に、コントロールライン３６上のダウ
ンカウント終了信号を供給する。 最後に、コントロールプロセツサシステム
１０は、データ入力／データ出力ライン４
６，４８上で、アレイプロセツサ６１とのシ
リアルデータ交換（データＩ／Ｏ）を行うこ
とができなければならない。これはシリアル
−パラレルおよびパラレル−シリア変換器１
８（変換器）を使用することにより可能であ
る。コンピユータシステム１２に一時的に格
納されていた、あるいはバツフアリングされ
ていた２次元構成のデータ群からの１データ
ワード群は並列に双方向製データバス４０に
より変換器１８に供給される。16ビツトの好
適ワード長を有した、各並列データワードは
データ出力ライン（DO）４８を介して、ア
レイプロセツサ６１にシリアルに転送され
る。逆に、アレイプロセツサ６１に格納され
たデータ群からのシリアルデータワードはデ
ータ入力（DI）ライン４６を介して、変換
器１８に転送し得る。従つてデータワードは
並列に変換され、データバス４０を介してコ
ンピユータシステム１２に転送される。 コントロールライン４２および４４は、コ
ンピユータシステム１２により供給され、変
換器１８のシリアルデータ入力パラレルデー
タワードリードオペレーシヨンおよびパラレ
ルデータワードライト、シリアルデータ出力
オペレーシヨンをそれぞれ制御する。変換器
１８によるデータのシリアル／パラレル変換
は、クロツク信号ライン３８を介して変換器
１８にクロツクカウンタおよびゲート１６か
ら供給されるCKパルスに応答し、かつ同期
が取られる。CKパルスはさらにアレイプロ
セツサ６１にも同時に供給される。従つて、
クロツクのダウンカウント数が直接コントロ
ールプロセツサ１０とアレイプロセツサ６１
との間で交換されるデータのワード長を決定
する。第３図に示すように、CK、DIおよび
DOライ３８，４６，４８は各インタフエー
ス回路４９を介して、対応するアレイレベル
の機能プレーンに配線されている。 Ｂ アレイプロセツサ 上述したように、アレイプロセツサ６１は
複数のエレメントプロセツサ６０で構成さ
れ、エレメントプロセツサ６０は機能の異る
複数のモジユール５８で構成される。概念的
に、各エレメントプロセツサ６０が並列であ
り、それによつてアレイプロセツサ６１内の
データの流れを並列化するように各モジユー
ル５８が関連し合つている。各エレメントプ
ロセツサ６０のモジユール５８は、それぞれ
のデータ交換サブシステムの単一データバス
６６によつてのみ相互接続されているので、
そこでのデータの流れは正確にはビツトシリ
アルと言える。しかしながら、並列エレメン
トプロセツサ６０の共通かつ同時動作により
ワードパラレルとも言える。このワードパラ
レル、ビツトシリアル動作により、アレイプ
ロセツサ６１は効果的に、全画像を一度に処
理することができる。さらに、この種の動作
により、種々の機能のモジユールのロジツク
回路を作るのにかなり簡単なシリアル演算回
路を使用することができる。 共通のワードパラレル、ビツトシリアルモ
ード動作を行うために、モジユール５８はさ
らに、エレメントプロセツサ６０と交叉し
て、機能プレーンとして関連している。各プ
レーンは、アレイプロセツサ６１のアレイレ
ベル上にある共通機能のモジユール５８で構
成されている。それによつていくつかの種類
のモジユール５８が、メモリ、アキユムレー
タ、カウンタおよびコンパレータというよう
な機能プレーンとして動作する。 Ｃ プロセツサインタフエース コントロールプロセツサ１０は、第１図に
示したプロセツサインタフエース６３を共に
構成する各インタフエース回路４９により各
機能プレーンと動作可能に相関する。第３図
を参照すると、各インタフエース回路４９
は、単一の、望しくは16ビツト幅のワードパ
ラレルデータラツチ回路と相関されるアドレ
スデコーダ５０で構成される。アドレスデコ
ーダ５０のアドレス入力端子およびアドレス
バリツド入力端子およびコンフイギユレーシ
ヨンラツチ回路５２のデータ入力端子および
ラツチリセツト入力端子は、プロセツサイン
タフエース６３のインタフエース回路４９の
対応する全入力端子と共に、アドレスバス２
０の並列ライン、アドレスバリツドライン２
２、コントロールバス２４およびコンフイギ
ユレーシヨンラツチリセツトライン２６に接
続されている。各アドレスデコーダ５０は更
に動作可能に、ラツチイネーブルライン５４
により各コンフイギユレーシヨンラツチ回路
５２に接続されている。このようにして供給
されるコンフイギユレーシヨンラツチ回路５
２のデータ出力ラインは、アレイプロセツサ
６１の別個の機能プレーンと動作的に相関す
る複数のコンフイギユレーシヨンバス５６を
形成する。 次にプロセツサイタフエース６３の動作に
ついて述べる。インタフエース６３内のアド
レスデコーダ５０はアドレスバス２０上のコ
ントロールプロセツサ１０により供給される
特定のアレイレベル選択アドレスに応答す
る。従つて、特定のインタフエース回路４９
の動作は、アドレスバリツドライ２２上にア
ドレスバリツド信号がある場合に、アドレス
デコーダ５０が対応するアドレスをアドレス
バス２０上に検出すると、始動される。この
とき、アドレスデコーダ５０はラツチイネー
ブルライン５４上にラツチイネーブル信号を
発生する。これに応答して、コンフイギユレ
ーシヨンラツチ回路５２は、アレイレベル選
択アドレスに関連して、コントロールプロセ
ツサ１０により供給されるコントロールワー
ド、すなわち現在コントロールバス２４上の
コントロールワードをラツチする。一度ラツ
チされると、コントロールワードの各ビツト
がコンフイギユレーシヨンバス５６の各並列
ラインにある信号のロジツク状態を直接表わ
す。ラツチ回路５２にラツチされているコン
トロールワードは、新しいコントロールワー
ドがラツチ回路５２にアドレツシングされる
かあるいはコンフイギユレーシヨンラツチリ
セツト信号がリセツトライン２６に受信され
るかする迄変わらない。 Ｄ メモリ機能プレーン 特定のモジユール５８の機能の種類ならび
にその対応する機能プレーンは入力プログラ
マブルロジツク回路の特定の設計により決定
される。メモリ機能の入力プログラマブルロ
ジツク回路は第６図に示される。種々のプロ
グラマブル入力信号をその機能の定義と共に
テーブルにリストアツプする。 メモリモジユールは２つの主機能を有する
ように設計される。その第１は２次元構成の
データ群から単一データワードを格納するこ
とである。これにより全体の画像がメモリ機
能プレーンに直接マツピングされ、それによ
り、構成データワードの空間相互関係を固有
に保持することができる。第２の機能はデー
タワードを、隣接するエレメントプロセツサ
の対応するメモリモジユール、すなわち機能
プレーン内の最も近接する４つのモジユール
の１つに横方向に転送することである。この
機能は、全体のメモリ機能プレーンという点
から考えると、画像の空間保全状態を損うこ
となくプレーン内の４つの直交方向のいずれ
かの方向に横方向に全画像をシフトすること
を可能にする。次に、これらの機能を供給し
得るメモリロジツク回路について説明する。 第６図に示すように、メモリロジツク回路
１０２の中心構成部は当然メモリレジスタ１
１８であり、16ビツト長であることが望し
い。クロツクイネーブル信号は、ANDゲー
ト１２０のCLKプログラマブル入力に印加
されると、コントロールプロセツサ１０によ
りCKライン３８上に供給される所定数のク
ロツクパルスをメモリレジスタ１１８に印加
することを可能にする。印加された各クロツ
クパルスによりメモリレジスタ１１８内のデ
ータが１ビツトだけ右にシフトされ、それに
より、メモリレジスタ１１８からの又はメモ
リレジスタ１１８への双方向のデータのシリ
アル転送が得られる。従つて、CKパルスが
印加されると、メモリレジスタ１１８の最上
位ビツト（MSB）又は最下位ビツト（LSB）
からのシリアルデータが、MSBプログラマ
ブル入力信号１２５のロジツク状態により、
データセレクタ回路１２４を介して、最も近
くの出力ライン１０４に転送される。これに
よつて各機能プレーン内の最も近接する４つ
のメモリモジユールの各々にシリアルデータ
が供給可能になる。最も近接する出力ライン
１０４上のデータはさらに極性選択回路１５
０に供給され、POLプログラマブル入力信
号１４８のロジツク状態により、データの極
性が反転される。そこからのデータは次にデ
ータライン８２を介してメモリモジユールの
データバスインタフエース回路７６のデータ
転送セクシヨンに供給される。そこで、デー
タはNORゲート８０によりプログラマブ
ル入力ライン８４上の出力イネーブル信号と
結合される。この結果オープンコレクタ出力
バツフア８６によりデータ又はロジツク１の
いずれかをデータバスライン６６上にバツフ
アリングし、それによつて各エレメントプロ
セツサ６０の他のモジユール５８に供給可能
にする。第５ｂ図に示すような標準オープン
コレクタ、エミツタ接地バイポーラ出力バツ
フアあるいは第５ｃ図に示すようなオープン
ドレイン、ソース接地の出力バツフアを、使
用するロジツクフアミリーに応じて用い、モ
ジユールロジツク回路を構成することができ
る。 データはさらに、CKパルスが印加される
とMSBを介してメモリレジスタ１１８にシ
リアルに入力される。この入力データは多く
の異るデータ源からのデータ積として多入力
NANDゲート１２６により供給される。こ
のようなデータ源の１つがデータバスインタ
フエース回路７６のデータレシーバセクシヨ
ンである。そこで、ロジカルNANDゲート
８８を用いて、Ｉプログラマブル入力ライン
９２上のデータ入力イネーブル信号とデータ
バス６６上のデータとを結合する。受信した
シリアルデータ又はロジツク１が、その結果
として入力ライン９３を介してNANDゲー
ト１２６に、データ入力イネーブル信号のロ
ジツク状態に応じて供給される。

【表】 イネーブル の
受取をイネーブルにする。

【表】 エツジ検出
、非動作時ロウレベル
もう一つのデータ源はメモリレジスタ１１
８自身である。レジスタから最も近接するデ
ータ出力ライン１０４上へのデータ出力は、
NANDゲート１２８のRECプログラマブル
入力端子１３０へ印加される再循環イネーブ
ル信号と結合される。これにより、メモリレ
ジスタ１１８の出力端子から再循環された反
転データ又はロジツク１のいずれかが、入力
ライン１２９を介してNANDゲート１２６
に供給される。 残りのデータ源は、４つの最も近接したメ
モリモジユールである。いずれの場合にも、
最も近接データ出力ライン１０６，１０８，
１１０，１１２上のデータは、各ロジカル
NANDゲート１３２，１３６，１４０，１
４４のSI、WI、NIおよびEIのプログラマブ
ル入力端子１３４，１３８，１４２，１４６
の方向性入力イネーブル信号と結合される。
最も近接するモジユールからの反転データ又
はロジカル１のいずれかが、NANDゲート
１２６への入力信号として供給される。 エレメントプロセツサ６０と交叉するアレ
イプロセツサ６１の断面として概念的に見た
メモリ機能プレーン１００を第７図に示す。
メモリ入力プログラマブルロジツク回路１０
２を有するモジユール５８はＮ×Ｎのアレイ
に構成されている。メモリ機能プレーン１０
０のロジツク回路１０２は、双方向のシリア
ルデータの転送のために、４つの最も近接す
るロジツク回路の各各に相互接続される。機
能プレーン１００のコーナモジユール１０２
_１，１を考えると、このモジユールはデータを最
も近接するデータ出力ライン１０４により、
隣接するモジユール１０２_1,2，１０２_1,oおよ
び１０２_o,1にデータを供給する。コーナモジ
ユール１０２_1,1はさらに、それぞれ最も近接
するデータ出力ライン１０８，１１２，１１
０，１０６により各最も近接するモジユール
からのデータを受取る。従つて、図からわか
るように、最も近接する相互接続ラインがメ
モリ機能プレーン１００のモジユールアレイ
の回りを取り巻いているので、Ｎ×Ｎアレイ
のエツヂ境界でデータを損失することが無
い。 制御のために、モジユールのロジツク回路
１０２は、メモリ機能プレーン１００に対応
したインタフエース回路４９のコンフイギユ
レーシヨンバスに共通に接続されている。各
モジユール入力プログラマブルロジツク回路
１０２のプログラマブル入力端子は、バス５
６の各並列ラインが所定のプログラマブル入
力端子の全てに共通に接続されるように、接
続される。従つてメモリ機能プレーン１００
内にある全モジユール入力プログラマブルロ
ジツク回路１０２は常に動作可能にかつ互い
に同じに構成される。これは、これらのプロ
グラマブル入力端子のロジツク状態が、対応
するプロセツサインタフエース回路４９のデ
ータラツチ回路５２にあるコントロールワー
ドにより作られるからである。 最後に、コントロールプロセツサ１０のク
ロツクカウンタおよびゲート１６により発生
されるクロツクパルスがクロツクライン３８
により、入力プログラマブルロジツク回路に
共通に供給される。 Ｅ Ｉ／Ｏ機能プレーン 第８図に示すようにＩ／Ｏ機能プレーン１
５２は、コントロールプロセツサ１０により
シリアルデータ交換を可能にするようにモデ
フアイされたメモリ機能プレーンである。テ
ーブルは、Ｉ／Ｏ機能プレーンにより要求
される種々の入出力のリストと機能を説明し
たものである。 Ｉ／Ｏ機能プレーン１５２は実質的にはメ
モリ機能プレーン１００と同一である。しか
しながら、これらは、Ｉ／Ｏ機能プレーン１
５２が、コントロールプロセツサ１０により
DOライン４８上に供給されるデータと、隣
接するメモリモジユール１０２_1,oにより、最
も隣接するデータ出力ライン１１２上に供給
されるデータとの間のデータを選択するシリ
アルデータレシーバ／セレクタ１５４を有し
ているという点で異る。いずれかのデータ源
からのデータは東データ入力ライン１１２′
上のメモリロジツク回路１０２_1,1に供給され
る。これら２つのデータ源間の選択は、
EXIOプログラマブル入力ライン１５６上に
ある外部Ｉ／Ｏ信号に依存する。さらにＩ／
Ｏ機能プレーン１５２はさらにシリアルデー
タトランスミツタ回路１５５を有している。
この回路は、バスインタフエース回路７６の
データ送信部と機能的に同一である。メモリ
ロジツク回路１０２_o,oの最も隣接するデータ
出力ライン１６０はデータをデータ送信回路
１５５に供給する。このデータはNORゲー
ト８０によりEXIOプログラマブル入力ライ
ン１５６上の外部Ｉ／Ｏ信号と結合され、オ
ープンコレクタバツフア回路８６によりDI
ライン４６上にバツフアリングされる。デー
タバスインタフエース回路７６の動作と同様
に、最も隣接するデータ出力ライン１６０上
にあるデータ又はロジツク１のいずれかが送
信され、この選択はEXIO信号のロジツク状
態による。従つて、プログラマブル入力端子
１５６上のEXIO信号がロジツク０のとき、
データレシーバ／セレクタ回路１５４は最上
行のコーナのメモリロジツク回路１０２_1,1に
最も隣接するデータ出力ライン１１２からの
データを供給し他方データ送信回路１５５は
ロジツク１をDIライン４６上に送信する。 この構成では、Ｉ／Ｏ機能プレーン１５２
は動作的にメモリ機能プレーン１００と同一
である。逆の構成の場合には、EXIO信号が
ロジツク１のとき、データレシーバ／セレク
タ１５４は、最上行、コーナのメモリロジツ
ク回路１０２_1,1にDOライン４８を介してコ
ントロールプロセツサ１０からのデータを供
給し、他方データ送信回路１５５は最下行コ
ーナのメモリロジツク回路１０２_o,oの最も隣
接するデータ出力ライン１６０からのデータ
をシリアルに、DIライン４６を介してコン
トロールプロセツサ１０に供給する。

【表】 の
シリアル転送をイネーブルにする。

【表】 のデータ
転送用単方向シリアルデータバス
Ｆ アキユムレータ機能プレーン アキユムレータ機能プレーンのモジユール
５８は各々第９図に示すようなアキユムレー
タ型の入力プログラマブルロジツク回路１７
２を有している。表３はアキユムレータロジ
ツク回路１７２およびアキユムレータ機能プ
レーンと同等の各プログラマブル入力のリス
トと機能の説明をしたものである。 アキユムレータモジユールはシリアルに２
つのデータワードを合計し、その結果を格納
する。従つて第９図に示すように、アキユム
レータロジツク回路１７２は実質的に、望ま
しくは16ビツト長のメモリレジスタ１８０
と、キヤリー回路１８２を有した１ビツトフ
ルアダーとで構成される。メモリロジツク回
路１０２の場合のように、NANDゲート１
８４を用いて、CKライン３８上にクロツク
カウンタおよびゲート１６により発生される
クロツクパルスをCLKプログラマブル入力
ライン１８６上のクロツクイネーブルと結合
する。これにより、クロツクパルスをメモリ
レジスタ１８０へ選択的に印加することが可
能となる。クロツクパルスを印加する毎に、
メモリレジスタ１８０はシリアルシフトレジ
スタとして作動し、レジスタ内のデータを１
ビツト右にシフトする。データはデータセレ
クタ回路１７４を介してメモリレジスタ１８
０からデータバスインタフエース回路７６に
出力される。データセレクタ回路１７４は一
般的な設計のものであり、メモリレジスタ１
８０の最上位ビツト又は最下位ビツトのいず
れかからの出力データを、MSBプログラマ
ブル入力ライン１７６上の最上位ビツト信号
のロジツク状態に応じてデータ出力ラインに
出力データを選択的に出力する。データセレ
クタ出力ライン１７５上にあるデータのデー
タバス６６への転送はバスインタフエース回
路の０プログラマブル入力ライン８４上の出
力信号に依存する。このデータはRECプロ
グラマブル入力１７７上にある再循環信号の
ロジツク状態に応じて、再循環NANDゲー
ト１７８を介して再循環することができ、究
極的にはメモリレジスタ１８０に循環され
る。キヤリーを有した１ビツトフルアダー
は、１ビツトフルアダーと１ビツトキヤリー
ラツチ回路として動作する、適切に接続され
たフリツプフロツプ１９０で構成されるのが
望しい。キヤリー付１ビツトフルアダー１８
２はメモリレジスタ１８０に再循環されるデ
ータおよびバスインタフエース７６により供
給されるデータバスライン６６からの入力デ
ータのいずれかあるいは両方を受取る。デー
タの累算前に各プログラマブル入力ライン１
９２，１９３上に、ADD信号又はSUB信号
があるかどうかおよび入力データが真かある
いは反転されているかどうかに応じてこのデ
ータの和又は差がキヤリー付１ビツトフルア
ダー１８２からクロツクに同期して出力さ
れ、メモリレジスタ１８０に入力される。 従つて２つのデータワードを加算するのに
２ステツプの手続が必要である。第１のステ
ツプはバスインタフエース７６からの第１デ
ータワードをメモリレジスタ１８０にシリア
ルに加算することである。これは従前にメモ
リレジスタ１８０にあたつたデータの再循環
をデイスエーブルすることにより成される。
次に第２データワードがバスインタフエース
７６からシリアルに入力される。同時に第１
データワードがメモリレジスタ１８０から再
循環され、両データは同期してキヤリ付１ビ
ツトフルアダー１８２に印加される。この結
果得られたシリアル合計値がシフトされ又同
期をとつてメモリレジスタ１８０に入力され
る。この合計値は更に付加データと加算され
るかあるいは各エレメントプロセツサ６０内
の他のモジユール５８にシリアルに転送され
る。

【表】 に
する。

【表】

【表】 エツヂ検出
、非動作時ロウレベル
Ｎ×Ｎマレイのアキユムレータモジユール
１６８で構成されるアキユムレータ機能プレ
ーン１６６は、第１０図に示されており、
各々アキユムレータ入力プログラマブルロジ
ツク回路１７２を有している。メモリおよび
Ｉ／Ｏ機能プレーンの場合のように、アキユ
ムレータモジユール１６８はコンフイギユム
レーシヨンバス５６により対応するプロセツ
サインタフエース回路４９に共通に接続され
ている。従つて、アキユムレータロジツク回
路１７２の対応するプログラマブル入力ライ
ンは共通接続され、さらにコンフイギユムレ
ーシヨンバス５６の各並列ラインに接続され
ている。これにより、コントロールプロセツ
サ１０によりコンフイギユムレーシヨンラツ
チ回路５６に選択され、書込まれたコントロ
ールワードが、アキユムレータ回路１７２の
各プログラマブル入力信号のロジツク状態を
共通に作ることができる。従つて、コントロ
ールプロセツサ１０により直接選択されるア
キユムレータ機能プレーンに共通構成のアキ
ユムレータロジツク回路群１７２がある。コ
ントロールプロセツサ１０のクロツクカウン
タおよびゲート１６により発生する所定数の
クロツクパルスは、クロツクライン３８によ
り各アキユムレータモジユール１６８および
ロジツク回路１７２に共通に設けられてい
る。 Ｇ カウンタ機能プレーン カウンタ入力プログラマブルロジツク回路
を第１１図に示す。プログラマブル入力信号
および対応するカウンタ機能プレーンのリス
トと記述を表４に示す。 カウンタロジツク回路２００はデータバス
６６上のデータのビツトの加算を行うように
設計されている。従つて、カウンタロジツク
回路２００は必須的に標準５段バイナリカウ
ンタ２０４と対応する５ビツトメモリレジス
タ２０２で構成されている。動作中、データ
はバスインタフエース回路を介してデータバ
ス６６からバイナリカウンタ２０４の第１段
により受信される。バスインタフエース回路
７６の受信部は先にイネーブルになり、デー
タバス６６から各データビツトを受取つた後
すぐデイスエーブルされる。受信した各ロジ
ツク１のデータビツトがバイナリカウンタ２
０４の第１段をクロツクし、他方ロジツク０
を受信した場合には、バイナリカウンタには
何の影響もない。従つて、バイナリカウンタ
２０４は、データバス６６上にシーケンシヤ
ルに存在するロジツク１データビツトの数を
カウントする。これにより、カウンタ２０４
は１ビツトフルアダーとして機能する。バイ
ナリカウンタ２０４の出力信号から連続的に
得られるバイナリカウント値は、パラレルデ
ータセツト信号をSETプログラマブル入力
ライン２１０に印加することによりパラレル
イン、シリアルアウトメモリレジスタ２０２
に転送することができる。このカウント値
は、CLKプログラマブル入力ライン２０６
に、クロツクイネーブル信号によりイネーブ
ルになつたCKライン３８上のクロツクパル
スを印加するのに応答して、バスインタフエ
ース回路の送信部に最小位ビツトを先頭にし
てメモリレジスタ２０２からシフト出力され
る。バイナリカウンタ２０４はリセツト信号
をＲプログラマブル入力ライン２０８に印加
することにより、いつでもクリアできる。 制御のために、カウンタ機能プレーンとし
てのカウンタロジツク回路２００の相互接続
は、アキユムレータ機能プレーン１６６内の
アキユムレータロジツク回路１７２の相互接
続ときわめて類似している。カウンタロジツ
ク回路２００の対応するプログラマブル入力
ラインはそれぞれ一緒に接続され、さらに対
応するコンフイギユムレーシヨンバス５６の
並列ラインに接続されている。従つて、カウ
ンタ機能プレーンのカウンタロジツク回路２
００の動作は共に共通かつ同期している。

【表】

【表】 ヂ検出、非
動作時ロウレベル
Ｈ コンパレータ機能プレーン コンパレータ入力プログラマブルロジツク
回路２１６は第１２図に示されている。表５
はこのロジツク回路２１６の各プログラマブ
ル入力信号および同等の対応する機能プレー
ンのプログラマブル入力のリストと機能説明
を示している。コンパレータロジツク回路２
１６は２つのデータワードを比較するのに３
ステツプの手続を取つている。第１ステツプ
において、バスインタフエース回路７６によ
りデータバス６６からのデータワードが受信
され、メモリレジスタ２１８に入力される。
これは、CLKプログラマブル入力ライン２
２２上のクロツクイネーブル信号により
NANDゲート２２０を介して供給されたク
ロツクパルスの印加に応答してメモリレジス
タ２１８の最上位ビツト位置を介してデータ
ワードをシリアルにシフト入力することによ
り行われる。このステツプはメモリレジスタ
２１８の従前にあるデータの再循環を行うこ
となしに行われる。すなわちロジツク０が
RECプログラマブル入力ライン２２６に印
加され、それによりデータの再循環をデイス
エーブルにする。第２ステツプはメモリレジ
スタ２１８内に現在あるデータと、データバ
ス６６を介してロジツク回路２１６にシリア
ルに供給された第２データとの比較を実際に
行うことである。この２つのワードは、最小
位ビツトを先頭にしてコンパレータサブ回路
２２３の各入力端子に同時にシリアルに印加
される。第１データワードはメモリレジスタ
２１８にあるデータワードの再循環をイネー
ブルにすることによりコンパレータサブ回路
２２３のＡ入力ラインに印加される。第２デ
ータワードはCMPプログラマブル入力ライ
ン２２８上のコンペアイネーブル信号により
イネーブルになつたコンペアNANDゲート
２２９によりコンパレータサブ回路２２３の
Ｂ入力ラインに、データバス６６から直接転
送される。この２つのデータはシリアルに印
加されるので、コンパレータサブ回路２２３
は対応するビツトを比較し、その累積結果が
コンパレータステート出力ラツチ回路２２４
により格納される。すなわち、コンパレータ
ステート出力ラツチ回路２２４は２つのデー
タワードの比較状態を連続的に表わす、大き
い、小さいおよび等しいという３つの出力信
号を作る。比較後コンパレータステート出力
ラツチ回路２２４からの３つの出力信号はラ
ツチされ、それによりリセツト信号がＲプロ
グラマブル入力ライン２３６上に印加される
ことによりリセツトされる迄、累積比較の状
態を保持する。当然、第２の、すなわちシリ
アル比較のステツプは両データワードの最上
位ビツトが比較されたとき終了する。第３の
最終ステツプの比較手続はコンパレータステ
ート出力ラツチ回路２２４の出力信号の特定
の比較状態をテストすることである。このた
めに、ラツチ回路２２４の出力信号がそれぞ
れ３つのNANDゲート２３１，２３３，２
３５に接続される。この３つのNANDゲー
トの出力信号は、その出力信号がバスインタ
フエース回路７６に供給される３入力
NANDゲート３３８により結合される。こ
れらのゲート２３１，２３３，２３５は、そ
れぞれＧ，Ｌ，Ｅの入力ラインを有してい
る。これらのラインはＡ＞Ｂ又はＡＢのよ
うにコンパレータ出力ラツチ状態のいずれか
１つ又はその組合に対して選択的にテストす
るのに使用することができる。従つて２つの
データワード間の比果結果が、第１データワ
ードが第２データワードより大きい場合、第
２ステツプの手続に続いて、コンパレータス
テート出力ラツチ回路のＡ＞Ｂ出力がロジツ
ク１になる。さらに“大きい”および“等し
い”の各信号がそれぞれＧおよびＥプログラ
マブル入力ライン２３０，２３４に第３ステ
ツプで印加される。この結果３入力NAND
ゲート２３８は、第１データワードが第２デ
ータワードより大きいか又は等しいのいずれ
かであることを示すロジツク１信号をバスイ
ンタフエース回路７６に転送する。

【表】 ブル
にする。

【表】 エツヂ検出
非動時ロウレベル
カウンタ機能プレーンに関し、制御のため
にコンパレータ機能プレーン内のコンパレー
タロジツク回路２１６の相互接続はアキユム
レータプレーン１６６内のアキユムレータロ
ジツク回路１７２の相互接続にきわめて類似
しているコンパレータロジツク回路２１６の
対応するプログラマブル入力ラインはそれぞ
れ接続され、さらに対応するコンフイギユム
レーシヨンバス５６の並列ラインに接続され
ている。従つてコンパレータ機能プレーンの
コンパレータロジツク回路２１６の動作は共
通かつ同期が取られている点で固有である。 Ｉ データ変換サブシステム 上述したように、第５ａ図に示すデータ変
換サブシステムは、複合エレメントプロセツ
サ６０内のいずれかのモジユールが、データ
バス６６に、同期してデータを送信したりあ
るいはデータバス６６からのデータを同期し
て受取ることが可能なように作動する。デー
タ交換サブシステムは更にデータバス６６か
ら、非動作モジユールを機能的に切離す。こ
れらの機能を供給するために、データバスサ
ブシステム７４はデータバス６６、抵抗負荷
７８、データバス６６上のデータ信号のロジ
ツク状態を検出するデータバス６６に動作可
能に接続された多くのデータレシーバおよび
データバス６６に動作可能に接続された多く
のデータトランスミツタを有している。エレ
メントプロセツサ６０のモジユール５８を相
互接続するのに使用されるデータ交換サブシ
ステムの場合、これらのデータトランスミツ
タおよびレシーバは対になつて複数の同一デ
ータバスインタフエース回路７６_a-oを形成
することができ、各回路は複合エレメントプ
ロセツサ６０の各モジユールに組込むことが
できる。抵抗負荷７８は抵抗であり、抵抗性
を有して接続されたFETすなわち導電性バ
スライン６６と電圧源（図示せず）との間に
接続されたFETであることが望ましい。こ
の電圧源はデータバス６６を通常ロジツク１
に保持するのに十分な電圧である。 バスインタフエース回路７６およびデータ
トランスミツタおよびレシーバの好適設計例
をセクシヨン、上記Ｄのメモリ入力プログ
ラマブルロジツク回路１０２に関連して述べ
る。この回路１０２の特徴は次の通りであ
る。(1)回路７６のトランスミツタ部のデータ
出力バツフア８６は第５ｂ−ｃ図に示すよう
にオープンコレクタ設計である。(2)出力イネ
ーブル信号がＯプログラマブル入力ライン８
４に印加されると、データライン８２上のバ
スインタフエース回路７６に供給されるデー
タはデータバス６６に送信される。(3)出力イ
ネーブル信号がＯプログラマブル入力ライン
８４から消えると、バスインタフエース回路
はロジツク１を発生しデータバス６６上に連
続的に送信する。(4)入力イネーブル信号が
プログラマブル入力ライン９２に印加される
と、データバス６６から受信したデータライ
ン９３に送られる。従つてデータを送信する
ときは、各バスインタフエース回路７６はデ
ータがデータバス６６のロジツク状態をロジ
ツク０状態にする能力を有しさえすれば良
い。従つてデータバス６６のロジツク状態が
ロジツク１であるのは、全バスインタフエー
ス回路７６_a-oがロジツク１を送信している
ときか、各モジユールをデータバス６６から
機能的に切離したときである。逆に、いずれ
かのバスインタフエース回路がロジカル０を
送信している場合には、データバス６６はロ
ジカル０状態にある。従つてデータ交換サブ
システムは効果的にデータバス６６上に送信
される全データのワイヤドANDを、データ
を受取るように構成されたバスインタフエー
ス回路７６に供給する。従つて、送信される
データの衝突が、ロジカルAND条件の適用
により回避される。この所望の帰結は、機能
プレーン間でデータが転送されるときはいつ
でもアレイプロセツサ６６によりデータに応
じた処理が可能になるということである。す
なわち、アレイプロセツサ６１のデータ交換
サブシステムの衝突回避能力は２種類以上の
画像を機能プレーン間で同時に転送させるこ
とにより、意図的に生じさせることができ
る。各データ交換サブシステムにより実際に
送信されるデータは当然各エレメントプロセ
ツサ６０の送信モジユール５８に含まれる各
データによる。従つてアレイプロセツサ５１
は、結果として得られる画像が２つ以上の画
像の各データに依存するようなデータ依存動
作すなわちマスキング動作を行うことができ
る。この特徴は、後述するセクシヨン（）
Ｅの例によりさらに説明する。 入力プログラマブルロジツク回路を各デー
タバス６６に接続するために共通のバスイン
タフエース７６を使用することは実質的に、
エレメントプロセツサ６０の全体の複雑さ、
それゆえ全体のアレイプロセツサ６１の複雑
を減少させる。これにより、全体として互い
に依存しないのであれば、入力プログラムの
要求ビツトシリアル演算およびデータ操作お
よびバスインタフエース７６の使用にのみ限
定した設計にし、実施することができる。単
一データバス６６を介してエレメントプロセ
ツサモジユールの相互接続を共通にすること
により、（これは従来技術の“セル”エレメ
ントコンポーネントの高度に相互接続された
サブコンポーネンに相当する）エレメントプ
ロセツサ６０のアーキテクチヤが簡単にな
る。 データ交換サブシステムは又エレメントプ
ロセツサ６０の変更又は拡張を簡単にする。
各モジユール５８はバスインタフエース７６
のデータ送信および受信の両方に共通の単一
データライン９０を介して各データバス６６
に接続されるので、モジユール５８はデータ
バス６６からデータライン９０を適切に接続
又は切離すことによりエレメントプロセツサ
に付けたり、切離したりできる。さらに、こ
のアーキテクチヤはエレメントプロセツサの
最適化および速度に何らの直接の影響を与え
ずに拡張することができる。複合エレメント
プロセツサ６０に存在し得るモジユール５８
の数を制限するものはバスライン６６の長手
方向に沿つた信号伝搬遅延の制約である。 しかしながらデータ交換サブシステムは、
エレメントプロセツサ６０のモジユール５８
を相互接続することにのみ使用が制限されて
いるわけではない。バスラインを介して多く
のロジツク回路間で、シリアルデータを交換
しなければらなない所では効果的に使用する
ことができる。 例えば、機能的に等価なデータ交換サブシ
ステムを用いて、アレイプロセツサ６１の
Ｉ／Ｏ機能面の全部とコントロールプロセツ
サ１０のパラレル／シリアルコンバータ１８
を相互接続することができる。第２図に示す
抵抗性負荷７８はロジツク１状態でDIデー
タバス４６に接続され、通常維持する。デー
タをDIデータバス４６上に送出する各Ｉ／
Ｏ機能プレーン（第８図参照）上にあるデー
タトランスミツタ１５５の出力バツフア８６
は、オープコレクタの設計になつている。デ
ータトランスミツタ１５５のデイスエーブル
状態は、DIデータバス４６上にロジツク１
を送出する。当然、Ｉ／Ｏデータ交換サブシ
ステムのデータレシーバはシリアル／パラレ
ルコンバータ１８であり、CKライン３８に
供給されるクロツクパルスにより、データの
受信がイネーブルになる。 従つて全Ｉ／Ｏ機能プレーンはＩ／Ｏデー
タ交換サブシステムにより、コントロールプ
ロセツサ１０のコンバータ１８に共通に接続
される。 データ交換サブシステム、並列データワー
ドを、並列に操作するのは容易である。 動作 Ａ レベルシフト 上述したように、ある画像処理において、
アレイプロセツサ６１の基本動作は連続する
機能プレーンを介して、画像構成データを並
列に、連続シフトすることである。これらの
レベルシフトは、適切な種類の連続する機能
プレーンを介して補助のすなわち画像が引き
出したデータ群と共に画像データ群をシフト
することにより所望の画像処理アルゴリズム
の特別のステツプを実施するように使用する
ことができる。 多くの機能プレーンを含むレベルシフトを
行うのに必要な特定のステツプが第１３図の
システムタイミング図に示される。t₁におい
て、コントロールプロセツサ１０はコンフイ
ギユレーシヨンラツチリセツト信号をラツチ
リセツトライン２６を介してプロセツサイン
タフエース６３に出す。この信号は対応する
プログラマブル入力ラインの非動作状態に全
コンフイギユレーシヨンラツチ回路５２のデ
ータビツトをする。次にコントロールプロセ
ツサ１０は、各コンフイギユレーシヨンラツ
チ回路５２にコトロールワードを書いて、プ
ロセツサインタフエース６３の任意数のイン
タフエース回路４９に連続的にアドレツシン
グする。当然これらの各コントロールワード
１０、アドレツシングされるインタフエース
回路４９に対応する機能プレーンに関しての
み機能的に定義される。特定の機能を形成す
るように機能プレーンを構成するためのコン
トロールワードは表−の助けにより定義
できる。例えば、メモリレジスタに含まれる
データのレベルシフト用メモリ機能プレーン
を構成する一方で各モジユール内の再循環を
介してデータを保持するためには表を参照
して表に示す所望のコントロールワードを
作れば良い。第１３図を参照すると、それぞ
れt₂，t₃およびt₄において、３つの機能プレ
ーンをコントロールプロセツサ１０が構成す
る。上述したように、各インタフエース回路
４９のアドレスデコーダ５０がアドレツシン
グされるので、ラツチイネーブル信号が発生
され、それにより、対応するコンフイギユレ
ーシヨンラツチ回路５２がコントロールワー
ドをラツチ入力する。これをコンフイギユレ
ーシヨンサイクルと呼ぶ。レベルシフト中に
動作状態にある機能プレーンのコンフイギユ
レーシヨンサイクルが一度実行されると、ア
レイプロセツサ６１内の残りの機能プレーン
が未構成のままであり、それゆえ非動作状態
にあり、コントロールプロセツサ１０はt₅に
おいてクロツクのダウンカウント数をクロツ
クカウンタおよびゲート１６に供給する。ダ
ウンカウント数はクロツクカウンタおよびゲ
ート１６にクロツクカウントイネーブル信号
によりt₆でラツチされる。この信号はさらに
ダウンカウントシーケンスを開始し、ダウン
カウント数で定義される、所定数のクロツク
パルスをCKライン３８上に供給する。これ
ら各クロツクパルスに応答して、実際の機能
プレーンは、構成に応じて、単一データビツ
トを、データ交換サブシステムを介して送信
又は受信する。従つて第１３図に示すよう
に、16ビツト長のデータワードから成る全画
像は、16のクロツクダウンカウント数によ
り、機能プレーン間でレベルシフトすること
ができる。t₇において、ダウンカウントシー
ケンスが終り、クロツクカウンタおよびゲー
ト１６はクロツクカウント終了信号をコンピ
ユータシステム１２に供給し、レベルシフト
動作が完了したことを示す。

【表】 Ｂ 横方向シフト アレイプロセツサ６１のもう一つの基本的
な動作はアレイの横方向のシフトである。こ
のシフトは、基本的な動作ではあるけれど
も、メモリおよびＩ／Ｏ機能プレーンのよう
に、最も隣接するシリアルデータを転送する
能力を有した機能プレーンに限定されてい
る。横方向のシフト動作中は、これらの機能
プレーンの１つにある画像が、画像の空間保
全状態を損うことなく機能プレーン内の４つ
の直交方向の１つに横シフトされる。画像の
保全状態は、Ｎ×Ｎモジユールアレイの北と
南の端および東と西の端に位置するモジユー
ル間の循環する最も隣接する相互接続により
保持される。これにより対応する対向端に再
現するようにアレイの端上でデータの数字の
シフトが可能になる。さらに、画像は各々異
なる機能プレーンにあるので、任意数の画像
を、同期してかつ全体に、方向に無関係に横
方向シフトすることができる。 第１４図の状態タイミング図は横方向シフ
ト動作に必要な特定のステツプを示してい
る。レベルシフト動作のように、横シフトは
コントロールプロセツサ１０がコントロール
ラツチリセツト信号をt₁で発生することによ
り開始する。次にt₂において、コントロール
プロセツサ１０は１つ以上の機能プレーンを
構成して横シフトを行う。そのような場合の
１コンフイギユレーシヨンサイクルを第１４
図に示してある。例として、横シフトを行う
ためにメモリ機能プレーンを構成するのに必
要なコントロールワードを表に示す。この
コントロールワードはメモリ機能プレーンを
構成して、この機能プレーンに含まれる画像
の東の横方向シフトを行う。t₃において、再
びレベルシフト動作のように、コントロール
プロセツサ１０はクロツクダウンカウント数
をクロツクカウンタおよびゲート１６に出力
する。t₄で発生されたクロツクダウンカウン
トイネーブル信号によりダウンカウント数が
ラツチされ、ダウンカウントシーケンスを開
始し、所定数のクロツクパルスをCKライン
３８上に出力する。これに応答して、データ
ワードはモジユール１０２からシリアルにシ
フト出力され、各東の最も隣接するモジユー
ル１０２に入力される。t₅でダウントカウン
トが終了すると、クロツクカウンタおよびゲ
ート１６はクロツクカウント完了信号をコン
ピユータシステム１２に供給し、横シフトの
終了を示す。

【表】 Ｃ データ入出力 従前の２つの基本動作は一般にアレイプロ
セツサ６１内の画像の移動すなわち移行を取
扱う。しかしながら、データ入出力動作はコ
ントロールプロセツサ１０のコンピユータシ
ステム１２とアレイプロセツサ６１の入出力
機能プレーン１５２間の全体画像のシリアル
転送を行う。 説明のためにデータ入出力動作を画像デー
タ出力サブ動作と、画像入力サブ動作とに分
ける。これらの動作の基本部分を示すシステ
ムタイミング図はそれぞれ第１５ａ図および
第１５ｂ図に示される。画像データ出力動作
においては、画像がコントロールプロセツサ
１０からアレイプロセツサ６１に転送され
る。この転送は２ステツプで行われる。第１
５ａ図を参照すると、第１ステツプはt₁で開
始する。このときプロセツサインタフエース
６３の全コンフイギユレーシヨンラツチ回路
５２は各非動作状態となるようにリセツトさ
れる。t₂において、コントロールプロセツサ
１０はコンフイギユレーシヨンサイクルを実
行し、データ入力、横シフト東動作のために
入出力機能プレーン１５２を構成する。この
とき必要なコントロールワードは、セクシヨ
ン(B)で述べたようにメモリ機能プレーン横
シフト東動作を行うのに必要なコントロール
ワードと必須的に同一である。唯一の例外
は、EXIOビツト（ビツト11）がロジカル１
にセツトされ、Ｉ／Ｏ入力データレシーバ／
セレクタ１５４およびＩ／Ｏ出力データトラ
ンスミツタ回路１５５がイネーブルになる。
次にt₃において、コンピユータシステム１２
はコンバータ１８に画像データ群の第１デー
タワードを供給する。この第１データがワー
ドが双方向性データバス４０で安定状態にな
ると、コントロールライン４４上の負ロ
ジツクコンバータ書込信号によりコンバータ
１８にラツチされる。次にコンピユータシス
テム１２はt₄でクロツクダウンカウント数を
クロツクカウントおよびゲート１６に供給
し、この数字はＩ／Ｏ機能プレーン１５２の
データワードとメモリレジスタ１１８の両方
のビツト長に等しいことが望しい。t₅におい
て、コンピユータシステム１２はクロツクカ
ウントイネーブル信号を供給し、それにより
ダウンカウント数をクロツクカウンタおよび
ゲート１６にラツチし、ダウンカウントシー
ケンスを開始する。コンバータ１８は、クロ
ツクパルスに応答して、シリアルに画像デー
タワードをDOライン４８上に送信する。こ
の画像データワードは、Ｉ／Ｏ機能プレーン
１５２のメモリモジユール１０２_1,1のメモリ
レジスタ１１８に同期して入力され、シリア
ルにシフトされる。ダウンカウントシーケン
スはt₆で終了し、このとき全体画像データワ
ードがメモリモジユール１０２の、Ｉ／Ｏ機
能プレーンのＮ×Ｎアレイの最上行のコーナ
モジユール１０２_1,1に転送されたことにな
る。 t₃で開始し、t₆で終るデータ出力動作の第
１ステツプ部は次にＮ−１回繰返される。そ
の繰返しの都度、画像データ群からの新しい
データが最上行のコーナモジユール１０２_1,1
に供給され、従前そこにあつたデータは連続
して横方向にシフトされ、東の最も隣接した
モジユール１０２_1,1から１０２_1,oへ移る。明
らかな如く、Ｉ／Ｏ機能プレーン１５２の全
部の行には、画像の一部が供給される。 データ出力動作の第２ステツプでは、１行
南のモジユール１０２の最上行のデータがシ
フトされる。これはＩ／Ｏ機能プレーン１５
２上で画像を南に横シフトすることにより行
われる。南への横シフトは東への横シフトと
同じであり、異る点はビツト９がビツト８の
かわりにセツトされることである。 これら
２つのステツプは、コントロールプロセツサ
１０からアレイプロセツサのＩ／Ｏ機能プレ
ーン１５２に全体の画像データが転送される
迄連続的に繰返される。それゆえ、動作中
は、データワードの流れが西から東および北
から南である。第１データワードは最終的に
最下行のコーナモジユール１０２_o,oに格納さ
れ、最終データワードが最上行コーナモジユ
ール１０２_1,1に格納される。この通常のデー
タの流れは画像を簡単かつ効率良く、入出力
機能プレーン１５２のメモリレジスタ１１８
にマツプすることができる。 アレイプロセツサ６１からの画像を、コン
ピユータシステム１２へ転送するデータ入力
動作は実質的にデータ出力動作に類似してい
る。第１５ｂ図において、t₁でプロセツサイ
ンタフエース６３のコンフイギユレーシヨン
ラツチ回路５２はリセツトされ、t₂でコント
ロールプロセツサ１０がコンフイギユレーシ
ヨンサイクルを実行してＩ／Ｏ機能プレーン
１５２を実行し、データ入力動作を行う。こ
のコンフイギユレーシヨンは従前のデータ出
力動作に使用されたそれと同じであり、
EXIO信号がデータトランスミツタ１５５並
びにデータレシーバ／セレクタ１５４をイネ
ーブルにする。しかしt₃で、コンピユータシ
ステム１２はクロツクダウンカウント数を出
力し、t₄で、クロツクダウンカウントイネー
ブル信号を出してダウンカウントシーケンス
を開始する。CKパルスに応答して、最も隣
接したデータ出力ライン１６０上にある最下
行モジユール１０２_o,oのメモリレジスタ１１
８からのデータはデータトランスミツタ回路
１５５を介してDIライン４６上に送られる。
このようにして出力されたシリアルデータは
クロツクに同期してコンバータ１８に入力さ
れる。ダウンカウントシーケンスの終了であ
るt₅で、最下行のコーナモジユール１０２_o,o
に従前あつたデータワードがコンバータ１８
に転送されたことになる。従つて、t₅でコン
ピユータシステム１２がクロツクダウンカウ
ント完了信号を受取つた後、t₆で負のロジツ
クコンバータリード信号をコントロール
ライン４２上上読出し、コンバータ１８にあ
る並列変換されたデータワードを読む。t₃で
始まる事象とt₆で終了する事象のシーケンス
は、Ｎ−１回繰返され、Ｉ／Ｏ機能プレーン
１５２内の最下行のモジユール１０２からの
全データワードがコンピユータシステム１２
に転送される。従つて、アレイプロセツサ６
１からの全体画像をコンピユータシステム１
２に転送するために、横シフト南動作を伴う
上述のステツプが繰返される。この繰返し
は、最初にモジユールの最上行にあつたデー
タが最下行に移り、さらに最下行コーナモジ
ユール１０２_o,oを介して横方向にシフトする
迄行われる。 画像データ入力サブオペレーシヨンと画像
データ出力サブオペレーシヨンは、説明のた
めにのみ別個に説明した。これらのオペレー
シヨンは並列に動作するシリアル入力、シリ
アル出力コンバータ１８を用いて、別個に動
作させても良いし、同期して動作させても良
い。同時に面像を交換する場合、データ入力
サブオペレーシヨンとデータ出力サブオペレ
ーシヨンはオーバラツプするので、各ダウン
カウントシーケンスの前に、データワードを
コンバータ１８に書込み、ダウンカウントシ
ーケンスの後、カンバータ１８からデータワ
ードをリードする。従つて、ダウンカウント
シーケンス中は、アレイプロセツサ６１から
のデータワードがシリアルにコンバータ１８
にシフト入力され、アレイプロセツサ６１に
同時シフト入力されるデータと入れ替わる。
上述の両サブオペレーシヨンのシフトシーケ
ンスが同一であることを考えると、このよう
にして交換されたデータワードが各画像デー
タ群内の同一相対ロケーシヨンにリード、ラ
イトされることがわかる。従つて、全画像デ
ータ群あるいは、各データ群の部分は、コン
トロールプロセツサ１０とアレイプロセツサ
６１との間で簡単に変換することができる。
上記セクシヨンのＩ／Ｏデータ交換サブシ
ステムの説明からわかるように、任意数の画
像データ群を、アレイプロセツサ６１内にあ
る同数のＩ／Ｏ機能プレーン１５２からコン
トロールプロセツサ１０に同時に転送するこ
とができる。このようにするには、Ｉ／Ｏ機
能プレーン１５２は各データをDIバスライ
ン４６上に送出するように共通に構成するこ
とができる。従つてダウンカウントシーケン
ス中に、いくつかの画像データ群からの対応
するデータワードがコンバータ１８に供給さ
れる。 Ｅ 例 上述したアレイプロセツサ６１の基本動作を
種々の機能プレーンと組合わせることにより、実
際にどのような画像処理アルゴリズムでも行うこ
とができる。アルゴリズムを実行するアレイプロ
セツサ６１の一般的動作を説明するために、一例
を以下述べる。 サイン無し乗算例 次の“プログラム”は一方の画像データ群から
他方の画像データ群のサイン無し乗算を行う。被
乗数が一方のメモリ機能プレーン（MEM１）に
供給され、乗数が第２メモリ機能プレーン
（MEM２）に供給される。これらメモリ機能プ
レーンの位置的に対応するモジユールにあるデー
タワードが乗算され、中間のそして究極的に最終
の積がアキユムレータ機能プレーン（ACC１）
の同様に対応するモジユールにたくわえられる。 前記“プログラム”によつて行われる乗算アル
ゴリズムは、簡単な“シフトおよび加算”技術を
用いている。乗算データワードは、各シリアル加
算間で１ビツトシフトされる。この例では、必要
でないが、カウンタの機能プレーン（CNT１）
を設けて、位置的に対応するモジユールの各々に
おいて、乗算データワードのビツトサムを作り、
その動作を説明する。 被乗算および乗算データ群は、互いに補助デー
タ群と考えることができる。乗算積とカウンタビ
ツトサブデータ群は画像導かん数データ群と考え
ることができる。 この例では、データワード群は４ビツト長で、
モジユールメモリレジスタは、８ビツト長であ
る。このデータワードは各メモリレジスタの下位
４ビツトにセツトされ、上位４ビツトは０であ
る。

【表】

【表】 リ
セツト
ライン参照番号 コメント １−４
ACC１データワードがクリ
アされ、加算を行うモジユール
がセツトされ、CNT１カウン
タがリセツトされる。 ５−９
被乗数データワードが、デー
タ交換サブシステムの手段によ
り乗数データワードのLSBと
連続的にANDが取られ、それ
ぞれ従前のアキユムレータデー
タワードに加算される。この条
件付すなわちデータ依存型加算
により、被乗数と乗数のLSB
とが効率良く加算される。 10−12
被乗数データワードは左に１
ビツトシフトされ、次の乗算の
小数点を調整する。１ビツト左
シフトは右へ７ビツトシフトす
ることにより成される。 13−17
乗数データワードは右へ１ビ
ツトシフトされ、被乗数は乗数
データワードの次の上位ビツト
と乗算される。シフトされた乗
数ビツトは各カウンタによりビ
ツトサムが取られる。 18
ライン５乃至17は乗数データ
の各ビツトに対し一度行われ
る。すなわちこの例では、４回
行われるので、アキユムレータ
データワードは各被乗数データ
ワードと乗数データワードの積
である。 19−20
乗数データワードのビツトカ
ウントは各カウンタモジユール
メモリレジスタにラツチされ
る。 次のようなイニシヤルデータワード群を例示し
たモジユールに有した単一エレメントプロセツサ
を考えると、上述のプログラムは、次のような最
終積を得る。

【表】

【発明の詳細な説明】

Ａ カラム短絡およびフルアレイ短絡した機能
プレーン この発明は、アレイプロセツサ６１内および
アレイプロセツサ６１とコントロールプロセツ
サ１０間の多くの独特かつかなり専門化された
データおよび画像の転送を可能にする、実質的
に第１６図に示す、カラム短絡され、かつフル
アレイ短絡された機能プレーン２４０を提供す
る。この実施例において、短絡とは、あるプレ
ーンに信号が送られると、そのプレーンのすべ
てのモジユールにその信号が送られることを意
味する。 第１６図を参照すると、カラム短絡かつフル
アレイ短絡された機能プレーン２４０はモード
デコーダ２５２、多数のカラムコントローラ２
４８−２５０および疑似モジユール２４２，２
４４，２４６のアレイを有している。第３図に
示す標準インターフエース回路も又、短絡され
たプレーン２４０に含まれ、コントロールプロ
セツサ１０と短絡したプレーンモードデコーダ
２５２を相互接続する。テーブル８は、短絡し
たプレーン２４０に関して割当てられた機能を
有するインタフエース回路４９のコンフイギユ
レーシヨンラツチ回路５２の各ビツトのリスト
機能とを示す。 短絡したプレーン２４０の疑似モジユール２
４２，２４４，２４６のアレイはアレイプロセ
ツサ６１内の種々の機能プレーンのモジユール
アレイに相当する。疑似モジユールアレイに
は、多くの異なる種類の疑似モジユールがあ
る。これらのモジユールはコーナ疑似モジユー
ル２４４（第２１図）、および標準疑似モジユ
ール２４２（第２２図）を有している。疑似モ
ジユールアレイは、通常、最上行疑似モジユー
ル２４４である疑似モジユールアレイの最上行
内に位置するので、多くのカラムとして定義さ
れる。この例外として、アレイの一端に位置す
るカラムの最上行にある疑似モジユールがコー
ナ疑似モジユール２４６であるということであ
る。各列の疑似モジユールは列データバス２５
６により相互接続される。列データバス２５６
は、第５ａ図に示すエレメントプロセツサデー
タ交換サブシステム７４と機能的に同等の列デ
ータ交換サブシステムの一部である。 疑似モジユールの列には、多くの列コントロ
ーラ２４８，２５０が相関している。第１８図
に示す標準列コントローラ２４８は、第１９図
に示す終列コントローラ２５０に相関する端列
を除いて疑似モジユールアレイの各列と相関し
ている。列コントローラ２４８，２５０は、そ
れぞれの列データ交換サブシステムの列データ
バス２５６により、疑似モジユール列と相互接
続されている。列コントローラ２４８，２５０
は更に、各コーナ又は上列の疑似モジユール２
４６，２４４から上列データライン２５８によ
りデータを得ている。列コントローラ２４８，
２５０はさらに多くのデータラインおよびコン
トロールライン２５４（これには第１７図、第
１８図および第１９図に示すライン２７６，２
７８，２８０，２８２が含まれる）、２６２，
２６４，２７４により相互接続されている。 疑似モジユールアレイのコーナおよび最上列
疑似モジユール２４６，２４４および列コント
ローラ２４８，２５０は、コントロールライン
およびデータライン２５４，２６２，２６４，
２７４によりモードデコーダ２５２、コーナ疑
似モジユール２４６の最上列データライン２５
８および最上列モードセレクトおよびアレイデ
ータイネーブルライン２６６，２６８に相互接
続されている。モードデコーダ２５２は、イン
タフエース回路４９およびコンフイギユレーシ
ヨンバス５６を介してコントロールプロセツサ
１０により供給されるコントロールワードをデ
コードするように設けられている。従つて、短
絡された機能プレーン２４０の対応する動作構
成が作られる。システムロツク（CK）ライン
３８は、DOライン４８およびDIライン４６と
共に、コントロールプロセツサ１０およびモー
ドデコーダ２５２に相互接続されている。短絡
された機能プレーン２４０の種々の構成部とそ
の動作構成が後述するセクシヨンＢ−Ｆに詳
細に述べられている。

【表】
をイネーブルにする。データは出力信号およ

びMS信号に応じてANDが取られる。

【表】 出力 ロセツサへ
転送する単方向シリアルデータバス
Ｂ 疑似モジユールアレイ 標準の、最上列およびコーナ疑似モジユール
２４２，２４４，２４６は、各モジユールが、
第５ａ図のエレメントプロセツサデータ交換サ
ブシステム７４に使用されるものと実質的に同
一の相関アレイプロセツサデータバスライン６
６、カラムデーダバス２５６、および１対のデ
ータトランスミツタを有している。データトラ
ンスミツタは、第２２図の標準疑似モジユール
２４２に、最も明瞭に示されている。データト
ランスミツタは、エレメントプロセツサデータ
バス６６と列データバス２５６との間に、方向
を反対にして並列に接続される。第１のデータ
トランスミツタはANDゲート３２６と反転オ
ープンコレクタ出力バツフア８６とで構成され
ている。 第１トランスミツタはエレメントプロセツサ
データバス６６からのデータを受取り、反転し
て、プログラマブル入力ライン３２８上の入
力信号の印加により、ANDゲート３２６がイ
ネーブルになると、列データバス２５６上に送
信する。従つて列データバス２５６は各相関す
る疑似モジユール群の第１データトランスミツ
タにより供給された反転データを集合的に
ANDを取る。見てわかるように、この列デー
タは、第１データトランスミツタにより受信し
た集合データのORを取るように順次反転され
る。第２データトランスミツタも、ANDゲー
ト３２７と反転オープンコレクタ出力バツフア
８６で構成され、補償機能を行う。すなわち列
データバス２５６からデータを受取り、反転
し、コンフイギユレーシヨンバス５６上のコン
トロールプロセツサ１０により供給される。Ｏ
プログラマブル入力ライン３３０上の出力信号
によりANDゲート３２７がイネーブルになる
と、エレメントプロセツサデータバス６６上に
出力する。しかしながら、送信されたデータは
実際には反転されない。というのは、列データ
バス２５６上の疑似モジユールに供給される前
に又反転されるからである。 これらの標準疑似モジユール２４２は多くの
疑似モジユールアレイで構成されている。当
然、最終行の疑似モジユールアレイにある標準
疑似モジユール２４２に相関する列データバス
２５６は、第１データトランスミツタのオープ
ンコレクタバツフア８６の出力および第２デー
タトランスミツタのANDゲート３２７のデー
タ入力に接続された後ターミネーシヨンされ
る。 最上行疑似モジユール２４４は必然的に標準
疑似モジユール２４２と同一である。しかしな
がら、第２データトランスミツタによるデータ
の転送をデイスエーブルにする付加回路をモジ
ユール２４４は有している点でモジユール２４
２と異る。この付加回路はインバータ３３４と
NANDゲート３３２を有している。出力信号
がNANDゲート３３２のＯプログラムブル入
力ライン３３０′に印加され、コーナ疑似モジ
ユール２４６により発生され、最上行出力デイ
スエーブルライン２７２（ハイレベルで動作）
で供給された最上行出力デイスエーブル信号
は、インバータ３３４で反転され、入力ライン
上のNANDゲート３３２に供給される。従つ
て、最上行出力デイスエーブル信号が非動作の
ときは、第２データトランスミツタの動作は、
標準疑似モジユール２４２の動作とほとんど同
じであり、出力信号により、独占的に制御され
る。しかし最上行出力デイスエーブル信号が動
作状態のときは、第２データトランスミツタの
動作は出力信号の状態にかかわらず、デイスエ
ーブルされる。この最上行出力デイスエーブル
信号は疑似モジユールアレイの各最上行疑似モ
ジユール２４４に供給され、後述するようにコ
ーナ疑似モジユール２４６内の付加回路により
認識されるので、最上行の疑似モジユールと相
関する各エレメントプロセツサデータ交換サブ
システム７４へのデータ転送が、無効にされ
る。これにより、最上行エレメントプロセツサ
データ交換サブシステム７４からのデータを最
上行データライン２５８を介して各列コントロ
ーラ２４８，２５０に入力することができ、他
方データは列データ交換サブシステムにより、
標準疑似モジユール２４２に相関するエレメン
トプロセツサデータ交換サブシステム７４に出
力される。 第２０図に示す、コーナ疑似モジユール２４
６を参照すると、モジユール２４６内の付加回
路は、最上列疑似モジユール２４４にもあるイ
ンバータ３３４およびNANDゲート３３２と
共にANDゲート３３６を有している。コンフ
イギユレーシヨンバス５６を介してコントロー
ルプロセツサ１０により供給されるアレイデー
タイネーブル信号はADEプログラマブル入力
ライン２８６上のインバータ３３４に印加され
る。この信号はハイレベルになると第２データ
トランスミツタによるデータの転送をデイスエ
ーブルにする。丁度同様に最上列の出力デイス
エーブル信号はハイレベルになると、最上列の
疑似モジユール２４４の第２データトランスミ
ツタをデイスエーブルにする。アレイデータイ
ネーブル信号は、MSプログラマブル入力ライ
ン２８８上に供給されるモードセレクト信号と
共にANDゲート３３６に印加され、最上列の
出力デイスエーブル信号を発生する。モードセ
レクト信号の状態により、アレイデータイネー
ブル信号が最上列の出力デイスエーブルライン
２７２上でゲート制御され、そこから最上列の
出力デイスエーブル信号のように全ての最上列
の疑似モジユールに供給される。従つて、モー
ドセレクト信号がロウレベルのとき、最上列の
出力デイスエーブル信号が、アレイデータイネ
ーブル信号の状態にかかわらず非動作状態に保
持される。このような状態では、アレイデータ
イネーブル信号がハイレベルになると、コーナ
疑似モジユール２４６の第２データトランスミ
ツタのみがデイスエーブルになる。これにより
コーナエレメントプロセツサデータバス６６か
らのデータが対応する列コントローラ２４８お
よびモードデコーダ２５２に最上列データライ
ン２５８を介して入力が可能であり、他方、短
絡された疑似モジユールアレイ内にある他のす
べての疑似モジユールに相関するエレメントプ
ロセツサデータ交換サブシステムに出力され
る。 Ｃ 列コントローラ 分離列コントローラ２４８，２５０は各列の
疑似モジユールアレイに相関している列コント
ローラ２４８，２５０は実質的に他と同一であ
る。標準列コントローラ２４８と終列コントロ
ーラ２５０（疑似モジユールアレイの端にある
疑似モジユール列と相関している）との差は後
述の如く明らかである。 第１８図を参照すると、標準列コントローラ
２４８は３つの主サブユニツトで構成されてい
る。これらのサブユニツトは列メモリレジスタ
３１８、３方向データセレクタ３０４および４
方向データセレクタ／列データトランスミツタ
３２０である。連続して隣接する標準列コント
ローラ２４８のいずれか１つを考えると、メモ
リレジスタデータ転送ライン２６４を介して、
その前に隣接した標準列コントローラ２４８か
らメモリレジスタ３１８の最上位ビツトを介し
てシリアルデータが入力される。データは、内
部クロツクライン２９６に供給された一連のク
ロツクパルスに応答してレジスタにシリアルに
クロツク入力される。データはメモリレジスタ
データ出力ライン３４１，３４３を介して最上
位ビツト又は最下位ビツト位置のいずれかから
３方向データセレクタ３０４に供給される。前
記データ出力ライン３４１，３４３は対応する
MSBプログラマブル入力ラインおよびLSBプ
ログラマブル入力ライン３４０，３４２の最上
位ビツトの状態により選択される。３方向デー
タセレクタ３０４への第３データ源は連続して
隣接する列コントローラ２４８の列データ交換
サブシステムデータバス２５６である。各列コ
ントローラ２４８，２５０において、インバー
タ３２２は対応する列データバス２５６から、
ORを取つて列データライン２６２上の先行す
る隣接する列コントローラ２４８へのデータを
バツフアリングするために設けられている。従
つて、カラムデータは、ORを取つた列データ
ライン２６２′（連続する隣接する列コントロ
ーラ２４８，２５０のORを取つた列データラ
イン２６２）上に３方向データセレクタ３０４
により受信され、OUTプログラマブル入力ラ
イン２９０上に供給されたOUT信号によりイ
ネーブルになると、メモリレジスタデータ転送
ライン２６４′上の連続する隣接列コントロー
ラ２４８，２５０に戻る。この結果ORを取つ
たデータが列データ交換サブシステムにより集
められ、インバータ３２２が対応する列メモリ
レジスタ３１８に転送され、これによりアレイ
プロセツサ６１内の特定の列のエレメントプロ
セツサ内にあるデータの属性の表示を得ること
ができる。３方向データセレクタ３０４からの
データは列コントローラ２４８内の４方向デー
タセレクタ／トランスミツタ３２０にも供給さ
れる。このデータは、４ウエイデータセレク
タ／トランスミツタ３２０がモードデコーダ２
５２により発生され、メモリレジスタデータリ
ターンライン２８２上に供給されるメモリレジ
スタデータリターン信号を受取ると、列データ
交換サブシステムデータバス２５６上に出力さ
れる。４ウエイデータ／セレクタトランスミツ
タ３２０によるデータ出力は反転オープンコレ
クタ出力バツフア８６を介してデータバス２５
６上に出力される。抵抗負荷を設けることによ
り、４ウエイデータセレクタ／トランスミツタ
３２０は機能的に各列データ交換サブシステム
データバス２５６に相関するデータトランスミ
ツタのいずれかに等しい。 ４ウエイデータセレクタ／トランスミツタ３
２０はさらに、最上行データライン２５８を介
して対応するコーナ又は最上行疑似モジユール
２４６，２４４のエレメントプロセツサデータ
バス６６からのデータをも受取る。列データバ
ス２５６へのこのデータの転送はモードデコー
ダ２５２により発生され、最上行データリター
ンイネーブルライン２７６上に供給される最上
行データリターンイネーブル信号によりイネー
ブルになる。同様に、コーナデータリターンラ
イン２８０上のコーナ疑似モジユール２４６の
エレメントプロセツサデータバス６６、および
アレイデータ入力ライン２７８上のコントロー
ルプロセツサ１０からの列コントローラ２４
８，２５０の全部の４ウエイデータセレクタ／
トランスミツタ３２０にデータが供給される。
この最後の２つのデータ源はデータは２者択一
で供給する。すなわち、いずれかが非動作のと
き、他に対してこのデータがイネーブル信号と
して作用し、それによりアクテイブなデータ源
を各列データバス２５６上にバツフアリングす
る。 各標準列コントローラ２４８はさらに、全体
のアレイのエレメントプロセツサ６０からの
ORを取つたデータを得るのに使用される。こ
れはANDゲート３２４を用いて、連続して隣
接する列コントローラ２４８，２５０のORを
取るアレイデータライン２７４′上に供給され
るデータを対応する列データバス２５６からの
データと結合する。次にこのデータは、ORを
取つたアレイデータライン２７４上の先行して
隣接する標準列コントローラ２４８に供給され
る。これにより、アレイプロセツサ６１に含ま
れるデータの属性を示すように、各列データバ
ス２５６からのデータが連続して結合される。 第１９図を参照すると、終列コントローラ２
５０は実質的に標準列コントローラ２４８に同
一である。２種類の列コントローラ間の違い
は、終列コントローラ２５０は連続して隣接す
る列コントローラを有しないということに基
く。従つて相関するメモリレジスタ３１８から
データを選択するには２ウエイデータセレクタ
３０６のみ必要になる。２ウエイデータセレク
タ３０６からのデータ出力は、終列データリタ
ーンライン２７０を介してモードデコーダ２５
２に供給される。又、ANDゲート３２４は不
要となり、相関する列データバス２５６からの
データが、ORを取つたアレイデータライン２
７４上の先行して隣接する標準列コントローラ
２４８に直接供給される。 Ｄ モードデコーダ モードデコーダ２５２は列コントローラ２４
８，２５０およびコーナ疑似モジユール２４６
および短絡されたプレーンインタフエース回路
４９のコンフイギユレーシヨンラツチ回路５２
との間のインタフエースとして動作する。表８
はインタフエース回路４９／モードデコーダ２
５２インタフエースにある信号のリストと機能
説明を表わしたものである。これらの信号の状
態は、上述のセクシヨン３、Ａで述べたような
適切なコンフイギユレーシヨンサイクルを実行
するとき、コントロールプロセツサ１０により
作り出されるのが望しい。 モードデコーダ２５２と列コントローラ２４
８，２５０との間のインタフエースは、モード
デコーダ２５２が単に先行する隣接列コントロ
ーラとして見えるように、設けられている。
ANDゲート３００は、クロツクイネーブル信
号がCLKプログラマブル入力ライン２９４上
にあるときは、CKライン３８からのシステム
クロツクパルスを内部クロツクライン２９６上
に選択的にゲート制御するのに使用される。モ
ードデコーダ２５２は更に２ウエイデータセレ
クタ２９８を有し、シリアルデータを、メモリ
レジスタデータ転送ライン２６４′上の標準列
コントローラ群２４８の一番目コントローラに
供給する。データは初めにアレイプロセツサ
DOライン４８から受取り、データ出力イネー
ブル信号がDOEプログラマブル入力ライン２
９２に供給されたとき、ANDゲート３０２に
より２ウエイデータセレクタの入力ライン３０
３の一方にゲート制御して出力する。このデー
タを２ウエイデータセレクタ２９８の出力に転
送するには、MSプログラマブル入力ライン上
のモード選択信号が存在しなければならない。
データは更に第１の連続的に隣接する標準列コ
ントローラ２４８のORを取つた列データライ
ン２６２′から２ウエイデータセレクタに供給
される。このORを取つた列データはOUT信号
がOUTプログラマブル入力ライン２９０上に
存在するとき、２ウエイデータセレクタ２９８
の出力に転送される。 デコーダブロツク３０８はモードセレクトお
よびアレイデータイネーブル信号をデコード
し、２ウエイデータセレクタ入力ライン３０３
からのデータと、コーナ疑似モジユール２４６
から最上行データラインを得、それにより最上
行データリターンイネーブル信号およびメモリ
レジスタデータリターンイネーブル信号を発生
する。コーナ疑似モジユール２４６のエレメン
トプロセツサデータバス６６からのデータの受
信と、コントロールプロセツサ１０からコーナ
データリターンライン２８０およびアレイデー
タ入力ライン２７６への転送とを、デコーダブ
ロツク３０８が行う。NANDゲート３４４は、
２ウエイデータセレクタ入力ライン３０３から
のシリアルデータを、インバータ３１２によつ
て反転されたモード選択信号によりイネーブル
になつたとき、シリアルデータライン／コーナ
データリターンイネーブルライン２７８に転送
する。ANDゲート３４６は、インバータ３４
０により反転されたアレイデータイネーブル信
号とモード選択信号を結合することにより、ラ
イン２８２上にメモリレジスタデータリターン
イネーブル信号を供給する。 最後に、最上行データライン２５８上にある
コーナ疑似モジユール２４６からのデータが、
NANDゲート３５０によりゲート制御され、
コーナデータリターンライン／シリアルデータ
イネーブルライン２８０上に出力される。この
データ転送は、インバータ３１２により反転さ
れたモードセレクト信号とアレイデータイネー
ブル信号とを結合することにより、イネーブル
信号を発生するANDゲート３４８によりイネ
ーブルになる。 モードデコーダ２５２は更にデユアルデータ
トランスミツタブロツク３１０を有し、シリア
ルデータを、DIライン４６を介してコントロ
ールプロセツサ１０に供給する。データは終列
データリターンライン２７０およびORを取つ
たアレイデータライン２７４′に接続されたデ
ユアルデータトランスミツタブロツク３１０に
より受信される。トランスミツタは標準のデー
タトランスミツタ構成であり、各々はNORゲ
ート８０およびオープンコレクタ出力バツフア
８６を有している。NANDゲート３１６は、
終列データリターンライン２７０からのデータ
の転送をイネーブルにするために設けられてい
る。イネーブル信号は、ADIプログラマブル入
力ライン２８４上に供給されたモードセレクト
信号およびアレイデータ入力イネーブル信号と
の結合から発生される。同様に、NANDゲー
ト３１７はインバータ３１２により反転したモ
ードセレクト信号と、インバータ３１４により
反転された、ORを取つたアレイデータの、DI
ライン４６への転送をイネーブルにするアレイ
データ入力イネーブル信号とを結合する。 最終的に、モードデコーダ２５２は、MSお
よびADEプログラマブル入力ライン２８８，
２８６上にあるモードセレクト信号およびアレ
イデータイネーブル信号を供給することによ
り、コーナ疑似モジユール２４６とインタフエ
ースする。 Ｅ オペレーシヨンモード 短絡した機能プレーン２４０は、アレイプロ
セツサ６１内およびコントロールプロセツサ１
０およびアレイプロセツサ６１間のデータ又は
画像データ群を操作および転送するためのいく
つかの独特のオペレーシヨンモードで動作でき
る。しかし、必然的には、８つの基本的な短絡
したプレーン機能モードがある。これらの８つ
の基本モードは、ユーテイリテイモード、短絡
プレーンモード、あるいはORを取つたデータ
モードとして分類される。この８つの基本モー
ドを、カテゴリおよび対応するコントロールワ
ードと共に表９に示す。 ユーテイリテイモードは、シリアルデータ
DI46ラインおよびDO48ラインを介して、列コ
ントローラ２４８，２５０のコントロールプロ
セツサ１０と列メモリレジスタ３１８間のデー
タの転送を供給する。従つて２つの基本的なユ
ーテイリテイモードがある。この第１モードは
“シリアルデータ出力から列メモリレジスタ”
への転送を供給する。DOライン４８上のデー
タが、DOEプログラマブルライン２９２上に
あるデータ出力イネーブル信号によりイネーブ
ルされるANDゲート３０２を介して、さらに、
MSプログラマブル入力ライン２８８上のモー
ドセレクト信号によりイネーブルになる２ウエ
イデータセレクタ２９８を介して、列メモリレ
ジスタデータ転送ライン２６４′上にゲート制
御され、出力される。このデータは、CLKプ
ログラマブル入力ライン２９４上のクロツクイ
ネーブル信号によりイネーブルになる、ライン
３８上のシステムクロツク（CK）信号に応答
して連続する列メモリレジスタ３１８に、クロ
ツクに同期して入力される。このデータは、所
望のデータが各列メモリレジスタ３１８にある
迄、列メモリレジスタ３１８および列コントロ
ーラ２４８，２５０の各々の３ウエイデータセ
レクタ３０４を介してシリアルに転送される。

【表】 第２の基本ユーテイリテイモードアは、“列
メモリレジスタからシリアルデータ入力”ライ
ンからのデータの転送を供給する。このモード
では、各列メモリレジスタデータは連続する列
メモリレジスタ３１８および相関する３ウエイ
データセレクタ３０４を介して、クロツクに同
期している。そこからのデータは終列コントロ
ーラ２５０の列メモリレジスタ３１８を介して
送られ、さらに相関する２ウエイデータセレク
タ３０６を経て終列データリターンライン２７
０上に出力される。このデータは、モードデコ
ーダ２５２のデユアルデータトランスミツタブ
ロツク３１０によりシリアルデータDIライン
４６上に転送される。短絡したプレーン２４０
のコントロールプロセツサ１０と列メモリレジ
スタ３１８との間でデータの同時交換を行うよ
うに、２つの基本ユーテイリテイモードを結合
することができる。さらに、これらのデータ転
送は、それぞれMSBプログラマブル入力ライ
ン３４０、およびLSBプログラマブル入力ラ
イン３４２に供給される最上位ビツトおよび最
下位ビツトの状態に応じて、最上位ビツトか、
あるいはフルデータワードとして、オプシヨン
で選択できる。さらにデータ転送中にシステム
クロツク（CK）パルスの数を、短絡したプレ
ーン２４０に供給することができる。 短絡したプレーンモードは、エレメントプロ
セツサデータ交換サブシステム７４を介してア
レイプロセツサ６１の種々の機能プレーンにデ
ータ転送する。４つの基本的な短絡プレーンモ
ードの第１モードはコントロールプロセツサ１
０から、全エレメントプロセツサデータ交換サ
ブシステム７４にデータ転送を行う。これをフ
ルアレイ短絡モードと呼ぶことができる。コン
トロールプロセツサ１０によりシリアルデータ
DOライン４８上に供給されるデータはシリア
ルデータライン／コーナデータリターンイネー
ブルライン２７５に転送され、そこから列コン
トローラ２４８，２５０の４ウエイデータセレ
クタ／トランスミツタ３２０の各各に転送され
る。このデータは次に、疑似モジユール２４
２，２４４，２４６の第２データトランスミツ
タを介して各列データ交換サブシステムデータ
バス２５６に出力され、さらに相関するエレメ
ントプロセツサデータ交換サブシステムデータ
バス６６に出力される。これにより、上述のセ
レクシヨン３、Ａに言述したように標準アレイ
プロセツサレベルシフト動作中に、単一シリア
ルデータワードをDOライン４８上に出力する
ことにより、アレイプロセツサ６１内の共通デ
ータワード群の画像データ群を作ることができ
る。 第２の基本的な短絡モードは、フルアレイ短
絡モードの主たる変形である。このモードは、
コーナ疑似モジユール２４６に相関するエレメ
ントプロセツサデータ交換サブシステムデータ
バス６６から得たデータを残りのエレメントプ
ロセツサデータバス６６に供給する。コーナ疑
似モジユール２４６の第２データトランスミツ
タはADEプログラマブル入力ライン２８６上
に供給されるアレイデータイネーブル信号によ
りデイスエーブルされ、コーナ疑似モジユール
のエレメントプロセツサデータバス６６上のデ
ータ衝突を防止している。そこから受取つたデ
ータはモードデコーダ２５２のデコーダブロツ
ク３０８を介して、列コントローラ２４８，２
５０の４ウエイデータセレクタ／トランスミツ
タ３２０の各々にゲート出力され、そこから、
フルアレイ短絡モードで残りの疑似モジユール
アレイに送られる。このコーナからフルアレイ
迄短絡するモードにより、標準アレイプロセツ
サレベルシフトオペレーシヨン中に共通データ
ワード群の画像データ群の発生が可能になる。
共通データワードは、オリジナルの画像データ
群内に従前あつた単一データから派生している
ので、発生した画像データ群はデータに依存し
ていることは明らかである。又あるオリジナル
の画像データ群内にあるデータワードが、オリ
ジナルの画像データ群に対して、上述セクシヨ
ン３、Ｂの適切な数の標準横シフト動作を行う
ことにより、共通データワードとして選択でき
ることも明らかである。このコーナからフルア
レイ迄短絡するモードは、データ依存の共通値
画像データ群を発生し、それを使用して、デー
タを正規化するように、画像データ群からの共
通値をそれ自身に加算又は減算、あるいは、他
の画像データ群の共通値に加算又は減算するこ
とができる。 第３の基本的な短絡プレーンモードは、列メ
モリレジスタ３１８から、各列データ交換サブ
システムへデータを転送し、そこから対応する
エレメントプロセツサデータバス６６へ転送す
ることができる。この列短絡したモードでは、
データは、列メモリレジスタ３１８から、相関
する３ウエイデータセレクタ３０４および２ウ
エイデータセレクタ３０６を介して、列コント
ローラ２４８，２５０の４ウエイデータセレク
タ／トランスミツタ３２０に、クロツクに同期
して送られる。モードデコーダ２５２のデコー
ダブロツク３０８により発生するメモリレジス
タデータリターンイネーブル信号によりイネー
ブルになる４ウエイデータセレクタ／トランス
ミツタ３２０は、データを各列データ交換サブ
システムデータバス２５６に転送する。Ｏプロ
グラマブル入力ライン３３０，３３０′上に供
給された出力信号によりイネーブルになる疑似
モジユール２４２，２４４，２４６の第２デー
タトランスミツタはデータを各相関するエレメ
ントプロセツサデータ交換サブシステムデータ
バス６６に供給する。従つて標準アレイプロセ
ツサレベルシフトオペレーイヨン中に列メモリ
レジスタ３１８からデータが転送されるので、
各列メモリレジスタ３１８にあるセパレートデ
ータに対応する共通データから成る画像データ
群がアレイプロセツサ６１内で作られる。この
ような画像データ群は、マトリツクス乗算を行
うのに必要な乗算画像データ群として有効であ
る。 基本的な短絡プレーンモードの最後のモード
は列短絡モードのデータ依存変形例である。コ
ーナおよび最上列疑似モジユール２４４，２４
６に相関するエレメントプロセツサデータバス
６６からのデータを、実質的に列短絡されたモ
ードで残りの疑似モジユールアレイに相関する
エレメントプロセツサデータバスに供給する。
従つて、このモードは最上行一列短絡モードと
呼ぶことができる。このモードでは、コーナお
よび最上行疑似モジユール２４４，２４６の第
２データトランスミツタ２４４，２４６の全て
が、MSライン２８８およびADEプログラマブ
ル入力ライン２８６上にモードセレクトおよび
アレイデータイネーブル信号を供給することに
よりデイスエーブルされる。これにより、コー
ナおよび最上行疑似モジユール２４４，２４６
に相関するエレメントプロセツサデータバス６
６からのデータが、データ衝突なしに各列コン
トローラ２４８，２５０の４ウエイデータセレ
クタ／ドライバ３２０に転送可能になる。モー
ドデコーダ２５２のデコーダブロツク３０８に
より発生する最上行データリターンイネーブル
信号によりイネーブルになる４ウエイデータセ
レクタ／トランスミツタ３２０は、このデータ
を相関する列データ交換サブシステムデータバ
ス２５６に転送する。データはそこから、Ｏプ
ログラマブル入力ライン３３０に供給される出
力信号によりイネーブルになる標準疑似モジユ
ール２４２の第２データトランスミツタを介し
て、相関するエレメントプロセツサデータバス
６６に転送される。従つて、最上行一列短絡モ
ードにより、標準レベルシフトオペレーシヨン
中にオリジナルの画像データ群にある最上行の
データから同時にコピーされる同一行のデータ
で構成されるアレイプロセツサ６１内に画像デ
ータを作ることができる。このモードは、被乗
数マトリツクスがコントロールプロセツサ１０
内に同時に無い場合のマトリツクス乗算に特に
使用される。最上行一列短絡モードのデータ依
存の性質により、乗算を行うのに必要な乗算マ
トリツクスを決定するようにコントロールプロ
セツサ１０に被乗算マトリツクスを転送する必
要が無い。 アレイプロセツサ６１内では、他の機能プレ
ーンとのモジユールアレイに対して短絡プレー
ン疑似モジユールアレイの位置決めは、厳格で
ない。従つて、いくつかの短絡された機能プレ
ーンを互いに直交する列配置を有するアレイプ
ロセツサ６１内にもうけることができる。これ
により、アレイプロセツサ６１はアレイプロセ
ツサ６１内の列短絡および行短絡されたオペレ
ーシヨンの両方を行うことができる。データ依
存動作を含む基本的に短絡されたプレーンモー
ドを使用してて、短絡データを送信する短絡プ
レーン疑似モジユールアレイの部分に相関する
エレメントプロセツサデータ交換サブシステム
データバス６６上のデータ衝突を防止する。適
切なマスク画像の使用を後述するセクシヨン
４、Ｆに例示する。 最後の２の基本短絡されたプレーン配置は
ORデータモードと呼ぶことができる。これら
のモードにより、コントロールプロセツサ１０
は早急に全画像データ群又は各列のデータ内に
あるデータの性質の表示を得ることができる。
ORを取つたデータフルアレイ短絡モードは、
エレメントプロセツサデータ交換サブシステム
データバス６６上の全データのORを取り、そ
の結果をシリアルデータDIライン４６を介し
てコントロールプロセツサ１０に供給する。特
に、エレメントプロセツサデータバス６６上に
あるデータがＩプログラマブル入力ライン３２
８上に供給される入力信号によりイネーブルに
なる疑似モジユール２４２，２４４，２４６の
第１データトランスミツタにより受取られる。
このデータは第１データトランスミツタのオー
プンコレクタ出力バツフアにより反転される。
これにより各列データバス２５６の状態を、相
関するエレメントプロセツサデータバス６６上
にあるデータのNORに反映させる。このデー
タは先行して隣接する列の疑似モジユールアレ
イの対応データとANDが取られ、モーオデコ
ーダ２５２に供給される。このモードデコーダ
２５２で、インバータ３１４により反転され、
デユアルデータトランスミツタブロツク３１０
によりシリアルデータDIライン４６に転送さ
れる。従つて、エレメントプロセツサデータバ
ス６６上にあるデータがロジツク１であれば、
DIライン４６の状態もロジツク１になる。こ
の動作は画像データ群がノンゼロデータを有し
ているかどうかを即判断するのに特に使用され
る。 第２の基本的なORデータモードはORフル
アレイ短絡モードの列配置バージヨンを供給す
る。ORデータ列短絡モードでは、各列データ
交換サブシステムデータバス２５６上にあるデ
ータは先行する隣接標準列コントローラ２４８
の３ウエイデータセレクタ３０４又はモードデ
コーダ２５２の２ウエイデータセレクタ２９
８、およびインバータ３２２を介して対応する
列メモリレジスタ３１８に転送される。従つ
て、データを各疑似モジユール列の各々に相関
するエレメントプロセツサデータバス６６に供
給することにより、列データのORが各列メモ
リレジスタ３１８に同期シフトされる。従つ
て、カラムメモリレジスタデータはカラムメモ
リレジスタからシリアルデータ入力への動作に
よりコントロールプロセツサ１０に転送するこ
とができる。これにより各列メモリレジスタ３
１８からのデータがコントロールプロセツサ１
０に、各列の画像データ群がノンゼロデータを
有しているかどうか、更にノンゼロビツトデー
タの特定のビツト位置に関して直接表示を行
う。この動作は、画像データ群内にノンゼロデ
ータが存在することを表示してORデータフル
アレイ短絡モードオペレーシヨンが行われると
き特に使用される。次にORを取つたデータ列
短絡モードオペレーシヨンによりノンゼロデー
タが、現在ある列およびその列データ内のビツ
ト位置に関してローカライズすることができ
る。当然、直交方向に配置された疑似モジユー
ル列を有すアレイプロセツサ６１内にある第２
短絡機能プレーン２４０は、ノンゼロデータが
存在する行をローカライズすることによりノン
ゼロデータを更にローカライズするのに使用す
ることができる。 Ｆ 例 アレイプロセツサ６１内の短絡機能プレーン２
４０の基本動作は任意数の画像処理アプリケーシ
ヨンにおいて画像データの処理を迅速に処理する
のに使用することができる。当然、短絡機能プレ
ーン２４０の動作は上述した基本動作に限定され
ない。しかしながら、シーケンシヤル又は同時に
基本動作モードを結合し、短絡機能プレーン２４
０の全有効動作モードを構成することができる。
アレイプロセツサ６１内の短絡機能プレーン２４
０の使用を説明するために以下一例を述べる。 データ依存例 短絡動作例 次の“プログラム”はデータ依存画像データ群
を発生するように最上行一列短絡モードオペレー
シヨンを行う際に短絡機能プレーン２４０を使用
する場合のものである。オリジナルの画像データ
群は一方のメモリ機能プレーン（MEM１）に供
給され、第２メモリ機能プレーン（MEM２）は
中間画像データ群ストレージとして使用される。
第３メモリ機能プレーン（MEM３）は短絡され
た機能プレーン２４０により発生される画像デー
タ群の相手先ストレージとして動作する。Ｉ／Ｏ
機能プレーンはコントロールプロセツサ１０によ
り供給されるマスク画像データ群を受取り格納す
るのに使用される。最後に、最上行一列短絡モー
ドオペレーシヨンを行うのに単一短絡機能プレー
ン２４０（SFP１）が供給される。 この例のためにデータワードとメモリレジスタ
は所定の８ビツト長を有している。

【表】 プログラムライン参照No. コメント １−３
Ｉ／O1マスクプレーンにおい
て、メモリレジスタの最上位ビツ
トがクリアされる。 ４−６
マスク画像データ群の形成を完
了して、Ｉ／O1マスクプレーン
におけるＮ個の最上行メモリレジ
スタの最上位ビツトがクリアされ
る。 ７−11
ソースイメージデータとマスク
イメージデータのレベルシフト
が、中間画像データ群ストレージ
プレーンをMEM２にセツトす
る。データ交換サブシステムはオ
リジナル画像（MEM１）と、マ
スク画像データ群（Ｉ／O1）の
クロツクされない最上位ビツトの
ANDを取り中間データ群を形成
する。最上行のデータがオリジナ
ル画像のデータに相当し、残りの
行がすべてのロジツク０のデータ
を有している。 12−15
MEM２中間画像データ群スト
レージプレーンに対してマスク画
像が反転され、再びレベルシフト
される。このプレーン画像が、中
間画像データ群の再循環データと
ORが取られる。残りの中間画像
データ群はオリジナル画像のデー
タに対応する最上行のデータを有
し、残りの行は全てロジツト１の
のデータを有している。 16−20
SFP１短絡機能プレーンを介し
てMEM３画像デイテイネーシヨ
ンプレーンに中間画像のレベルシ
フトを行う。MEM２最上行モジ
ユールのセパレートデータは相関
するエレメントプロセツサデータ
交換サブシステムに対する各列デ
ータ交換サブシステムにより短絡
される。MEM３に格納される残
りのデステイネーシヨン画像はソ
ース画像の最上行に対応する行デ
ータを有し、各列内のデータは共
通である。 ２列×４行エレメントプロセツサセクシヨンの
アレイプロセツサ６１を考えると、上述のプログ
ラムは次のような中間および最後データ積を形成
する。

【表】

【表】 Ｇ サマリー 以上モジユラアレイプロセツサのデータ交換
サブシステムとのデータ転送のための列短絡お
よびフルアレイ短絡された機能プレーンについ
て開示した。この機能プレーンにより、モジユ
ラアレイプロセツサは迅速かつ効率良く、マト
リクス操作やノンゼロデータ検出およびノンゼ
ロデータ配置のような多くの特殊なデータ処理
動作を行うことができる。 上述の好適実施例の説明からこの発明は種々変
形実施できることは明らかである。それゆえ添付
したクレームで述べたこの発明の精神と範囲から
逸脱することなく、この発明が、上述の実施例以
外にも実施できる。