JPS6359651A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS6359651A
JPS6359651A JP62186779A JP18677987A JPS6359651A JP S6359651 A JPS6359651 A JP S6359651A JP 62186779 A JP62186779 A JP 62186779A JP 18677987 A JP18677987 A JP 18677987A JP S6359651 A JPS6359651 A JP S6359651A
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JP
Japan
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columns
rows
processing
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Application number
JP62186779A
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English (en)
Inventor
コリン　ハロルド　コウレイ
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AKUTEIBU MEMORY TECHNOL Ltd
Original Assignee
AKUTEIBU MEMORY TECHNOL Ltd
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023—Two dimensional arrays, e.g. mesh, torus

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ロ　　の　　　　′４−　　・　１−ｒ＋本発明は各ロ
ーカルメモリー内に保持されているデーターに対して並
列に動作可能な処理素子のアレイから成り、前記素子は
互いに行及び列をなして接続されていて、各行及び列を
成して隣接している素子間におけるデータの転送を許容
する処理装置に関する。
この種の装置は例えば、英国特許明細書Ｎｏ、Ｉ４４５
７１４及び２１０３４００に記述されていて、大規模な
アレイ又はベクトルを有する、多数の個別データ要素（
ｉ　Ｌｅｍｓ）からなるデータを処理するのに特に有用
である。
この様な装置を作動させる為には、データを何等かの方
法で処理素子上にマツプする必要がある、すなわち各デ
ータ要素を特定の処理素子に割当てて該素子上にて動作
させることである。また演算の過程に於てはデータのマ
ツピングを変更する事も必要とされる。データ要素のマ
ツピングと相異なるマツピング間に於いての転送とにつ
いてはＰ、Ｍ、フランンダース（Ｐ、Ｍ、Ｆｌａｎｄｅ
ｒｓ）著のＩＥＥＥ）ランザクジョン・オンｅコンピュ
ータ（Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔ
ｅｒｓ）　、　Ｃ−３１巻、第９号、（１９８２年９月
発行）「アレイ処理装置上のデータ移動の階級ヘノ統合
アプローチＪ　（Ａ　ｕｎｉｆｉｅｄ　ａｐｐｒｏａｃ
ｈｔｏ　ａ　ｃｌａｓｓ　ｏｆ　ｄａｔａ　ｍｏｖｅｍ
ｅｎｔｓ　ｏｎ　ａｎ　ａｒｒａｙｐｒｏｃｅｓｓｏｒ
）に於て論述されている。
本発明の目的は前記の如く、相異なるデータマツピング
間の転送を容易に実行できるデータ処理装置を提供する
ことにある。
ｌ五立１１ 本発明によれば、各ローカルメモリー内に保持されてい
るデータ上で並列に動作可能な処理素子のアレイを具備
し、前記素子はデータの転送を各行及び各列内の隣接す
る素子間に実行する為に互いに行及び列を成して結合さ
れているデータ処理装置に於て、館記行および列もしく
は行または列は、この行および列もしくは行またはを複
数の区画にサブ分割する為と、データをこの区画内の素
子を介して循環して移動する為に各区画内の最初と最後
の素子を連結する為とのスイッチ手段を有していること
を特徴とするデータ処理装置が提供される。
大ＪＬ例 第１図を参照して説明すると、処理素子（ＰＥ）は演３
＞及び論理ユニット（ＡＬＵ）１０及びＰＥ内に於ける
処理用のデータ要素を保持するローカルメモリー１１と
を含む。ローカルメモリー１１はランダム・アクセスメ
モリーであり、かつ４ビツト中の入力及び出力とを具備
している。
該ＰＥとその他のＰＥとの間のデータの転送は転送レジ
スターと呼ばれる４ビツトのシフトレジスター１２を介
して行なわわる。転送レジスターはローカルメモリー１
１のデータ入力に接続され、かつ後に述へる同一チップ
上に於て選択されるべき他のＰＥにも接続されている４
ビツト巾の平行出力経路１３を有している。転送レジス
ター１２はアレイ内の４つの最も隣接しているＰＥへ後
述する東西南北方向の経路をとって出力信号を供給する
直列の出力経路１４をも具備している。
転送レジスターは第１のマルチプレクサ−１５から１回
に４ビツトの入力データを並列に受信できる。この代わ
りに、第２のマルチプレクサ−１６から直列に１回に１
ビツトの入力データを受信できる。
第一のマルチプレクサ−１５は５つの入力（０〜４）を
具備している。入力０はローカルメモリー１１のデータ
出力に接続されている。
入力１〜４は第４図を参照して後に述べる様に同一チッ
プ上の他のＰＥの並列出力経路１３に接続されている。
第二のマルチプレクサ−１６は９つの入力Ｏ〜８を具備
している。入力０〜３はアレイ内の４つの隣接するＰＥ
の直列出力経路１４からの東西南北信号を東西南北の方
向で受信する為に接続されている。入力４〜７は本発明
には無関係である。入力８は第５図を参照して後述する
長距漣経路回路からのＬＤＲ信号を受信する。
ここで第２図において処理素子ＰＥ０Ｏ−ＰＥ３３の４
×４のサブアレイを具備する大規模集積回路（ＶＬＳ　
Ｉ　）チップが示されている。
−Ｆ記の如く、各ＰＥの直列出力経路１４は同一チップ
上において隣接しているＰＥの東西南北入力に接続され
ている。
北側サブアレイ（ＰＥＯＯ５ＰＥＯ１、ＰＥ０２及びＰ
Ｅ０３）の４つのＰＥの場合、各直列出力経路１４はま
た送信回路２２を介して４つの入力及び出力もしくは入
力または出力ピン２１に接続されている。この入力及び
出力もしくは入力または出力ピン２１はまた受信回路２
３を介してこれら４つのＰＥの才入力に接続されている
。
同様にして、西側サブアレイの４つのＰＥ（ＰＥＯＯ１
ＰＥＩＯ１ＰＥ２０及びＰＥ３０）は転送回路２５を介
して４つの入力及び出力もしくは入力または出力ピン２
４にそれぞれ接続される自身の直列出力経路１４を具備
している。ピン２４はまた受信回路２６を介してこれら
４つのＰＥの画入力にも接続されている。
東側の４つのＰＥ　（ＰＥＯ３、ＰＥ１３、ＰＥ２３及
びＰＥ３３）及び南側の４つのＰＥ（ＰＥ３０、ＰＥ３
１、ＰＥ３２及びＰＥ３３）の直列出力経路１４はそれ
ぞれ組として４つの２：１マルチプレクサ−２７の入力
に接続され、その出力は転送回路２８を介してピン２９
の４つの入力及び出力もしくは入力または出力へ送られ
ている。ピン２９はさらに受信回路３０を介して東側の
ＰＥの原入力に接続され、南側のＰＥの南天力に接続さ
れている。
ピン２９は攻にサブアレイの東側のＰＥと南側のＰＥと
の間で分有（ｓｈａｒｅｄ）されていることが明らかで
ある。ピンがかくして分有されている理由はデーターを
送る為にＶＬＳＩ上に必要とされるピンの総数を少なく
する為である。この特徴は前記英国特許明細書Ｎｏ、２
１０３４ＱＯに述べられている。
第３図は１６個のＶＬＳＩチップが相互に結合されて１
６列１６行のＰＥからなるアレイを形成する方法を示し
ている。
本図から明らかなように、各チップの北側のピン２１は
隣接するチップの多重化ピン２９に北方向にて接続され
、各チッップの西側のピン２４は隣接するチップの多重
化ビン２９に西方向にて接続されている。各チップの多
重化ビン２９は隣接するチップのピン２１に南方向にて
接続されるとともに、隣接するチップのピン２４にも東
方向にて接続されている。
ＰＥとチップ間の接続は、ここまで述べた如く、データ
を隣接するＰＥ間に於て東西南北のどの方向へも転送す
ることが可能となる。
データを北へ送信する為に、各ＰＥのマルチプレクサ−
１６はその南天力を選択する様に、すなわちその隣接す
る南側の直列出力１３からデータを選択する様にセット
されている。
同様に、データを東へ受信する為に、各ＰＥのマルチプ
レクサ−１６はその内入力を選択する様に、すなわち隣
接する西側の直列出力１３からのデータを選択する様に
セットされている。
データを南側もしくは西側へ送信する場合は、マルチプ
レクサ−２７は各チ・ｌプのサブアレイに於ける適切な
側を選択するようにセットされなければならない。
データーを南側へ送信する為に、＆ＰＥのマルチプレク
サ−１６はかくして、その北側入力を選択する様にセッ
トされ、同時に、各チップのマルチプレクサ−２７はサ
ブアレイの南側からのデーターを選択する様にセットさ
れる。
同様にして、データを西側へ送信″４−る為に、各ＰＥ
のマルチプレクサ−１６はその原入力を選択する様セッ
トされ、同時に各チップのマルチプレクサ−２７はサブ
アレイの西側からデータを選択する為にセットされる。
上記の如き最隣接の接続に加えて、ＰＥはアレイの各行
及び列を区画に分割する為にも又接続されなければなら
ないし、ＰＥ内のデーターの７ツビングの変換を容易に
する為にも各区画の２つの半分区画が交換されなければ
ならない。
１６Ｘ１６のアレイの場合、データーの交換が実行ざわ
る４つのレベルがある。
（１）各行及び列がＰＥからなる８組に分割され、デー
タは各組の２個のＰＥ間に於て交換される。
（２）各行及び列は４区画に分割され、各区画は４個の
ＰＥを含み、そしてデーターは各区画の最初の２個のＰ
Ｅと最後の２個のＰＥの間で交換される。
（３）各行及び列は２区画に分割され、各区画は８個の
ＰＥを含み、そしてデータは各区画の最初の４個のＰＥ
と最後の４個のＰＥの間で交換される。
（４）データーは各行及び列の最初の８個のＰＥと最後
の８個のＰＥの間で交換される。
第１及び第２のレベルの交換はＰＥ内のマルチプレクサ
−１５を介して実行される。（第１図） 上述の如く、各マルチプレクサ−１５は同一チップ上の
他の４個のＰＥの並列出力経路１３に接続される自身の
入力１〜４を具備している。これらの接続を具体的に示
すと下記の通りである。
マルチプレクサ−１５の入力 ＰＥ　　　　１　　　２　　　３　　　４００　　　０
ｆ　　　０２　　１０　　２００ｆ　　　　００　　０
３　　１１　　２１０３　　　０２　　０ｆ　　　１３
　　２３かくして、例えば、ＰＥ０Ｏの場合（第１図参
照）、マルチプレクサ−１５の入力１〜４はそれぞれＰ
ＥＯ１、ＰＥＯ２、ＰＥｌ０及びＰＥ２０の出力経路１
３に接続されている。
前記の第１のレベルのデータ交換をＰＨの行に起こす為
に、各マルチプレクサ−１５は自身の入力１を選択する
為に作動される。第４Ａ図に示すように、このことが同
一の行内のＰＥの各隣接組内でデータ交換を実行する為
にチップの各行の４個のＰＥを接続させる。
同様にして、ＰＥの行に第２のレベルのデータ交換を起
こす為に、各マルチプレクサ−１５は自身の入力２を選
択する為に作動される。このことが第４Ｂ図に示す如く
、チップの各行の４個のＰＥを互いに接続させる。この
ことか各行の第１及び第２のＰＥのデータを同一行内の
第３及び第４のＰＥのデータとそわぞれ交換させる。
あるいは、ＰＥの列の第１及び第２のレベルの交換が入
力２及び３を選択することにより実行される。
第５図によると、チップの各行は自身に集る長距Ｓ経路
回路５０を具備している。これら回路５０のうちの唯一
つが図示さねているが他の行も同様の回路と具備してい
る。各長距離経路回路は２個のマルチプレクサ−５１及
び５２を具備している。
マルチプレクサ−５１の入力Ｏは行内の第２のチップの
ビン２９に接続され、一方、入力１は行内の第４のチッ
プのビン２９に接続されている。マルチプレクサ−５１
の出力は行内の第３のチップの西側のＰＥのＬＤＲ入力
に接続されている。
マルチプレクサ−５２の入力０は行内の第４のチップの
ビン２９に接続されており、一方、入力１は行内の第２
のチップのビン２９に接続されている。マルチプレクサ
−５２の出力は行内の第１のチップの西側のＰＥのＬＤ
Ｒ入力に接続ざわている。
同様に、チップの各列は自身に集まる長距離経路回路５
３を有している。（１つだけをし１示）これら回路５３
はそれぞれ図示の如くマルチプレクサ−５１及び５２と
同様の方法で接続さねている２個のマルチプレクサ−５
４反び５５を具備している。
ＰＥの行においてＦ記のレベル３の交換を起こす為に、
マルチプレクサ−５１及び５２は入力０を選択する為に
作動される。同時に各チップの西側の各ＰＥ内のマルチ
プレクサ−！６は自身のＬＤＲ入力を選択するために作
動ざわ、一方、他のすべてのＰＥ内のマルチプレクサ−
１６は自身の百入力を選択する２）に作動される。この
ことが各群のＰＥをループ状に接続させておいて、ＰＥ
の各行を８個のＰＥの２つの群に分割させる。かくして
データは各ループを循環して移動される。１６回の移動
の後に、各ループの２個の半分１■におけるデータか所
望通りに交換されることか理解てきる。
同様にして、ＰＥの行にレベル４の交換を剋こす１）に
、マルチプレクサ−５１及び５２は入力１を選択する為
に作動される。各ＰＥ内のマルチプレクサ−１６はレベ
ル３の交換の為に作動される。ＰＥの各行はかくして単
一のループとして接続される。このループ内で３２回の
移動後、このループの２つの半分部のデータか所定通り
交換される。
上記のシステムをより大きなＰＥアレイ、例えば３２ｘ
３２のアレイ又は６４Ｘ６４のアレイに容易に拡張しう
ることは明らかであろう。
【図面の簡単な説明】
本発明による処理装置の例は添付図面を参照して説明さ
れている。 第１図は処理素子（ＰＥ）を示し、第２図はＰＥの４×
４のサブ・アレイからなる集積回路チップを示し、第３
図はＰＥの１６ｘ１６のアレイを形成する為に相互に接
続された１６個の上記チップを示し、第４図は最初の２
つのレベルのデータ転送を実行する為のチップ内での接
続を示し、第５図は更なる２つのレベルのデータ転送を
実行する為のチップ間の接続を示す。 ［主要部分の符号の説明］ ＰＥ・・・・・・・・・処理素子 １０・・・演算及び論理ユニット（ＡＬＵ）１１・・・
・・・・・・ローカルメモリー１３・・・・・・・・・
並列出力経路 １４・・・・・・・・・直列出力経路 １５．１６．１７・・・マルチプレクサ−２１，２４，
２９・・・出力及び入力もしくは出力または入力ピン ２２．２５．２８・・・転送回路 ２３．２６・・・・・・・・・・・・受信回路５０．５
３・・・・・・・・・・・・長距離経路回路５１．５２
，５４．５５・・・スイッチ手段ＦＩＧ、３

Claims (1)

  1. 【特許請求の範囲】 １、各ローカルメモリー（１１）内に保持されているデ
    ータに対して並列に、動作可能な処理素子（ＰＥ）のア
    レイからな成り、前記素子は互いに行及び列をなして接
    続されてい て、各行及び列を成して隣接している素子間におけるデ
    ータの転送を許容するデータ処置装置において、前記各
    行及び列もしくは行または列は前記行及び列もしくは行
    または列を複数の区画にサブ分割し、データを前記区画
    内の前記素子を介して循環して移動させる為に各区画内
    の最初と最後との素子を連結する為のスイッチ手段（５
    １、５２及び５４、 ５５）を有していることを特徴とするデータ処理装置。 ２、特許請求の範囲第１項に記載の装置であって、前記
    スイッチ手段は各行及び列もしくは行または列を異なる
    複数のレベルのうちの一つのレベルにおいてサブ分割す
    る為に作動され、前記行及び列もしくは行または列は各
    レベルにおいて該レベルに特定な複数の区画にサブ分割
    され、前記スイッチ手段は各区画の最初と最後の素子を
    結合することによりデータを前記区画の素子を介して循
    環して移動させる為に作動されることを特徴とするデー
    タ処理装置。 ３、特許請求の範囲第２項に記載の装置であって、該装
    置が更に前記処理素子のサブアレ イを各々有している複数の集積回路チップ （２０）を有していることを特徴とするデータ処理装置
    。 ４、特許請求の範囲第３項に記載の装置であって、前記
    スイッチ手段は、各チップ内にあって、独立した各区画
    内のすべての素子が同一チップ内に位置される第一のレ
    ベルに於いて前記の行及び列もしくは行または列をサブ
    分割する為の第一のスイッチ論理（１５）と、前記チッ
    プの外側にあって、各区画内の素子が２個以上の前記チ
    ップ内に位置される第二のレベルにおいて前記行及び列
    もしくは行または列をサブ分割する為の第二のスイッチ
    論理（５１、５２及び５４、５５）とを含むことを特徴
    とするデータ処理装置。 ５、特許請求の範囲第４項記載の装置であって、前記第
    一のスイッチ論理（１５）は、チップ内に於て並列デー
    タ経路（１３）を介して処理素子間でデータを移動させ
    るための手段を有し、前記第二のスイッチ論理（５１、
    ５２及び５４、５５）は直列経路（１４）を介して処理
    素子間で移動させる為の手段を 有していることを特徴とするデータ処理装 置。 ６、特許請求の範囲第５項記載の装置であって、各処理
    素子は、前記の並列データ経路 （１３）のうち一つを設定する並列出力と、前記の直列
    経路（１４）のうち一つを設定 する直列出力とを有するシフトレジスター （１２）とを含むことを特徴とするデータ処理装置。 ７、特許請求の範囲第６項記載の装置であって、各処理
    素子は、前記第１のスイッチ論理を設定するマルチプレ
    クサー（１５）を有 し、前記マルチプレクサーは前記シフトレジシター（１
    ２）の並列入力に接続されている出力を有し、前記マル
    チプレクサーはまた前記処理素子のローカルメモリー（
    １１）に接続されている第１の入力と、他の処理素子の
    並列データ経路（１３）に接続されている更なる入力と
    を同一チップ内に有することを特徴とするデータ処理装
    置。 ８、特許請求の範囲第７項記載の装置であって、前記各
    処理素子は、シフトレジスター （１２）の直列入力に接続されている出力 と、前記第２のスイッチ論理（５１、５２及び５４、５
    ５）に接続されている第１の入力（ＬＤＲ）と、アレイ
    内において隣接している処理素子の直列データ経路（１
    ４）に接続されている更なる入力（東西南北）とを有す
    るマルチプレクサー（１６）を有していることを特徴と
    するデータ処理装置。
JP62186779A 1986-08-02 1987-07-28 デ−タ処理装置 Pending JPS6359651A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8618943 1986-08-02
GB868618943A GB8618943D0 (en) 1986-08-02 1986-08-02 Data processing apparatus

Publications (1)

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JPS6359651A true JPS6359651A (ja) 1988-03-15

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ID=10602158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62186779A Pending JPS6359651A (ja) 1986-08-02 1987-07-28 デ−タ処理装置

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US (1) US4876641A (ja)
EP (1) EP0256661B1 (ja)
JP (1) JPS6359651A (ja)
DE (1) DE3765059D1 (ja)
GB (1) GB8618943D0 (ja)

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