JPH0214742B2 - - Google Patents

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JPH0214742B2
JPH0214742B2 JP57136419A JP13641982A JPH0214742B2 JP H0214742 B2 JPH0214742 B2 JP H0214742B2 JP 57136419 A JP57136419 A JP 57136419A JP 13641982 A JP13641982 A JP 13641982A JP H0214742 B2 JPH0214742 B2 JP H0214742B2
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JP
Japan
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module
subarray
terminals
data
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Prior art date
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Expired - Lifetime
Application number
JP57136419A
Other languages
English (en)
Other versions
JPS5840678A (ja
Inventor
Fuideian Retsudauei Suchuwaato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ESU TEII SHII INTERN KONPYUUTAAZU Ltd
Original Assignee
ESU TEII SHII INTERN KONPYUUTAAZU Ltd
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Application filed by ESU TEII SHII INTERN KONPYUUTAAZU Ltd filed Critical ESU TEII SHII INTERN KONPYUUTAAZU Ltd
Publication of JPS5840678A publication Critical patent/JPS5840678A/ja
Publication of JPH0214742B2 publication Critical patent/JPH0214742B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023Two dimensional arrays, e.g. mesh, torus

Description

【発明の詳細な説明】 本発明は、各データ処理素子がそれに最も近い
4個の処理素子へデータを転送できるように、長
方形のアレイ状に互いに接続される複数のデータ
処理素子を備える種類のデータ処理装置に関する
ものである。そのような装置はたとえば英国特許
明細書第1445714号、第1536933号、第2020457号
および第2019620号に記述されている。
そのような装置はそれぞれ処理素子のサブアレ
イを含む複数の同一のモジユールから作ることが
できる。そのようなモジユールは、たとえばLSI
(大規模集積回路)チツプ、または半導体部品が
とりつけられるプリント回路板とすることができ
る。
各モジユールに対して求められる外部端子の数
はモジユール内の処理素子の数に明らかに依存す
る。たとえば、モジユールが4×4個の処理素子
サブアレイを含むものとすると、モジユールを隣
りのモジユールへ接続するには16個の外部端子
(サブアレイの各縁部に沿つて4個)を求められ
ることになる。これは、たとえば制御信号、アド
レス、電源などのために要求される他の端子に加
え合わされることになる。しかし、任意の特定の
種類のモジユールで利用できる端子の数は厳密に
制限される。(たとえば、LSIチツプは限られた
数のピンを有する)。そのために、同じモジユー
ルに組込むことができる処理素子の数に上限が課
されることになる。
この問題を解決する1つの方法が前記英国特許
明細書第2020457号に開示されている。この英国
特許明細書には、サブアレイの隣り合う縁部上の
隣り合う2個の端子を組合わせることにより、隣
りのサブアレイへ接続するために求められる端子
の数を減少する1つの方法が記載されている。た
とえば、その英国特許明細書に記載されている一
実施例においては、ルート指定コードの値に従つ
て1つの端子(NW端子)がデータを北または西
へ送る。したがつて、この構成は1チツプ当り2
つの端子を節約できる。
本発明の目的は、隣り合うサブアレイを接続す
るために必要な端子の数を大幅に減少する技術を
得ることである。
〔発明の概要〕
本発明によれば、複数個のモジユールからなる
アレイを備え、前記モジユールは各々分離された
1チツプ上に形成されるn×n個の処理素子から
なるサブアレイを有し、このサブアレイ内の各処
理素子は隣接する処理素子へデータを転送できる
ように互いに接続され、前記モジユール内ではサ
ブアレイの1つの縁部上の少なくとも2つの処理
素子は前記サブアレイの隣接する縁部上の等しい
数の処理素子と共通の外部端子を共用し、この共
用される各外部端子は各々前記モジユールに隣接
する2つのモジユールの共用されていない各々の
端子に接続されることを特徴とするデータ処理装
置が得られる。
〔発明の実施例の説明〕
以下、図面を参照して本発明を詳細に説明す
る。
第1図は複数のモジユール10を備えるデータ
処理装置を示す。各モジユールは近くのモジユー
ルへ接続するための3つの端子群12,14,1
6を有する。各端子群はそれぞれ4個の端子を有
する。第1図にはモジユールを三角形として示し
ているが、これは図示の便宜上にすぎないことに
注意すべきである。実際には、それらのモジユー
ルは都合の良い形をしたLSIパツケージ内に通常
収められる。
モジユールは図示のように行と列の長方形アレ
イ状に互いに接続される。各モジユールの端子群
12は北隣りのモジユールの端子群14と、西隣
りのモジユールの端子群16とに分岐路18を介
して接続される。(この明細書で用いる「東」、
「西」、「南」、「北」という用語はモジユールと処
理素子の間の論理関係を単に記述するためのもの
であり、特定の物理的配置を意味するものである
と解してはならない。) 第2図は1つのモジユールを詳しく示すもので
ある。このモジユールは4×4個の素子Pのサブ
アレイを含む。各素子は前記英国特許明細書に記
載されている素子に類似するものであるから、こ
こではそれらについての詳しい説明は省く。サブ
アレイの縁部上の素子を除く各素子は北隣り、東
隣り、南隣りおよび西隣りの4個の素子へ接続さ
れ、それらの素子との間でデータを転送できるよ
うにする。素子の間のデータ転送の向きは、全て
の素子に対して並列に転送されるルート指定コー
ドにより決定される。そのルート指定コードは2
ビツトで構成される。その2ビツトの意味は次の
通りである。
ルート指定コード 向 き 00 北 01 東 10 南 11 西 次に第3図を参照する。各素子Pは処理素子2
8と、4個の入力端子0,1,2,3を有するマ
ルチプレクサ20とを含む。入力端子0,1,
2,3は南隣り、西隣り、北隣りおよび東隣りの
素子からそれぞれデータを受けるために接続され
る。マルチプレクサ20がその4つの入力端子を
ルート指定コードの2進値に従つて選択し、デー
タを処理素子28へ出力するように、マルチプレ
クサ20は線30を介して与えられるルート指定コ
ードによつて制御される。たとえば、ルート指定
コードが00だとすると入力端子0が選択されるか
ら、各素子はその南隣りの素子からデータを受け
る。その結果、データは北へ向つて流れる。
処理素子28は接続部32上のデータをそれに
隣り合つている各素子の1つの入力端子へ出力す
る。接続部が双方向へ信号を伝える場合には、各
双方向接続部と処理素子との間にゲートが含まれ
る。そのゲートは一例として東向きの接続部への
出力側におけるゲート34として示されている。
データを東向きに桁送りするためにだけゲート3
4が開かれるように、ゲート34は線36を介して
与えられるルート指定コード信号により制御され
る。
一般にモジユールの素子Pの間の接続は2つの
一方向接続部により行うことができる。この場合
には素子Pの間のそれらの接続部の間にはゲート
34は設けられない。素子Pの間に双方向接続部
が設けられるものとすると、処理素子からの各出
力端子にゲート34が設けられる。モジユール1
0の間の接続は双方向であるから、モジユールの
縁部にある素子Pの出力端子と、分岐路と、分岐
路に接続する端子12,14,16との間にゲー
トが設けられる。
ここで再び第2図を参照して、サブアレイの東
側縁部上の4個の素子Pは端子16へそれぞれ接
続され、南側縁部上の素子Pは端子14へ接続さ
れる。サブアレイの北側縁部上の端子と西側縁部
上の端子は4個の切りかえスイツチ22を介して
端子12へ接続される。
スイツチ22は2つの状態を有し、ルート指定
コードの第2のビツトにより制御される。ルート
指定コードが北または南を表すと(すなわち、第
2のビツト=0)、スイツチ22は端子12をサ
ブアレイの北側縁部に接続する。これとは逆に、
ルート指定コードが東または西を表わす場合には
(第2のビツト=1)、スイツチ22は端子12を
西側縁部へ接続する。
スイツチ22を図では機械式のスイツチとして
示しているが、実際にはそれらのスイツチは電子
スイツチである。
したがつて、たとえば、ルート指定コード00
(「北」)を表す場合には、データは各素子から同
じサブアレイ内の北隣りの素子へ桁送りされる。
更に、データは各サブアレイの北側縁部の素子か
らスイツチ22を介して北隣りのモジユールの端
子12へ桁送りされる。近くのモジユールの南側
縁部上の素子のマルチプレクサ20はそのデータ
を受けるためにセツトされる。
サブアレイの北側縁部上の4個の素子と西側縁
部上の4個の素子との間で1組の端子12が効果
的に共用されることがわかるであろう。これによ
り隣りのモジユールに接続するために要する端子
の数は16個から12個へ減少する。このように端子
を共用するにはモジユールの間に分岐路18を必
要とする。すなわち、各分岐路は種々のモジユー
ルの3個の端子を互いに接続する。しかし、与え
られた任意の時刻には3個の端子のうちのただ1
つの端子だけがデータを転送しており、ただ1つ
の端子だけがデータを受けるから、データが流れ
ることを求められる向きについてはあいまいさは
ない。
以上説明した装置においては、各モジユール1
0はLSIチツプである。しかし、別の実施例で
は、各モジユールは処理素子Pを構成する集積回
路部品とスイツチ22がとりつけられるプリント
回路で構成される。この場合には、処理素子Pは
前記英国特許明細書第2020457号に記載されてい
るようにして構成できる。この場合には4個の処
理素子が1個のLSIチツプに組込まれる。
第4図はこの種のチツプ24を4個含んでいる
モジユールを示す。図示のように、各チツプは、
そのようなチツプから通常求められる8個の端子
の代りに6個の端子を有する。これは2個の端子
の機能を1つの北−西ピンNWに組合わせ、同様
に他の2個の端子の機能を1つの南−西ピンSW
に組合わせる。これをどのようにして行うかとい
うことが前記英国特許明細書に詳しく記載されて
いる。
このモジユールは、第2図のスイツチ22の機
能と同様な機能を有する4個1組のスイツチ26
を有する。もつとも、この場合にはスイツチ26
はプリント回路板にとりつけられた別々の部品に
より成り、第2図ではスイツチは処理素子がとり
つけられているチツプと同じチツプに組込まれ
る。
処理素子とスイツチ26および処理素子のサブ
アレイの縁部との間の接続は第2図に示す接続と
同じである。北−西チツプのNWピンは共用され
るピンであるからそのピンは2種類のスイツチ2
6へ接続されるから、サブアレイの北側縁部上端
子および西側縁部上の端子として機能する。
【図面の簡単な説明】
第1図は本発明の装置の全体を示す線図、第2
図はこの装置の1つのモジユールを詳しく示す線
図、第3図はデータ処理素子の1つを詳しく示す
ブロツク図、第4図は別の種類のモジユールを示
す線図である。 10……モジユール、12,14,16……端
子、18……分岐路、20……マルチプレクサ、
22……スイツチ、28……処理素子、34……
ゲート、P……素子。

Claims (1)

    【特許請求の範囲】
  1. 1 複数個のモジユールからなるアレイを備え、
    前記モジユールは各々分離された1チツプ上に形
    成されるn×n個の処理素子からなるサブアレイ
    を有し、このサブアレイ内の各処理素子は隣接す
    る処理素子へデータを転送できるように互いに接
    続され、前記モジユール内ではサブアレイの1つ
    の縁部上の少なくとも2つの処理素子は前記サブ
    アレイの隣接する縁部上の等しい数の処理素子と
    共通の外部端子を共用し、この共用される各外部
    端子は各々前記モジユールに隣接する2つのモジ
    ユールの共用されていない各々の端子に接続され
    ることを特徴とするデータ処理装置。
JP57136419A 1981-08-06 1982-08-06 データ処理装置 Granted JPS5840678A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8124123 1981-08-06
GB8124123 1981-08-06

Publications (2)

Publication Number Publication Date
JPS5840678A JPS5840678A (ja) 1983-03-09
JPH0214742B2 true JPH0214742B2 (ja) 1990-04-09

Family

ID=10523757

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57136419A Granted JPS5840678A (ja) 1981-08-06 1982-08-06 データ処理装置

Country Status (5)

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JP (1) JPS5840678A (ja)
AU (1) AU553867B2 (ja)
DE (1) DE3228628A1 (ja)
FR (1) FR2511157B1 (ja)
ZA (1) ZA825435B (ja)

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Publication number Publication date
JPS5840678A (ja) 1983-03-09
DE3228628C2 (ja) 1991-04-18
AU553867B2 (en) 1986-07-31
FR2511157B1 (fr) 1993-08-06
AU8690582A (en) 1983-02-10
FR2511157A1 (fr) 1983-02-11
ZA825435B (en) 1983-06-29
DE3228628A1 (de) 1983-02-24

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