JPH04288659A - プロセッサアレイ - Google Patents
プロセッサアレイInfo
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- JPH04288659A JPH04288659A JP4005598A JP559892A JPH04288659A JP H04288659 A JPH04288659 A JP H04288659A JP 4005598 A JP4005598 A JP 4005598A JP 559892 A JP559892 A JP 559892A JP H04288659 A JPH04288659 A JP H04288659A
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Links
- 239000000872 buffer Substances 0.000 claims abstract description 45
- 238000012545 processing Methods 0.000 abstract description 12
- 230000002457 bidirectional effect Effects 0.000 abstract description 7
- 239000011159 matrix material Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 7
- 230000006854 communication Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101000812677 Homo sapiens Nucleotide pyrophosphatase Proteins 0.000 description 2
- 102100039306 Nucleotide pyrophosphatase Human genes 0.000 description 2
- 101100316838 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VBA4 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 102100037437 Beta-defensin 1 Human genes 0.000 description 1
- 101000952040 Homo sapiens Beta-defensin 1 Proteins 0.000 description 1
- 101100316835 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VBA1 gene Proteins 0.000 description 1
- 101100290389 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ceg1 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 101150000355 hba4 gene Proteins 0.000 description 1
- 101150017059 pcd1 gene Proteins 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
Landscapes
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、処理能力を増大させる
ために多数のプロセッサを接続させた、コンピュータシ
ステムなどに用いられるプロセッサアレイ(プロセッサ
が配列構成されたもの)に関する。
ために多数のプロセッサを接続させた、コンピュータシ
ステムなどに用いられるプロセッサアレイ(プロセッサ
が配列構成されたもの)に関する。
【0002】
【従来の技術】コンピュータシステムの大きさ、すなわ
ちその処理能力を増大するためには、コンピュータシス
テムが処理する仕事をプロセッサに分担させるため、多
数のプロセッサを接続することになる。プロセッサの接
続方法としては、これらを2次元的に矩形に配置したり
、3次元の立体に配置して共通バスにて接続するシステ
ムが知られており、この場合プロセッサのアレイの行と
列の全部にわたってバスが延びている。このようなプロ
セッサアレイの典型的な応用例はデジタルオーディオに
おけるフィールドの処理であり、ここでは多数の個別の
チャンネルにおけるデジタルオーディオ信号を、ミキシ
ングその他の処理に先んじて同時にすばやく処理するこ
とが求められている。
ちその処理能力を増大するためには、コンピュータシス
テムが処理する仕事をプロセッサに分担させるため、多
数のプロセッサを接続することになる。プロセッサの接
続方法としては、これらを2次元的に矩形に配置したり
、3次元の立体に配置して共通バスにて接続するシステ
ムが知られており、この場合プロセッサのアレイの行と
列の全部にわたってバスが延びている。このようなプロ
セッサアレイの典型的な応用例はデジタルオーディオに
おけるフィールドの処理であり、ここでは多数の個別の
チャンネルにおけるデジタルオーディオ信号を、ミキシ
ングその他の処理に先んじて同時にすばやく処理するこ
とが求められている。
【0003】
【発明が解決しようとする課題】このようなプロセッサ
アレイの問題点は、システムの寸法が大きくなり、個別
プロセッサの数が増大するにつれて共通バスが長くなり
、これによって処理速度に逆効果がでることである。 これは、最も遠くに位置しているプロセッサまたは入出
力手段の間のバスの最大長においても交信が良好に行わ
れるようにシステムのクロックレートを充分に低く設定
しなければならないからである。
アレイの問題点は、システムの寸法が大きくなり、個別
プロセッサの数が増大するにつれて共通バスが長くなり
、これによって処理速度に逆効果がでることである。 これは、最も遠くに位置しているプロセッサまたは入出
力手段の間のバスの最大長においても交信が良好に行わ
れるようにシステムのクロックレートを充分に低く設定
しなければならないからである。
【0004】もう一つの問題点は、例えば16個(また
はそれ以上の)のプロセッサが共通バスによって接続さ
れていて、ひとつのプロセッサに対してひとつのクロッ
クサイクル内でのアクセスが限定されているとすると、
このバスにどこかで接続されている2個の他のプロセッ
サが同時に交信することは不可能になる。
はそれ以上の)のプロセッサが共通バスによって接続さ
れていて、ひとつのプロセッサに対してひとつのクロッ
クサイクル内でのアクセスが限定されているとすると、
このバスにどこかで接続されている2個の他のプロセッ
サが同時に交信することは不可能になる。
【0005】しかし共通バスによる相互交信システムに
おいては、プロセッサアレイの寸法が増大すると動作速
度が減少し、動作の柔軟性が減少する。
おいては、プロセッサアレイの寸法が増大すると動作速
度が減少し、動作の柔軟性が減少する。
【0006】
【問題を解決するための手段】本発明は、複数のプロセ
ッサモジュールを具えたプロセッサアレイであり、各モ
ジュールは第1の方向においてn本のバスによって接続
され、第2の方向においてm本のバスによって接続され
たnxm個のプロセッサを含み、クロックバッファが隣
接するモジュール間の境界に設けられ、各クロックによ
って制御されたバッファが、ひとつのモジュールにおけ
るバスの各1本を隣接のモジュールの対応するバスと接
続するように作用する。
ッサモジュールを具えたプロセッサアレイであり、各モ
ジュールは第1の方向においてn本のバスによって接続
され、第2の方向においてm本のバスによって接続され
たnxm個のプロセッサを含み、クロックバッファが隣
接するモジュール間の境界に設けられ、各クロックによ
って制御されたバッファが、ひとつのモジュールにおけ
るバスの各1本を隣接のモジュールの対応するバスと接
続するように作用する。
【0007】この発明の好適な実施例では、各モジュー
ルでは第1の方向に走っているバスの本数は第2の方向
に走っているバスの本数と等しく、好適にはn=m=4
である。
ルでは第1の方向に走っているバスの本数は第2の方向
に走っているバスの本数と等しく、好適にはn=m=4
である。
【0008】このように各モジュールは疑似自己充足型
(pseudo−self−contained)ユニ
ットとして作用し、クロックレートとアクセススピード
は比較的小さなモジュールに好適である高い値にするこ
とができる。モジュール間の交信はクロック制御された
バッファを介して行われるので、プロセッサモジュール
をさらに付加することによってプロセッサアレイを拡張
しても、モジュール内のバスの長さが固定されているの
で各モジュールの処理速度及び動作に何等影響を与えな
い。
(pseudo−self−contained)ユニ
ットとして作用し、クロックレートとアクセススピード
は比較的小さなモジュールに好適である高い値にするこ
とができる。モジュール間の交信はクロック制御された
バッファを介して行われるので、プロセッサモジュール
をさらに付加することによってプロセッサアレイを拡張
しても、モジュール内のバスの長さが固定されているの
で各モジュールの処理速度及び動作に何等影響を与えな
い。
【0009】好適な実施例においてはクロック制御され
たバッファは双方向であり、プロセッサ間の境界を通じ
ての両方の方向の交信が可能となっている。双方向のバ
ッファとこれらのクロック制御によって、各バッファは
信号通過地点となり、ひとつの信号(デジタルワードで
1ビットからなる)がひとつの方向にバッファを介して
境界を通過すると同時にもうひとつの信号(もうひとつ
のデジタルワードの1ビットからなる)が反対方向に境
界を通過する。
たバッファは双方向であり、プロセッサ間の境界を通じ
ての両方の方向の交信が可能となっている。双方向のバ
ッファとこれらのクロック制御によって、各バッファは
信号通過地点となり、ひとつの信号(デジタルワードで
1ビットからなる)がひとつの方向にバッファを介して
境界を通過すると同時にもうひとつの信号(もうひとつ
のデジタルワードの1ビットからなる)が反対方向に境
界を通過する。
【0010】入出力のクロック制御されたバッファとい
うかたちの入出力手段をアレイの2つの向かい合うサイ
ドに設け、例えばモジュールの垂直に相互接続されたバ
スが入出力のクロック制御されたバッファのアレイの上
端と下端にて終端するようにしてもよい。
うかたちの入出力手段をアレイの2つの向かい合うサイ
ドに設け、例えばモジュールの垂直に相互接続されたバ
スが入出力のクロック制御されたバッファのアレイの上
端と下端にて終端するようにしてもよい。
【0011】2方向のうち一方向または両方向に延びる
バスは、効果的に円環状に接続されてもよく、異なった
モジュールからのプロセッサどうしが、ひとつのモジュ
ールの相互接続バスがもうひとつのモジュールの相互接
続バスと物理的な位置関係において交互に入れ重なった
状態にする。発明を実施したプロセッサアレイによって
、プロセッサの取付構成のモジュール化が可能になる。 プロセッサはプロセッサカードの上に取付てもよい。ま
た好適なバージョンとして、特定のバス(例えば垂直方
向などの)に接続された各モジュール内のプロセッサを
それぞれのプロセッサカードに取付け、各プロセッサモ
ジュールが1個を越えるプロセッサカードから成るよう
にする。各モジュールが16個のプロセッサから成る場
合は、各プロセッサカードが(垂直に相互接続された)
4個のプロセッサからなり、これら4個のプロセッサカ
ードがモジュールをなしている。これらのプロセッサカ
ードは、これのバスの端部にクロック制御されたバッフ
ァを具えている。プロセッサカードと同様に、アレイも
バッファカードを含み、これの上に隣接するプロセッサ
モジュールを相互接続するためのクロック制御されたバ
ッファが設けられている。垂直方向に相互接続された4
個のプロセッサを登載した上述のプロセッサカードでは
、バッファカードは水平方向に隣接したプロセッサモジ
ュール間を接続することに用いてもよい。バッファカー
ドは入出力接続のために用いてもよい。
バスは、効果的に円環状に接続されてもよく、異なった
モジュールからのプロセッサどうしが、ひとつのモジュ
ールの相互接続バスがもうひとつのモジュールの相互接
続バスと物理的な位置関係において交互に入れ重なった
状態にする。発明を実施したプロセッサアレイによって
、プロセッサの取付構成のモジュール化が可能になる。 プロセッサはプロセッサカードの上に取付てもよい。ま
た好適なバージョンとして、特定のバス(例えば垂直方
向などの)に接続された各モジュール内のプロセッサを
それぞれのプロセッサカードに取付け、各プロセッサモ
ジュールが1個を越えるプロセッサカードから成るよう
にする。各モジュールが16個のプロセッサから成る場
合は、各プロセッサカードが(垂直に相互接続された)
4個のプロセッサからなり、これら4個のプロセッサカ
ードがモジュールをなしている。これらのプロセッサカ
ードは、これのバスの端部にクロック制御されたバッフ
ァを具えている。プロセッサカードと同様に、アレイも
バッファカードを含み、これの上に隣接するプロセッサ
モジュールを相互接続するためのクロック制御されたバ
ッファが設けられている。垂直方向に相互接続された4
個のプロセッサを登載した上述のプロセッサカードでは
、バッファカードは水平方向に隣接したプロセッサモジ
ュール間を接続することに用いてもよい。バッファカー
ドは入出力接続のために用いてもよい。
【0012】
【作用】本発明の実施例には重要な利点がある。第1に
、上に概説したように、各モジュール内のバスは電気的
に短く保たれている上、モジュール間にクロック制御さ
れたバッファを用いているため、プロセッサアレイの動
作速度が高く保たれる。
、上に概説したように、各モジュール内のバスは電気的
に短く保たれている上、モジュール間にクロック制御さ
れたバッファを用いているため、プロセッサアレイの動
作速度が高く保たれる。
【0013】第2に、プロセッサアレイは容易に拡張可
能であり、アレイが大きくなっても各バスは長くはなら
ないため(したがって遅くもならないため)、処理速度
の後退をまねくことなく寸法を拡張することができる。
能であり、アレイが大きくなっても各バスは長くはなら
ないため(したがって遅くもならないため)、処理速度
の後退をまねくことなく寸法を拡張することができる。
【0014】第3に、プロセッサアレイは高い作動帯域
幅を有する。多数の水平と垂直のバスが広範囲にわたっ
て平行に設けられているので、単一バス系と比較して帯
域幅が広がっている。水平と垂直のバスを、ともに接続
可能な多数の独立した短いバスに分離することによって
、単一のバスのときよりも各アクセスタイムスロットの
中でより多くの伝達が可能になる。
幅を有する。多数の水平と垂直のバスが広範囲にわたっ
て平行に設けられているので、単一バス系と比較して帯
域幅が広がっている。水平と垂直のバスを、ともに接続
可能な多数の独立した短いバスに分離することによって
、単一のバスのときよりも各アクセスタイムスロットの
中でより多くの伝達が可能になる。
【0015】第4に、プロセッサアレイは実際的な方法
によって実施される。複雑な全体的な相互接続と比較し
て、標準的な食刻回路基板の技術を用いても高度に立体
化された形式のバス構成及び全体的に平行な構成が可能
になる。
によって実施される。複雑な全体的な相互接続と比較し
て、標準的な食刻回路基板の技術を用いても高度に立体
化された形式のバス構成及び全体的に平行な構成が可能
になる。
【0016】
【実施例】図1から図4を参照すると、16個の単一プ
ロセッサSPからなる16個のモジュール、すなわちア
レイ全体で256個のプロセッサを含む本発明の実施例
であるプロセッサのアレイを示している。
ロセッサSPからなる16個のモジュール、すなわちア
レイ全体で256個のプロセッサを含む本発明の実施例
であるプロセッサのアレイを示している。
【0017】これらのモジュールにはAからPの符号を
付け、左上端のモジュールはAとし、右下端のモジュー
ルはPとする。
付け、左上端のモジュールはAとし、右下端のモジュー
ルはPとする。
【0018】各モジュールのプロセッサは、4x4のマ
トリクス状に配列され、各列のプロセッサSPは垂直バ
スVB(モジュールAについてのみ示す)によって、各
行のプロセッサSPは水平バスHBによって接続されて
いる。従って、各モジュールは4本の垂直バスVBと4
本の水平バスHBがそなわっていることになる。隣接す
るモジュールの境界(モジュールAとBに関してのみ参
照符号を付ける)には双方向計時バッファRが設けられ
ていて、ひとつのモジュール(例えばA)からの各バス
を隣接するモジュール(例えばB)の対応するバスに接
続している。各双方向バッファRは、図に示すように互
いに逆方向の計時バッファ要素から成っており、並列に
接続された1対の抵抗器のようになっている。図1から
図4は簡略化された図であり、プロセッサアレイのため
の入出力手段は示していない。
トリクス状に配列され、各列のプロセッサSPは垂直バ
スVB(モジュールAについてのみ示す)によって、各
行のプロセッサSPは水平バスHBによって接続されて
いる。従って、各モジュールは4本の垂直バスVBと4
本の水平バスHBがそなわっていることになる。隣接す
るモジュールの境界(モジュールAとBに関してのみ参
照符号を付ける)には双方向計時バッファRが設けられ
ていて、ひとつのモジュール(例えばA)からの各バス
を隣接するモジュール(例えばB)の対応するバスに接
続している。各双方向バッファRは、図に示すように互
いに逆方向の計時バッファ要素から成っており、並列に
接続された1対の抵抗器のようになっている。図1から
図4は簡略化された図であり、プロセッサアレイのため
の入出力手段は示していない。
【0019】図1ないし図4から明らかなように、各モ
ジュール内のプロセッサSPは垂直と水平のバスVB、
HBを介して相互に交信している。垂直と水平のバスV
B、HBは、一定の間隔で同期してクロック信号の供給
を受けている。双方向バッファRが同期してクロック信
号の供給を受けているために、モジュールの境界での双
方向の交信が実現するのみでなく、各バッファRによっ
て、バッファの単一方向要素を介しての境界を越えての
信号の伝達を行う信号通過点として作用すると同時に、
逆方向のバッファの部品を介して逆方向に信号を伝達さ
せることも可能になっている。
ジュール内のプロセッサSPは垂直と水平のバスVB、
HBを介して相互に交信している。垂直と水平のバスV
B、HBは、一定の間隔で同期してクロック信号の供給
を受けている。双方向バッファRが同期してクロック信
号の供給を受けているために、モジュールの境界での双
方向の交信が実現するのみでなく、各バッファRによっ
て、バッファの単一方向要素を介しての境界を越えての
信号の伝達を行う信号通過点として作用すると同時に、
逆方向のバッファの部品を介して逆方向に信号を伝達さ
せることも可能になっている。
【0020】より大規模なプロセッサアレイが必要とさ
れるときは、各モジュール内の垂直と水平のバスVB、
HBの有効長さを増加させることなくさらにモジュール
を付加してもよい。こうすると、各モジュール内のバス
が電気的に短く保たれているので、プロセッサアレイの
動作速度を速くすることができる。また垂直と水平のバ
スHB、VBが効果的に分離するよう制御されているの
で、水平と垂直のバスが連続的にアレイの長さと幅全体
にわたって延びている場合と比較して、同時に多くの通
信をすることが可能になる。
れるときは、各モジュール内の垂直と水平のバスVB、
HBの有効長さを増加させることなくさらにモジュール
を付加してもよい。こうすると、各モジュール内のバス
が電気的に短く保たれているので、プロセッサアレイの
動作速度を速くすることができる。また垂直と水平のバ
スHB、VBが効果的に分離するよう制御されているの
で、水平と垂直のバスが連続的にアレイの長さと幅全体
にわたって延びている場合と比較して、同時に多くの通
信をすることが可能になる。
【0021】プロセッサアレイのモジュールは、図1か
ら図4に示すように物理的に分離している必要はなく、
水平バスが円環状に接続されている図5及び6の構成で
は、特別の利点がある。このように水平バスの円環状の
構成によってプロセッサと水平バスとが効果的に交互に
連なる構成となる。従って、図5及び6に示すように、
モジュールAとDとが重なり、モジュールBとCとが重
なり、その他のモジュールも同様の方法によって重なる
。電気的接続を調べることによって明かなように、重ね
られたモジュールは電気的に独立である。接続にあたっ
て円環状のモードを用いる理由は、水平バスによる相互
接続性が向上するからである。これは(図1から図4に
示すように)例えば、モジュールA、B、C及びDが直
列に接続されているのみではなく、モジュールDとAと
が直接接続され、これによって円環状の接続モードが完
結しているからである。これによってモジュールAとD
との交信性能が向上する効果がある(図1及び2におい
て、モジュールBとCを介して同期してクロック制御す
ることが必要である)。
ら図4に示すように物理的に分離している必要はなく、
水平バスが円環状に接続されている図5及び6の構成で
は、特別の利点がある。このように水平バスの円環状の
構成によってプロセッサと水平バスとが効果的に交互に
連なる構成となる。従って、図5及び6に示すように、
モジュールAとDとが重なり、モジュールBとCとが重
なり、その他のモジュールも同様の方法によって重なる
。電気的接続を調べることによって明かなように、重ね
られたモジュールは電気的に独立である。接続にあたっ
て円環状のモードを用いる理由は、水平バスによる相互
接続性が向上するからである。これは(図1から図4に
示すように)例えば、モジュールA、B、C及びDが直
列に接続されているのみではなく、モジュールDとAと
が直接接続され、これによって円環状の接続モードが完
結しているからである。これによってモジュールAとD
との交信性能が向上する効果がある(図1及び2におい
て、モジュールBとCを介して同期してクロック制御す
ることが必要である)。
【0022】図5及び6に示すアレイは、アレイの上端
と下端にクロック制御された双方向の入出力バッファR
′により構成された入出力手段をそなえており、隣接す
るモジュールの垂直バスと接続されている。
と下端にクロック制御された双方向の入出力バッファR
′により構成された入出力手段をそなえており、隣接す
るモジュールの垂直バスと接続されている。
【0023】図5及び6の構造をいっそう明確に説明す
るために、図5及び6における左上隅部分の拡大図、す
なわち重なったモジュールAとDの拡大図である図7を
参照する。モジュールAのプロセッサにはA11からA
44までの参照番号を付けてあり、モジュールDのプロ
セッサには同様にD11からD44の参照番号を付けて
ある。プロセッサA11からA44は、水平バスHBA
1からHBA4及び垂直バスVBA1からVBA4によ
って相互接続されている。プロセッサD1からD44は
、水平バスHBD1からHBD4及び垂直バスVBD1
からVBD4によって相互接続されている。図示するよ
うに、2個のモジュールAとDのプロセッサ間は相互接
続されておらず、図7における左側に設けられたバッフ
ァRによってのみ接続されている。この実施例ではVB
A1からVBA4及びVBDからVBD4の垂直バスに
各々接続されている入出力バッファR′を介して行われ
る。モジュールのプロセッサとバスラインは、電気的相
互接続の影響を与えることなく交互に重なっている。 図5及び6の残りのモジュールも同様に接続されている
。
るために、図5及び6における左上隅部分の拡大図、す
なわち重なったモジュールAとDの拡大図である図7を
参照する。モジュールAのプロセッサにはA11からA
44までの参照番号を付けてあり、モジュールDのプロ
セッサには同様にD11からD44の参照番号を付けて
ある。プロセッサA11からA44は、水平バスHBA
1からHBA4及び垂直バスVBA1からVBA4によ
って相互接続されている。プロセッサD1からD44は
、水平バスHBD1からHBD4及び垂直バスVBD1
からVBD4によって相互接続されている。図示するよ
うに、2個のモジュールAとDのプロセッサ間は相互接
続されておらず、図7における左側に設けられたバッフ
ァRによってのみ接続されている。この実施例ではVB
A1からVBA4及びVBDからVBD4の垂直バスに
各々接続されている入出力バッファR′を介して行われ
る。モジュールのプロセッサとバスラインは、電気的相
互接続の影響を与えることなく交互に重なっている。 図5及び6の残りのモジュールも同様に接続されている
。
【0024】図8及び9は垂直と水平のバスが共に円環
状に構成されてなるプロセッサアレイをなす。これは図
5から図7に示す交互に重なりあった構造よりもさらに
複雑であり、4個のモジュールが交互に重なりあってい
る。ここにはモジュールのグループが4個ある。すなわ
ちA,D,M,P;B,C,N,O;E,H,I,L及
びF,G,J,Kである。モジュール間の接続は、モジ
ュールのグループ間の境界及びアレイの縁の両方におい
てバッファRによって行われている。図8及び9には示
していないが、入出力接続は例えばアレイの縁において
行うなど適切に変更されうる。
状に構成されてなるプロセッサアレイをなす。これは図
5から図7に示す交互に重なりあった構造よりもさらに
複雑であり、4個のモジュールが交互に重なりあってい
る。ここにはモジュールのグループが4個ある。すなわ
ちA,D,M,P;B,C,N,O;E,H,I,L及
びF,G,J,Kである。モジュール間の接続は、モジ
ュールのグループ間の境界及びアレイの縁の両方におい
てバッファRによって行われている。図8及び9には示
していないが、入出力接続は例えばアレイの縁において
行うなど適切に変更されうる。
【0025】図8及び9に示すアレイの利点は図5及び
6のそれと類似しており、アレイの縁におけるモジュー
ルが相互に交信するためにアレイの他のモジュールを介
して同期してクロック制御されることの必要性をなくす
ことによって、処理速度と柔軟性を高めたという点にあ
る。しかしながら、水平方向のみでなく垂直方向にも円
環状の交信が可能となるので、図8及び9においてはい
っそう有利となる。
6のそれと類似しており、アレイの縁におけるモジュー
ルが相互に交信するためにアレイの他のモジュールを介
して同期してクロック制御されることの必要性をなくす
ことによって、処理速度と柔軟性を高めたという点にあ
る。しかしながら、水平方向のみでなく垂直方向にも円
環状の交信が可能となるので、図8及び9においてはい
っそう有利となる。
【0026】図10は図5から図7のプロセッサアレイ
を実際的に実施したものの左上部の斜視図である。プロ
セッサは、特定の垂直バスに接続されている各モジュー
ル内のプロセッサがプロセッサカード上に設けられるよ
うにされている。従って、図示のような4x4のモジュ
ール構成では、各プロセッサカードは4個の個別なプロ
セッサを持ち、各モジュールは4個のプロセッサカード
から成ることになる。図10はPCA1,PCD1,P
CA2,PCD2,PCE1,PCH1,PCE2,P
CH2の8個のプロセッサカードを示しており、例えば
カードPCA1は4個のプロセッサA11からA41の
個別なプロセッサと2個のバッファRとを含んでいる。 入出力バッファはR′にて示しているが、実際はモジュ
ールを相互接続するバッファRと同一でもよい。プロセ
ッサカードと同様、円環状接続モードのための縁におけ
るバッファ作用は、バッファカードRCAD、RCEH
上に設けられたバッファRによって実行される。プロセ
ッサ及びバスの指定は、図5及び6に示す隣接したモジ
ュールE及びHに対してEとHが付加されていることを
除けば図7において用いられているものと類似している
。
を実際的に実施したものの左上部の斜視図である。プロ
セッサは、特定の垂直バスに接続されている各モジュー
ル内のプロセッサがプロセッサカード上に設けられるよ
うにされている。従って、図示のような4x4のモジュ
ール構成では、各プロセッサカードは4個の個別なプロ
セッサを持ち、各モジュールは4個のプロセッサカード
から成ることになる。図10はPCA1,PCD1,P
CA2,PCD2,PCE1,PCH1,PCE2,P
CH2の8個のプロセッサカードを示しており、例えば
カードPCA1は4個のプロセッサA11からA41の
個別なプロセッサと2個のバッファRとを含んでいる。 入出力バッファはR′にて示しているが、実際はモジュ
ールを相互接続するバッファRと同一でもよい。プロセ
ッサカードと同様、円環状接続モードのための縁におけ
るバッファ作用は、バッファカードRCAD、RCEH
上に設けられたバッファRによって実行される。プロセ
ッサ及びバスの指定は、図5及び6に示す隣接したモジ
ュールE及びHに対してEとHが付加されていることを
除けば図7において用いられているものと類似している
。
【0027】図11は図10と類似しているが、図5及
び6のプロセッサアレイの中央上端部の実際的な実施態
様を示している。参照番号の付加のしかたは図10の場
合と同様であり、4個のバッファカードRCAD′,R
CBC′,RCEH′,RCFG′はプロセッサカード
の間に挿入されている。
び6のプロセッサアレイの中央上端部の実際的な実施態
様を示している。参照番号の付加のしかたは図10の場
合と同様であり、4個のバッファカードRCAD′,R
CBC′,RCEH′,RCFG′はプロセッサカード
の間に挿入されている。
【0028】図10及び11の構成においては、各垂直
モジュールの境界には2個の直列のバッファがあること
に注意されたい。このことを考慮にいれて同期クロック
が設計されねばならない。
モジュールの境界には2個の直列のバッファがあること
に注意されたい。このことを考慮にいれて同期クロック
が設計されねばならない。
【0029】図10と11のプロセッサカードとバッフ
ァカードは、本発明のきわめて効果的で有利な実施例を
示している。プロセッサカードのまさにひとつの設計に
よってすべての構成を表すことができる。またバッファ
カードの場合にもちょうどひとつの設計による。プロセ
ッサアレイの維持は不良カードを交換するだけでよいの
で大変簡単である。モジュールの電気的な配置が上述し
たものと同一であるので、本発明の上述した利点は保た
れる。特に処理速度の利点が保たれ、設計の柔軟性も保
たれるので、プロセッサアレイを拡張したいときはプロ
セッサとバッファカードを付加するだけでよい。
ァカードは、本発明のきわめて効果的で有利な実施例を
示している。プロセッサカードのまさにひとつの設計に
よってすべての構成を表すことができる。またバッファ
カードの場合にもちょうどひとつの設計による。プロセ
ッサアレイの維持は不良カードを交換するだけでよいの
で大変簡単である。モジュールの電気的な配置が上述し
たものと同一であるので、本発明の上述した利点は保た
れる。特に処理速度の利点が保たれ、設計の柔軟性も保
たれるので、プロセッサアレイを拡張したいときはプロ
セッサとバッファカードを付加するだけでよい。
【0030】本発明の実施例をプロセッサが4x4に配
置されたモジュールに基づいて説明したが、各モジュー
ルにおけるプロセッサの数は必要に応じて変更してよい
。またモジュールの列の数は行の数と異なってもよく、
これによって正方形のモジュールではなく矩形のモジュ
ールとなってもよい。
置されたモジュールに基づいて説明したが、各モジュー
ルにおけるプロセッサの数は必要に応じて変更してよい
。またモジュールの列の数は行の数と異なってもよく、
これによって正方形のモジュールではなく矩形のモジュ
ールとなってもよい。
【0031】
【発明の効果】各モジュール内のバスは電気的に短く保
たれているだけでなく、モジュール間にクロック制御さ
れたバッファを用いているため、プロセッサアレイの動
作速度が高く保たれる。
たれているだけでなく、モジュール間にクロック制御さ
れたバッファを用いているため、プロセッサアレイの動
作速度が高く保たれる。
【0032】また、プロセッサアレイは容易に拡張可能
であり、アレイが大きくなっても各バスは長くはならな
いため(したがって遅くもならないため)、処理速度の
後退をまねくことなく寸法を拡張することができる。
であり、アレイが大きくなっても各バスは長くはならな
いため(したがって遅くもならないため)、処理速度の
後退をまねくことなく寸法を拡張することができる。
【0033】更に、プロセッサアレイは高い作動帯域幅
を有する。多数の水平と垂直のバスが広範囲にわたって
平行に設けられているので、単一バス系と比較して帯域
幅が広がっている。水平と垂直のバスを、ともに接続可
能な多数の独立した短いバスに分離することによって、
単一のバスのときよりも各アクセスタイムスロットの中
でより多くの伝達が可能になる。
を有する。多数の水平と垂直のバスが広範囲にわたって
平行に設けられているので、単一バス系と比較して帯域
幅が広がっている。水平と垂直のバスを、ともに接続可
能な多数の独立した短いバスに分離することによって、
単一のバスのときよりも各アクセスタイムスロットの中
でより多くの伝達が可能になる。
【0034】そのうえ、プロセッサアレイは実際的な方
法によって実施される。複雑な全体的な相互接続と比較
して、標準的な食刻回路基板の技術を用いても高度に立
体化された形式のバス構成及び全体的に平行な構成が可
能になる。
法によって実施される。複雑な全体的な相互接続と比較
して、標準的な食刻回路基板の技術を用いても高度に立
体化された形式のバス構成及び全体的に平行な構成が可
能になる。
【図1】本発明のプロセッサアレイの実施例の構成の一
部を示す概略図である。
部を示す概略図である。
【図2】本発明のプロセッサアレイの実施例の構成の一
部を示す概略図である。
部を示す概略図である。
【図3】本発明のプロセッサアレイの実施例の構成の一
部を示す概略図である。
部を示す概略図である。
【図4】本発明のプロセッサアレイの実施例の構成の一
部を示す概略図である。
部を示す概略図である。
【図5】クロック制御された入出力バッファが垂直バッ
ファに接続され、水平バスが円環状に構成された、本発
明のプロセッサアレイのもうひとつの実施例の交互に重
なった構成の一部を示す概略図である。
ファに接続され、水平バスが円環状に構成された、本発
明のプロセッサアレイのもうひとつの実施例の交互に重
なった構成の一部を示す概略図である。
【図6】クロック制御された入出力バッファが垂直バッ
ファに接続され、水平バスが円環状に構成された、本発
明のプロセッサアレイのもうひとつの実施例の交互に重
なった構成の一部を示す概略図である。
ファに接続され、水平バスが円環状に構成された、本発
明のプロセッサアレイのもうひとつの実施例の交互に重
なった構成の一部を示す概略図である。
【図7】2個のモジュールのプロセッサを交互に重ねあ
う方法を示した、図5及び6の部分の拡大図である。
う方法を示した、図5及び6の部分の拡大図である。
【図8】垂直と水平の両方のバスを円環状に構成した、
本発明のプロセッサアレイの更に他の実施例の交互に重
ね合わせた構成の一部を示す図である。
本発明のプロセッサアレイの更に他の実施例の交互に重
ね合わせた構成の一部を示す図である。
【図9】垂直と水平の両方のバスを円環状に構成した、
本発明のプロセッサアレイの更に他の実施例の交互に重
ね合わせた構成の一部を示す図である。
本発明のプロセッサアレイの更に他の実施例の交互に重
ね合わせた構成の一部を示す図である。
【図10】図5及び6に示すアレイの左上隅部分及びそ
の拡大図である図7に対応する、プロセッサとバッファ
のためのカードを用いた本発明の実際的な実施例の部分
を示した斜視図である。
の拡大図である図7に対応する、プロセッサとバッファ
のためのカードを用いた本発明の実際的な実施例の部分
を示した斜視図である。
【図11】図10と類似した斜視図であるが、図5及び
6に示すアレイの上端中央部に対応した斜視図である。
6に示すアレイの上端中央部に対応した斜視図である。
HB、VB バス
SP プロセッサ
A、B、C、D、E、F、G、H、I、J、K、L、M
、N、O、P モジュール R、R′バッファ
、N、O、P モジュール R、R′バッファ
Claims (1)
- 【請求項1】 第1の方向にn本のバスによって相互
接続されるとともに、第2の方向にm本のバスによって
相互接続されたnxm個のプロセッサを含む複数のプロ
セッサモジュールと、隣接する上記モジュール間の各境
界に設けられ、1つのモジュールのバスのうちの各1本
と、隣接するモジュールの対応するバスとを接続するク
ロック制御されたバッファとを具えたプロセッサアレイ
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB91008524 | 1991-01-15 | ||
GB9100852A GB2251964B (en) | 1991-01-15 | 1991-01-15 | Processor arrays |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04288659A true JPH04288659A (ja) | 1992-10-13 |
Family
ID=10688468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4005598A Pending JPH04288659A (ja) | 1991-01-15 | 1992-01-16 | プロセッサアレイ |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH04288659A (ja) |
GB (1) | GB2251964B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6009254A (en) * | 1996-07-30 | 1999-12-28 | Mitsubishi Denki Kabushiki Kaisha | Processing apparatus having reduced bus lengths between operating units and register file |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2299422B (en) * | 1995-03-30 | 2000-01-12 | Sony Uk Ltd | Object code allocation in multiple processor systems |
US5917934A (en) * | 1996-03-15 | 1999-06-29 | Sony Corporation | Automated visual inspection apparatus for detecting defects and for measuring defect size |
IT1288076B1 (it) * | 1996-05-30 | 1998-09-10 | Antonio Esposito | Multicalcolatore elettronico numerico parallelo multiprocessore a ridondanza di processori accoppiati |
US6067609A (en) * | 1998-04-09 | 2000-05-23 | Teranex, Inc. | Pattern generation and shift plane operations for a mesh connected computer |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4663706A (en) * | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
GB8618943D0 (en) * | 1986-08-02 | 1986-09-10 | Int Computers Ltd | Data processing apparatus |
-
1991
- 1991-01-15 GB GB9100852A patent/GB2251964B/en not_active Expired - Fee Related
-
1992
- 1992-01-16 JP JP4005598A patent/JPH04288659A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6009254A (en) * | 1996-07-30 | 1999-12-28 | Mitsubishi Denki Kabushiki Kaisha | Processing apparatus having reduced bus lengths between operating units and register file |
Also Published As
Publication number | Publication date |
---|---|
GB2251964B (en) | 1994-09-14 |
GB9100852D0 (en) | 1991-02-27 |
GB2251964A (en) | 1992-07-22 |
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