JPH06290157A - 網 - Google Patents
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- JPH06290157A JPH06290157A JP6043186A JP4318694A JPH06290157A JP H06290157 A JPH06290157 A JP H06290157A JP 6043186 A JP6043186 A JP 6043186A JP 4318694 A JP4318694 A JP 4318694A JP H06290157 A JPH06290157 A JP H06290157A
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- 238000000034 method Methods 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 17
- 238000010276 construction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000835 fiber Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
- G06F15/17343—Direct connection machines, e.g. completely connected computers, point to point communication networks wherein the interconnection is dynamically configurable, e.g. having loosely coupled nearest neighbor architecture
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Abstract
(57)【要約】
【目的】網の施工を簡単化する。
【構成】網を複数の回路板で構成し、該回路板を第一、
第二レベルの回路板に区分する。第一レベルの回路板の
各々は第二レベルの回路板の全てと交差する。第一レベ
ルの回路板に実装された各プロセッサは第二レベルの回
路板に実装された少なくとも２つのプロセッサに接続さ
れる。
第二レベルの回路板に区分する。第一レベルの回路板の
各々は第二レベルの回路板の全てと交差する。第一レベ
ルの回路板に実装された各プロセッサは第二レベルの回
路板に実装された少なくとも２つのプロセッサに接続さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に網に関し、か
つさらに特定すれば、網に関する接続方式に関する。
つさらに特定すれば、網に関する接続方式に関する。
【０００２】
【従来の技術】網におけるプロセッサの相互接続（また
は相互結合）は、プロセッサの数が増加すると、きわめ
て複雑な問題になってくる。プロセッサは、直接結合形
相互結合網（以下、直接網と称する）におけるように直
接接続されたり、又は間接結合形相互結合網（以下、間
接網と称する）におけるように間接的に接続される。直
接網については、プロセッサの数が増加すると、１つの
プロセッサから次のプロセッサへ情報を送るためには、
その他の多数のプロセッサで中継する必要が生ずること
がある。このことは、情報転送のための遅延時間を著し
く増加させる。
は相互結合）は、プロセッサの数が増加すると、きわめ
て複雑な問題になってくる。プロセッサは、直接結合形
相互結合網（以下、直接網と称する）におけるように直
接接続されたり、又は間接結合形相互結合網（以下、間
接網と称する）におけるように間接的に接続される。直
接網については、プロセッサの数が増加すると、１つの
プロセッサから次のプロセッサへ情報を送るためには、
その他の多数のプロセッサで中継する必要が生ずること
がある。このことは、情報転送のための遅延時間を著し
く増加させる。
【０００３】間接網は、１つのプロセッサをスイッチを
介して他のプロセッサに接続し、遅延の問題を緩和して
いる。多数のプロセッサは、多くの中間プロセッサを通
過するための情報を必要とせずに１つのプロセッサから
次のプロセッサへ情報を通過させるスイッチに接続され
ている。通常冗長なスイッチが、網内に取り付けられて
おり、多くのプロセッサが同時に１つのスイッチにアク
セスしようとする“ボトルネック”の問題を防止してい
る。
介して他のプロセッサに接続し、遅延の問題を緩和して
いる。多数のプロセッサは、多くの中間プロセッサを通
過するための情報を必要とせずに１つのプロセッサから
次のプロセッサへ情報を通過させるスイッチに接続され
ている。通常冗長なスイッチが、網内に取り付けられて
おり、多くのプロセッサが同時に１つのスイッチにアク
セスしようとする“ボトルネック”の問題を防止してい
る。
【０００４】それぞれのプロセッサが別の多くのプロセ
ッサと通信しなければならない、直接及び間接の両方の
網に関して、プロセッサ相互の配線の困難さは、プロセ
ッサの数が増加すると、劇的に増加する。複雑な網の構
成は、時には配線が至る所で交差し管理不能となる問題
を引き起こす。
ッサと通信しなければならない、直接及び間接の両方の
網に関して、プロセッサ相互の配線の困難さは、プロセ
ッサの数が増加すると、劇的に増加する。複雑な網の構
成は、時には配線が至る所で交差し管理不能となる問題
を引き起こす。
【０００５】図１は、８つの回路板１０−１７を有する
網に関する従来技術の接続方式を示している。それぞれ
の回路板上のプロセッサとスイッチは、図示されていな
い。それぞれの回路板は４つのコネクタを有し、例えば
回路板１７は、コネクタ２０−２３を有する。４つの回
路板１０−１３それぞれは、１６のチャネルを介してそ
れぞれ別の４つの回路板１４−１７に接続されており、
例えば回路板１０のコネクタ２５は、チャネル２７を介
して回路板１４のコネクタ２６に接続されている。それ
ぞれのチャネルは、１０００の線材を有することができ
る。このような網を構成することは、きわめて困難であ
る。
網に関する従来技術の接続方式を示している。それぞれ
の回路板上のプロセッサとスイッチは、図示されていな
い。それぞれの回路板は４つのコネクタを有し、例えば
回路板１７は、コネクタ２０−２３を有する。４つの回
路板１０−１３それぞれは、１６のチャネルを介してそ
れぞれ別の４つの回路板１４−１７に接続されており、
例えば回路板１０のコネクタ２５は、チャネル２７を介
して回路板１４のコネクタ２６に接続されている。それ
ぞれのチャネルは、１０００の線材を有することができ
る。このような網を構成することは、きわめて困難であ
る。
【０００６】
【発明が解決しようとする課題】複雑な網を系統的に構
成する新規な接続方式により、簡単且つ廉価で拡張容易
な構成を有する網を提供することが、本発明の課題であ
る。
成する新規な接続方式により、簡単且つ廉価で拡張容易
な構成を有する網を提供することが、本発明の課題であ
る。
【０００７】
【課題を解決するための手段】本発明は、網を系統的に
構成する接続方式を提供する。網は、２つのレベルの回
路板に分割され、これら回路板は、一方のレベルのすべ
ての回路板が他方のレベルのすべての回路板に交差する
ように配置されている。一方のレベルのすべてのプロセ
ッサ等のプロセス手段は、コネクタ等の接続手段やチャ
ネルを介して他方のレベルの少なくとも２つのプロセッ
サ等のプロセス手段に接続されている。
構成する接続方式を提供する。網は、２つのレベルの回
路板に分割され、これら回路板は、一方のレベルのすべ
ての回路板が他方のレベルのすべての回路板に交差する
ように配置されている。一方のレベルのすべてのプロセ
ッサ等のプロセス手段は、コネクタ等の接続手段やチャ
ネルを介して他方のレベルの少なくとも２つのプロセッ
サ等のプロセス手段に接続されている。
【０００８】本発明の好適な構成を有する網は、複数の
第一レベルの回路板と複数の第二レベルの回路板とを有
するように構成されている。それぞれの回路板は少なく
とも１つのプロセス手段を有する。第一レベルの回路板
のすべてのプロセス手段は、第二レベルの回路板上にあ
る少なくとも２つのプロセス手段に接続されている。す
べての回路板は接続エッジを有する。それぞれの第一レ
ベルの回路板の接続エッジは、すべての第二レベルの回
路板の接続エッジに交差している。プロセス手段を接続
する回路板の組織は系統的な性質を有し、網の構成を著
しく簡単化する。
第一レベルの回路板と複数の第二レベルの回路板とを有
するように構成されている。それぞれの回路板は少なく
とも１つのプロセス手段を有する。第一レベルの回路板
のすべてのプロセス手段は、第二レベルの回路板上にあ
る少なくとも２つのプロセス手段に接続されている。す
べての回路板は接続エッジを有する。それぞれの第一レ
ベルの回路板の接続エッジは、すべての第二レベルの回
路板の接続エッジに交差している。プロセス手段を接続
する回路板の組織は系統的な性質を有し、網の構成を著
しく簡単化する。
【０００９】本発明は、直接網及び間接網の双方に適用
できる。
できる。
【００１０】本発明のその他の構成及び利点は、例示の
ため本発明の基本方式を示した添付図面に関連して行な
われる以下の詳細の説明によって明らかになるであろ
う。
ため本発明の基本方式を示した添付図面に関連して行な
われる以下の詳細の説明によって明らかになるであろ
う。
【００１１】
【実施例】本発明は、直接又は間接網を構成する新規な
接続方式を提供する。本発明に基づく網は、きわめて系
統的に多数のプロセッサを接続出来るる。網は、２つの
レベルの回路板を用いて施工される。一方のレベルのす
べての回路板が他方のレベルのすべての回路板に交差す
るように、これらのレベルが構成されている。この構造
は、網を構成する困難を著しく減少する。
接続方式を提供する。本発明に基づく網は、きわめて系
統的に多数のプロセッサを接続出来るる。網は、２つの
レベルの回路板を用いて施工される。一方のレベルのす
べての回路板が他方のレベルのすべての回路板に交差す
るように、これらのレベルが構成されている。この構造
は、網を構成する困難を著しく減少する。
【００１２】図２Ａは、直接網１００を構成した従来技
術の回路板１０１を示している。回路板１０１は、３つ
のプロセッサ１０２、１０４及び１０６を有し、これら
プロセッサは、情報を処理し、かつ情報をプロセッサの
間においてスイッチングし又は通過させる機能を実行す
る。回路板１０１は２つのコネクタ１０８及び１１２も
有する。すべてのコネクタは、回路板１０１内の少なく
とも１つのプロセッサに接続されており、回路板１０１
の接続エッジ１１４に沿って配置されている。
術の回路板１０１を示している。回路板１０１は、３つ
のプロセッサ１０２、１０４及び１０６を有し、これら
プロセッサは、情報を処理し、かつ情報をプロセッサの
間においてスイッチングし又は通過させる機能を実行す
る。回路板１０１は２つのコネクタ１０８及び１１２も
有する。すべてのコネクタは、回路板１０１内の少なく
とも１つのプロセッサに接続されており、回路板１０１
の接続エッジ１１４に沿って配置されている。
【００１３】図２Ｂは、間接網１５０を構成する従来技
術の回路板１５１を示している。プロセッサ１６０、１
７０及び１７２及びコネクタ１６２、１６４及び１６６
に加えて、回路板１５１は、プロセッサの間に情報を通
過させる３つのスイッチ１５２、１５４及び１６８を有
する。それぞれのプロセッサは、少なくとも１つのスイ
ッチに接続されており、例えばプロセッサ１６０は、ス
イッチ１５２に接続されている。それぞれのコネクタ
も、少なくとも１つのスイッチに接続されており、例え
ばコネクタ１６２は、スイッチ１５２に接続されてい
る。そして、コネクタ１６２は接続エッジに沿って配置
されている。
術の回路板１５１を示している。プロセッサ１６０、１
７０及び１７２及びコネクタ１６２、１６４及び１６６
に加えて、回路板１５１は、プロセッサの間に情報を通
過させる３つのスイッチ１５２、１５４及び１６８を有
する。それぞれのプロセッサは、少なくとも１つのスイ
ッチに接続されており、例えばプロセッサ１６０は、ス
イッチ１５２に接続されている。それぞれのコネクタ
も、少なくとも１つのスイッチに接続されており、例え
ばコネクタ１６２は、スイッチ１５２に接続されてい
る。そして、コネクタ１６２は接続エッジに沿って配置
されている。
【００１４】本発明における網は、あるシステム内にす
べてのプロセッサ及びコネクタを含む必要はないし、同
様に、網はそのシステム内にすべてのスイッチを含む必
要もない。
べてのプロセッサ及びコネクタを含む必要はないし、同
様に、網はそのシステム内にすべてのスイッチを含む必
要もない。
【００１５】図３は、本発明の一実施例を示している。
網２００は、２つのレベルの回路板、すなわち第一レベ
ル２０２及び第二レベル２０４において構成されてい
る。それぞれの回路板は、図２Ａにおけるようにプロセ
ッサ及びコネクタを有し、かつ図２Ｂにおけるようにス
イッチを含んでいてもよい。第一レベルの回路板２０２
におけるすべてのプロセッサは、１つより多くの第二レ
ベルの回路板におけるプロセッサに連結されており、例
えばプロセッサ２１８は、第二レベルの回路板２２２及
び２２４における２つのプロセッサ２４２、２４４に接
続されている。
網２００は、２つのレベルの回路板、すなわち第一レベ
ル２０２及び第二レベル２０４において構成されてい
る。それぞれの回路板は、図２Ａにおけるようにプロセ
ッサ及びコネクタを有し、かつ図２Ｂにおけるようにス
イッチを含んでいてもよい。第一レベルの回路板２０２
におけるすべてのプロセッサは、１つより多くの第二レ
ベルの回路板におけるプロセッサに連結されており、例
えばプロセッサ２１８は、第二レベルの回路板２２２及
び２２４における２つのプロセッサ２４２、２４４に接
続されている。
【００１６】別の実施例には、直接網用の中間プロセッ
サがあり、かつプロセッサとコネクタの間に間接網用の
スイッチがある。回路板内のすべてのプロセッサは、こ
の回路板内のスイッチを介して互いに接続してもよく、
又は回路板内のすべてのプロセッサは、この回路板内の
すべてのコネクタに直接又はスイッチを介して間接的に
接続してもよい。
サがあり、かつプロセッサとコネクタの間に間接網用の
スイッチがある。回路板内のすべてのプロセッサは、こ
の回路板内のスイッチを介して互いに接続してもよく、
又は回路板内のすべてのプロセッサは、この回路板内の
すべてのコネクタに直接又はスイッチを介して間接的に
接続してもよい。
【００１７】それぞれ第一レベルの回路板の接続エッジ
は、すべての第二レベルの回路板の接続エッジと交差し
ている。例えば第一レベルの回路板２２６の接続エッジ
２２８は、第二レベルの回路板の接続エッジ２３１、２
３２、２３３、及び２３４に、ほぼ直角に交差してい
る。交差の角度は９０°とは相違していてもよい。
は、すべての第二レベルの回路板の接続エッジと交差し
ている。例えば第一レベルの回路板２２６の接続エッジ
２２８は、第二レベルの回路板の接続エッジ２３１、２
３２、２３３、及び２３４に、ほぼ直角に交差してい
る。交差の角度は９０°とは相違していてもよい。
【００１８】第一レベルの回路板内のそれぞれのコネク
タは、チャネルによって第二レベルの回路板内の１つの
コネクタに接続されており、例えばコネクタ２０６は、
チャネル２１２を介してコネクタ２０８に接続されてい
る。それぞれのチャネルは、実質的に最も近い２つのコ
ネクタを相互に接続し、すべてのコネクタを接続するす
べてのチャネルの合計長さを実質的に最小にする。例え
ばコネクタ２０８は、コネクタ２０６に接続されるが、
コネクタ２３６には接続されない。
タは、チャネルによって第二レベルの回路板内の１つの
コネクタに接続されており、例えばコネクタ２０６は、
チャネル２１２を介してコネクタ２０８に接続されてい
る。それぞれのチャネルは、実質的に最も近い２つのコ
ネクタを相互に接続し、すべてのコネクタを接続するす
べてのチャネルの合計長さを実質的に最小にする。例え
ばコネクタ２０８は、コネクタ２０６に接続されるが、
コネクタ２３６には接続されない。
【００１９】チャネルは、フラットケーブル、同軸ケー
ブル、又はファイバーオプティクス接続を含むその他の
相互接続機構とすることができる。それぞれのチャネル
は、１０００の相互接続又は配線を有することができ
る。
ブル、又はファイバーオプティクス接続を含むその他の
相互接続機構とすることができる。それぞれのチャネル
は、１０００の相互接続又は配線を有することができ
る。
【００２０】１つのレベル内のコネクタの数は、他方の
レベル内のコネクタの数より少ないか又は等しい。１つ
のレベル内のすべてのコネクタを、他方のレベル内のコ
ネクタに接続する必要はない。図３に示す特定の例にお
いて、すべての回路板は、８つのコネクタを有し、かつ
両方のレベルは４つの回路板を有する。これは、２つの
レベルが、両方共３２である同じ数のコネクタを有する
ことになり、かつ一方のレベルのすべてのコネクタが、
他方のレベルのコネクタに接続されている。
レベル内のコネクタの数より少ないか又は等しい。１つ
のレベル内のすべてのコネクタを、他方のレベル内のコ
ネクタに接続する必要はない。図３に示す特定の例にお
いて、すべての回路板は、８つのコネクタを有し、かつ
両方のレベルは４つの回路板を有する。これは、２つの
レベルが、両方共３２である同じ数のコネクタを有する
ことになり、かつ一方のレベルのすべてのコネクタが、
他方のレベルのコネクタに接続されている。
【００２１】図３に示した実施例に関して、すべての第
一レベルの回路板は、２つのチャネルによってすべての
第二レベルの回路板に接続されており、例えば第一レベ
ルの回路板２２６は、チャネル２４６及び２４８によっ
て第二レベルの回路板２２２に接続されている。
一レベルの回路板は、２つのチャネルによってすべての
第二レベルの回路板に接続されており、例えば第一レベ
ルの回路板２２６は、チャネル２４６及び２４８によっ
て第二レベルの回路板２２２に接続されている。
【００２２】別の実施例において、すべての第一レベル
の回路板は、１つのチャネルによってすべての第二レベ
ルの回路板に接続されており、それによりすべての回路
板における接続の数は、それぞれのレベルにおける回路
板の数に等しい。
の回路板は、１つのチャネルによってすべての第二レベ
ルの回路板に接続されており、それによりすべての回路
板における接続の数は、それぞれのレベルにおける回路
板の数に等しい。
【００２３】図４は、本発明にしたがってプロセッサを
相互接続できる１つの方法を示している。３つの回路板
５０１、５０２及び５０３は、第一レベル内に配置され
ており、かつさらに３つの回路板５０５、５０６及び５
０７は、第二レベル内に配置されており、網６００を構
成している。第一レベル内のそれぞれの回路板は、それ
ぞれ１つのチャネルを介して他方のレベル内のそれぞれ
の回路板に接続されている。
相互接続できる１つの方法を示している。３つの回路板
５０１、５０２及び５０３は、第一レベル内に配置され
ており、かつさらに３つの回路板５０５、５０６及び５
０７は、第二レベル内に配置されており、網６００を構
成している。第一レベル内のそれぞれの回路板は、それ
ぞれ１つのチャネルを介して他方のレベル内のそれぞれ
の回路板に接続されている。
【００２４】この特定の例において、すべての回路板
は、実質的に同一であり製造上の利点、良好な互換性等
いろいろな利点があるがあるが、本発明は、すべてが異
なる回路板にも適用できる。図４に示したそれぞれの回
路板は、３つのプロセッサ、３つのスイッチ、及び３つ
のコネクタを有し、例えば第一レベルの回路板５０３
は、プロセッサ５０９、５１０及び５１１、スイッチ５
３０、５３２及び５３４、及びコネクタ５１２、５１３
及び５１４を有し、かつ第二レベルの回路板５０５は、
プロセッサ５１５、５１６及び５１７、スイッチ５３
６、５３８及び５４０、及びコネクタ５１８、５１９及
び５２０を有する。
は、実質的に同一であり製造上の利点、良好な互換性等
いろいろな利点があるがあるが、本発明は、すべてが異
なる回路板にも適用できる。図４に示したそれぞれの回
路板は、３つのプロセッサ、３つのスイッチ、及び３つ
のコネクタを有し、例えば第一レベルの回路板５０３
は、プロセッサ５０９、５１０及び５１１、スイッチ５
３０、５３２及び５３４、及びコネクタ５１２、５１３
及び５１４を有し、かつ第二レベルの回路板５０５は、
プロセッサ５１５、５１６及び５１７、スイッチ５３
６、５３８及び５４０、及びコネクタ５１８、５１９及
び５２０を有する。
【００２５】回路板上のそれぞれのプロセッサは、スイ
ッチを介してこの回路板上のすべてのコネクタとたのプ
ロセッサとに接続されている。他方において一方のレベ
ルの回路板上のそれぞれのコネクタは、他方のレベルの
回路板上の実質的に最も近いコネクタに接続されてお
り、第一レベルのいずれかの回路板と第二レベルのいず
れかの回路板との間の直接経路を構成している。例えば
第二レベルの回路板５０５上のコネクタ５１８、５１９
及び５２０は、それぞれチャネル５２３、５４６及び５
２４を介して第一レベルの回路板５０１、５０２及び５
０３上のコネクタ５２２、５４４及び５１２に接続され
ている。
ッチを介してこの回路板上のすべてのコネクタとたのプ
ロセッサとに接続されている。他方において一方のレベ
ルの回路板上のそれぞれのコネクタは、他方のレベルの
回路板上の実質的に最も近いコネクタに接続されてお
り、第一レベルのいずれかの回路板と第二レベルのいず
れかの回路板との間の直接経路を構成している。例えば
第二レベルの回路板５０５上のコネクタ５１８、５１９
及び５２０は、それぞれチャネル５２３、５４６及び５
２４を介して第一レベルの回路板５０１、５０２及び５
０３上のコネクタ５２２、５４４及び５１２に接続され
ている。
【００２６】情報は、高々１つの中間回路板を横断する
ことによっていずれかのプロセッサから別のいずれかの
プロセッサへ伝達できる。例えば第一レベルの回路板５
０１上のプロセッサ５２１からの情報の一部は、いかな
る中間回路板を横断することもなく第二レベルのいずれ
かの回路板上のいずれかのプロセッサに伝達でき、かつ
１つの第二レベルの回路板を横断することによって別の
いずれかの第一レベルの回路板上のいずれかのプロセッ
サに伝達できる。プロセッサ５２１からプロセッサ５０
９へ到達する情報のための１つの経路は、スイッチ５４
２とコネクタ５２２を通って第二レベルの回路板５０５
に達し、かつそれからこの回路板上の回路を通ってコネ
クタ５２０に達し、かつ最後にここから第一レベルの回
路板５０３上のプロセッサ５０９に到達することができ
る。
ことによっていずれかのプロセッサから別のいずれかの
プロセッサへ伝達できる。例えば第一レベルの回路板５
０１上のプロセッサ５２１からの情報の一部は、いかな
る中間回路板を横断することもなく第二レベルのいずれ
かの回路板上のいずれかのプロセッサに伝達でき、かつ
１つの第二レベルの回路板を横断することによって別の
いずれかの第一レベルの回路板上のいずれかのプロセッ
サに伝達できる。プロセッサ５２１からプロセッサ５０
９へ到達する情報のための１つの経路は、スイッチ５４
２とコネクタ５２２を通って第二レベルの回路板５０５
に達し、かつそれからこの回路板上の回路を通ってコネ
クタ５２０に達し、かつ最後にここから第一レベルの回
路板５０３上のプロセッサ５０９に到達することができ
る。
【００２７】したがって１つのプロセッサから別のいず
れかのプロセッサに通じる情報の一部は、高々１つの中
間回路板を通るだけでよい。この接続方式は、直接網及
び間接網の両方に有効であり、かつ網におけるプロセッ
サの数が増加した場合に完全に拡張可能である。
れかのプロセッサに通じる情報の一部は、高々１つの中
間回路板を通るだけでよい。この接続方式は、直接網及
び間接網の両方に有効であり、かつ網におけるプロセッ
サの数が増加した場合に完全に拡張可能である。
【００２８】
【発明の効果】本発明は、網のハードウエア構成を著し
く簡単化する。例えば１２８のプロセッサを有する大規
模並列コンピュータシステムのための網を設計する際
に、スイッチを介してすべて互いに間接的に結合される
４つのプロセッサを有する間接網を搭載する１つの回路
板を設計するだけでよい。それからこのような回路板を
３２個複製し、２つの同じセットに分割し、一方のセッ
トを他方の上に積み重ね、かつ図４におけるように互い
に最も近い２つのセットのコネクタを接続する。これで
全体の網が構成される。これら１２８のプロセッサのそ
れぞれが、他のすべてのプロセッサに接続される。網の
設計をハードウエアへ実現が著しく簡単化され、その速
度が向上し、かつこのような網の製造コストは減少す
る。
く簡単化する。例えば１２８のプロセッサを有する大規
模並列コンピュータシステムのための網を設計する際
に、スイッチを介してすべて互いに間接的に結合される
４つのプロセッサを有する間接網を搭載する１つの回路
板を設計するだけでよい。それからこのような回路板を
３２個複製し、２つの同じセットに分割し、一方のセッ
トを他方の上に積み重ね、かつ図４におけるように互い
に最も近い２つのセットのコネクタを接続する。これで
全体の網が構成される。これら１２８のプロセッサのそ
れぞれが、他のすべてのプロセッサに接続される。網の
設計をハードウエアへ実現が著しく簡単化され、その速
度が向上し、かつこのような網の製造コストは減少す
る。
【００２９】直接又は間接網の接続方式が発明された。
この方式によれば、網の構成工程等が著しく簡単化され
る。たとえば、前述のようにすべての回路板を実質的に
同一に設計すれば、それらの回路板は互いに交換可能と
なり、製造効率の向上は言うに及ばず、修理等において
も作業効率とコストの削減ができる。また、各チャネル
が実質的に最も近接したコネクタ同志を接続するように
すれば、全コネクタを接続するためのチャネルの合計長
は、したがって最短化され、配線の節約、網の速度向上
が達成される。
この方式によれば、網の構成工程等が著しく簡単化され
る。たとえば、前述のようにすべての回路板を実質的に
同一に設計すれば、それらの回路板は互いに交換可能と
なり、製造効率の向上は言うに及ばず、修理等において
も作業効率とコストの削減ができる。また、各チャネル
が実質的に最も近接したコネクタ同志を接続するように
すれば、全コネクタを接続するためのチャネルの合計長
は、したがって最短化され、配線の節約、網の速度向上
が達成される。
【図１】従来技術の網接続方式を示す図である。
【図２Ａ】従来技術の直接網の回路板を示す図である。
【図２Ｂ】従来技術の間接網の回路板を示す図である。
【図３】本発明の一実施例を示す図である。
【図４】本発明の一実施例においてプロセッサがどのよ
うに相互接続されるかを示す図である。
うに相互接続されるかを示す図である。
２００ 網 ２０２ 第一レベル ２０４ 第二レベル ２１８ プロセス手段 ２２２ 回路板 ２２４ 回路板 ２２６ 回路板 ２２８ 接続エッジ ２３３ 接続エッジ ２４２ プロセス手段 ２４４ プロセス手段 ６００ 網
Claims (6)
- 【請求項１】複数の第一レベル（２０２）の回路板が設
けられており、それぞれの前記第一レベルの回路板（２
２６）が、接続エッジ（２２８）と少なくとも１つのプ
ロセス手段（２１８）とを備え、かつ複数の第二レベル
（２０４）の回路板が設けられており、それぞれの前記
第二レベルの回路板（２２２）が、接続エッジ（２３
３）と少なくとも１つのプロセス手段（２４２）とを備
え、 それぞれの前記第一レベルの回路板（２２６）の接続エ
ッジ（２２８）が、すべての前記第二レベルの回路板
（２２２）の接続エッジに交差しており、かつ前記第一
レベルの回路板（２２６）におけるすべてのプロセス手
段（２１８）が、２つの前記第二レベルの回路板（２２
２、２２４）上にある少なくとも２つのプロセス手段
（２４２、２４４）に接続されていることを特徴とする
網（２００、６００）。 - 【請求項２】前記それぞれの回路板は該回路板の前記接
続エッジに沿って配置され該回路板における少なくとも
１つのプロセス手段に接続された少なくとも１つの接続
装置を備え、前記第一レベルの回路板に備えられたそれ
ぞれの前記接続装置を前記第二レベルの回路板に備えら
れた前記接続装置に接続するためのチャネルを備えた請
求項１記載の網。 - 【請求項３】前記第一レベルの回路板の個数が前記第二
レベルの回路板のそれぞれが備える接続装置の個数に等
しく、前記第二レベルの回路板の個数が前記第一レベル
の回路板のそれぞれが備える接続装置の個数に等しい請
求項２記載の網。 - 【請求項４】前記それぞれの回路板に配置された前記プ
ロセス手段が該回路板に配置された前記接続装置の全て
に結合された請求項２記載の網。 - 【請求項５】前記それぞれの回路板は少なくとも１つの
スイッチ手段を備え、それぞれの前記プロセス手段は少
なくとも１つの前記スイッチ手段に接続され、それぞれ
の前記接続装置は少なくとも１つの前記スイッチ手段に
接続されている請求項２記載の網。 - 【請求項６】前記それぞれの回路板の全ての前記プロセ
ス手段は該回路板に備えられた前記スイッチ手段を介し
て相互にされている請求項５記載の網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US019,499 | 1993-02-19 | ||
| US08/019,499 US5729752A (en) | 1993-02-19 | 1993-02-19 | Network connection scheme |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290157A true JPH06290157A (ja) | 1994-10-18 |
| JP3638156B2 JP3638156B2 (ja) | 2005-04-13 |
Family
ID=21793535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04318694A Expired - Fee Related JP3638156B2 (ja) | 1993-02-19 | 1994-02-17 | 網接続装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5729752A (ja) |
| JP (1) | JP3638156B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570404B1 (en) | 1996-03-29 | 2003-05-27 | Altera Corporation | High-performance programmable logic architecture |
| US6289494B1 (en) | 1997-11-12 | 2001-09-11 | Quickturn Design Systems, Inc. | Optimized emulation and prototyping architecture |
| US6559468B1 (en) | 1999-03-29 | 2003-05-06 | Hewlett-Packard Development Company Lp | Molecular wire transistor (MWT) |
| US6128214A (en) * | 1999-03-29 | 2000-10-03 | Hewlett-Packard | Molecular wire crossbar memory |
| US6256767B1 (en) * | 1999-03-29 | 2001-07-03 | Hewlett-Packard Company | Demultiplexer for a molecular wire crossbar network (MWCN DEMUX) |
| US6314019B1 (en) | 1999-03-29 | 2001-11-06 | Hewlett-Packard Company | Molecular-wire crossbar interconnect (MWCI) for signal routing and communications |
| US6518156B1 (en) * | 1999-03-29 | 2003-02-11 | Hewlett-Packard Company | Configurable nanoscale crossbar electronic circuits made by electrochemical reaction |
| US6459095B1 (en) | 1999-03-29 | 2002-10-01 | Hewlett-Packard Company | Chemically synthesized and assembled electronics devices |
| US6697957B1 (en) | 2000-05-11 | 2004-02-24 | Quickturn Design Systems, Inc. | Emulation circuit with a hold time algorithm, logic analyzer and shadow memory |
| US8335909B2 (en) | 2004-04-15 | 2012-12-18 | Raytheon Company | Coupling processors to each other for high performance computing (HPC) |
| US9178784B2 (en) | 2004-04-15 | 2015-11-03 | Raytheon Company | System and method for cluster management based on HPC architecture |
| US8336040B2 (en) | 2004-04-15 | 2012-12-18 | Raytheon Company | System and method for topology-aware job scheduling and backfilling in an HPC environment |
| US8214786B2 (en) * | 2004-09-08 | 2012-07-03 | Hewlett-Packard Development Company, L.P. | Scalable, component-accessible, and highly interconnected three-dimensional component arrangement within a system |
| US20080101395A1 (en) * | 2006-10-30 | 2008-05-01 | Raytheon Company | System and Method for Networking Computer Clusters |
| US8160061B2 (en) | 2006-12-29 | 2012-04-17 | Raytheon Company | Redundant network shared switch |
| US20090043937A1 (en) * | 2007-08-08 | 2009-02-12 | Mitac International Corp. | Three-Dimensional Interconnection Architecture For Multiprocessor Computer |
| US10110978B2 (en) | 2016-02-19 | 2018-10-23 | Facebook, Inc. | Wavelength division multiplexer with packet switching based on header information or performance metric information for optical channels |
| US9949409B2 (en) | 2016-05-11 | 2018-04-17 | Facebook, Inc. | Modular network switches, associated structures, and associated methods of manufacture and use |
| US10645027B2 (en) | 2016-09-30 | 2020-05-05 | Facebook, Inc. | Network switches configured to employ optical or electrical interfaces |
| US10374709B2 (en) | 2017-07-20 | 2019-08-06 | Facebook, Inc. | Chromatic dispersion management |
| US10873544B2 (en) | 2017-09-14 | 2020-12-22 | Facebook, Inc. | Switching using a power bar pass-through card |
| US10476816B2 (en) | 2017-09-15 | 2019-11-12 | Facebook, Inc. | Lite network switch architecture |
| US10425331B2 (en) | 2017-10-04 | 2019-09-24 | Facebook, Inc. | Pre-routing device for data centers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3308436A (en) * | 1963-08-05 | 1967-03-07 | Westinghouse Electric Corp | Parallel computer system control |
| DE68929518T2 (de) * | 1988-10-05 | 2005-06-09 | Quickturn Design Systems, Inc., Mountain View | Verfahren zur Verwendung einer elektronisch wiederkonfigurierbaren Gatterfeld-Logik und dadurch hergestelltes Gerät |
-
1993
- 1993-02-19 US US08/019,499 patent/US5729752A/en not_active Expired - Lifetime
-
1994
- 1994-02-17 JP JP04318694A patent/JP3638156B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3638156B2 (ja) | 2005-04-13 |
| US5729752A (en) | 1998-03-17 |
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| RD04 | Notification of resignation of power of attorney |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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