JPS58110054A - 集積回路 - Google Patents

集積回路

Info

Publication number
JPS58110054A
JPS58110054A JP57210545A JP21054582A JPS58110054A JP S58110054 A JPS58110054 A JP S58110054A JP 57210545 A JP57210545 A JP 57210545A JP 21054582 A JP21054582 A JP 21054582A JP S58110054 A JPS58110054 A JP S58110054A
Authority
JP
Japan
Prior art keywords
cell
cells
data
link
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57210545A
Other languages
English (en)
Other versions
JPH0236069B2 (ja
Inventor
ジヨン・テランス・チエインベリン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisys Corp
Original Assignee
Burroughs Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Burroughs Corp filed Critical Burroughs Corp
Publication of JPS58110054A publication Critical patent/JPS58110054A/ja
Publication of JPH0236069B2 publication Critical patent/JPH0236069B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は選択自在に相互接続可能な複数個のデータ処
理セルから成る超大規模集積回路に関するものであり、
それらのセルはそれらの機能の検査を合格したことに基
づいて集積回路の全体の作業に組入れられる。特に、こ
の発゛明は半導体ウェハサブストレートの表面に設けら
れる回路に関する。
直径数インチまでの半導体ウェハサブストレートの全表
面にわたって集積回路を形成することが知られており、
この集積回路はウニへ面にモザイク状の複数個のセルを
含む。各セルは1またはそれ以上のその隣接するセルに
結合するデータを受けかつ与えるように選択自在に作動
可能である。
ポートで始まり、外側からの第1のセルへ結合される。
第1のセルは結合され、そのテストに合格すれば、その
ポートへの結合が確認される。その後、ちょうどテスト
を合格したセルが、それらがテストされるようにまだテ
ストされていないllI接セルへ結合するように作動可
能である。もしも新しい隣接セルがテストに合格すれば
、それらもまた回路の動作に組入れられ、順次、他の隣
接するものがテストされるように他のテストされていな
い隣接セルへ結合する。このように、セルがウェハの表
面を横切って次第にテストされ、それらが−作している
ことがわかれば回路の全体の動作へ岨入れられ、かつそ
れらが動作していないことがわかればIII除かれバイ
パスされる。そのようなウェハを作るときの−々のセル
の製作の際の固有の失敗率は、作動し得ないものを取除
くことによって避けられる。
隣接するどのセルがテストされるべきかを選択するため
の種々の方法が存在する。
第1の方法では、各セルは方向カウンタを有する。すべ
てのセルの方向カウンタはそれらが共通に動くように、
全体的に設けられたクロック信号によって同期がとられ
かつ動かされる。前もってテストされた任意のセルはそ
れ以上のテストに抵抗する。テストを受けており、テス
トを合格すれば、組入れられることになる各セルは、隣
接のセルへ結合してそれらのセルを始動させるように能
動化される。すべての組入れられたセルはそのアプロー
チを受入れる任意の隣接部への現在のテスト方向に結合
しようとする。すべての組入れられたセルからの同時的
な結合およ□びテストの結果、ウェハの表面を横切って
形成する急速ド或艮する分岐した迷路を生じる。
第2の方法では−Hテストされかつ組入れられた各セル
はさらにそれ以上のテストに抵抗し、かつ前述したよう
に、テストを受けていない隣接セルがテストされるよう
にその隣接セルへ結合することができるようにされる。
このセルは方向カウンタを含まず、外側からそれがどの
隣接セルへ結合すべきかの指令を受ける。1回に1個の
セルのみが全体のウェハにおいてテストを受ける。セル
の渦がポートから形成され、各セルはちょうど1−の隣
接セルから結合され、さらに他の隣接セルへ結合する。
第3の方法では、セルの渦が第2の方九と同様に成長さ
れるが、例外として、第2の方法ではテストに合格した
または結合アプローチを受入れる隣接セルを有しないセ
ルが見出されたときくこれは、渦の成長している先端が
行き止まりに達したことを示す)、成長が続き得る隣接
部を有しかつ行き止まりにおける既知の動作しているセ
ルのまだ組入れられていない本体の俵に残っているセル
が発見されるまでその成長は順次各セルを組入れない行
き止まりまで引込むのに対し、第3の方法では、行き止
まりから後退する際にもセルが組入れられないことはな
く、結果的に組入れ可能な隣接セルを有していることが
わかっているセルは行き止まりおよび成長が続くその新
しい隣接部の両方へ結合することが可能とされ、この第
3の方法はウェハの表面を横切って相互結合されたセル
の分岐した渦を作り出す。
説明した3つの方法は利用できる数多くの方法の一例を
形成するにすぎない。
セル閤の結合方法は、各セルが隣接部から結合されない
限りそのセル内の閉経路においてそのデータが一環する
のができるようにされる場合に簡略化され、その場合、
さもなくばセル内で一環したであろうデータが適当な境
界を横切つてその隣接部へ通され、かつさもなくば隣接
部内で循環したであろうデータは同じ境界を横切ってそ
のセルへ通される。全体的な回路が形成されると、その
ポートで始まりそのポートへ戻るデータ処理ループが形
成される。各成長段階で、゛セルの動作が、そのポート
に通されているデータによってチェックされることがで
き、かつそのループからそのポートへ戻るデータと比較
される。テストのために必要とされる命令シーケンスが
一路化され、かつ各セルのハードウェアの量が最小化さ
れる。
セルのまわりを通されたまたは隣接部から受けられたデ
ータを処理するためセルは、各々4個の隣接部を有しか
つ各セルに4個のデータ処理エレメントを有する長方形
または正方形であるように構成されるのが通常であり、
処理されたデータはセルのまわりをさらに通ってそのセ
ルの他のデータ部層エレメントへ通されるかまたは境界
を横切って傭の隣接部へ通される。
ウェハの■造に引続き動作していると思われるセルの調
合を最大にするためにセルを小さく保つ必要がある。そ
のセルが小さく保たれると、各データ処理エレメントの
寸法が受入れることができない線と小さくされ、それに
対し、セルの寸法が、データ処理エレメントを各々受入
れることができるはと大きくするように増大すれば、動
作するセルの歩留りが非常に低くなる。
データ処理エレメント間の遅延′を予め知ることが時に
は重要である。たとえば、複数個のセルのデータ処理エ
レメントが集合的にディジタルプロセサまたは類似の複
雑な装置(この装置の部分は多くのセルの閣へ拡がる)
を形成するとき、セルのデータ処理エレメントは極めて
繍単にデータをストアしまたは検索する場合、セル閤で
のデータの転送において遭遇する遅延を制御しかっ/ま
たは予測することができるのが非常に重要となる。
したがって、個々のデータ処理エレメントは集積回路に
おける作動的なセルの作業歩留りの犠牲を伴うことなく
便利な使用のため(充分大きいそのような集積回路を提
供するのが望ましい。回路におけるセルは非常に多種多
様な方法に従って相互接−可能であることもまた望まし
い。データ処理エレメント間のデータのやりとりの遅延
時間が予め予測できることもまた望ましい。
以下には、1が4よりも次に高い数として着定され、か
つ4は、以下には、1よりも次に低い数として規定され
る。
第1の局面によれば、この発明はウェハスケールの集積
回路の複做個のセルに関して使用するためのデータ処理
セルにあり、前記セルは、それぞれ第1、第2、第3お
よび第4の単方向に回転的に配置された方向でそれぞれ
第1、第2.1113および[4の境界を共用する第1
、第2、第3および第4の隣接セルと、前記第1、第2
、第3および第40境界とそれぞれ関連する第1、第2
、第3および第4のデータリンクと、1mlのデータ処
理エレメントとを有し、前記リンクの各々は番号が低い
方の次のリンクからデータを受けかつデータを番号が幽
い方の次のリンクへ与えるために第1のモードで選択自
在に作動可能であり、かつ前記関連の境界を横切って番
号が低い方の次のリンクから受けたデータを結合し、番
号が高い方の次のリンクへ結合するため前記関連の宥界
がらデータを受けるように第2のモードで作動可能であ
り、前記1個のデータ処理エレメントは前記リンクの第
1のものと、前記リンクの前記11のものよりも番号が
高い方の次のリンクとの9閾に結合されることを特徴と
する。
第2の局面によれば、この発明は複数個のデータ処理セ
ルを含む集積回路にあり、前記セルの各々は、第1、第
2,1133および第4の単方向に回転的に配置された
方向においてそれぞれ第1、第2、第3および第4の境
界を共用する第1、第2、第3およびJI4の隣接セル
と、前記第1、第2、第3および第4.の境界とそれぞ
れ関連する第1、第2、第3および第4のデータリンク
と、データ処理エレメントとを有し、前記リンクの各々
は番号が低い方の次のリンクからデータを受けかつ番号
が高い方の次のリンクへデータを与えるように11のモ
ードで選択的に作a司能であり、かつ前記調達の境界を
横切って番号が低い方の次のリンクから受けたデータを
結合しかつ番号が高い方の次のリンクへ結合するため前
記関連の境界からデータを受けるように第2のモードで
作動可能であることを特徴とし、前記集積回路はさらに
、前記複数個のセルは2つの形式のセルを含み、第1の
形式では、前記データ処理エレメントは前記第1のリン
クと前記第2のリンクとの閏で結合され、かつ第2の形
式では、前記データ処理エレメントは前記第3のリンク
と前記第4のリンクとの中■で結合され、前記第1およ
び第2形式のセルは、前記第1形式のセルが前記第1形
式の他のセルに接触せずかつ前記第2形式のセルは前記
第2形式の麹のセルに接触しないように隣接して配Hさ
れることを特徴とする。
好ましい実施例において、円形ウェハはボートとともに
その上に稠作される複数個のセルを有する。これらのセ
ルは好ましくは長方形または正方形であり、かつ好まし
くはウェハの表面にモザイク細工を形成し、そのため各
正方形のセルは、各々のセルが境界を共用する4個の隣
W1部を有するようにその端縁の各々を他の1−の隣接
セルと共用する。
各セルは好ましくはその境界の各々に関連するリンク部
分を有し、それによって4個のリンクおよび41iの内
部結合部分を有する。内部結合部は好ましくはリンク部
分を共通に結合する。セルの4個の境界が北、南、東お
よび西で示され、かつ境界の各々に関連するリンク部分
も同様に丞されると、第1の結合部は好ましくは北のリ
ンク部分を東のリンク部分へ@6し、第2の結合部は好
ましくは東のリンク部分を南のリンク部分に結合し、第
、3の結合部は好ましくは南のリンク部分を西のリンク
部分へ結合し、かつ第4の結合部は好ましくは西のリン
ク部分を北のリンク部分へ結合する。
セルは好ましくは111のデータ処理エレメントを含む
。データ処理エレメントは好ましくは記憶装置である。
データ処理エレメントは好ましくは結合部のうちの1つ
だけに1達する。
リンク部分の各々は好ましくは、第1モードで、それは
反時計方向のまわりの次のリンク部分へそれを結合する
その結合部からデータを受けることができかつ時計方向
のまわりの次のリンク部分へそれを結合する結合部I\
データを与えることができ、かつ第2モードで、反時計
方向のまわりの次の結合部からデータを受けることがで
き、その関連の境界を横切ってそのデータを結合しかつ
前記関連の境界を横切ってデータを受けそれを時計方向
のまわりの次のリンク部分へそれを結合するその結合部
に与えるように、選択自在に作動可能である。
データ処理エレメントは好ましくは、それが関連する結
合部を介してそのデータおよび命令を受ける。それは好
ましくはそれが関連する前記同じ結合部へデータおよび
命令を戻す。
ウェハ上の分銀されたセルはセルの7レイを形成するよ
うに機能的なテストを合格した結果相互接続可能であり
、その相互接続は互いに結合する境界のリンク部分によ
って行なわれ、この場合セル境界のリンク部分量の結合
はリンク部分の動作の第2モードを相互に用いることに
よって行なわれる。
セルは好ましくは2個のグループに分割し得る。
第1のグループでは5、データ処理エレメントは好まし
くはセルの第1の角を占めるその結合部に関連し、第2
グループではデータ処理エレメント・は好ましくはデー
タ処理エレメント・がセルの第1形式におい又関連する
結合部によ)て占有されるセルに対し逆の」−すを占め
る結合部に関連する。
セルの第1形式では、データ処理エレメントは好ましく
−は西のリンク部分を北のリンク部分へ連結する結合部
に関連し、第2形式のセルでは、データ処理エレメント
は好ましくは束のリンク部分を南のリンク部分へ連結す
る結合部に関連する。
第1および第2形式のセルは好ましくは、第1形式のセ
ルの対角線方向の行が第2形式のセルの対角線方向の行
と交互になるようにウェハの上に配置され、それによっ
て第1形式のセルは第1形式の他のセルと共通な境界を
共有せずかつ第2形式のセルは第2形式の池のセルと共
通な境界を共有せず、各形式の各セルは完全に他の形式
のセルによってその境界で包囲され、この構成により、
隣接するセル間の結合の態様または方向が何であっても
、連続するデータ処理エレメント間の距離は常に4−の
リンク部分および3個の結合部分である。
構成されると、セルの7レイは好ましくはボートから通
過しかつボートへ戻るすべての組入れられたデータ処理
エレメントを連結するデータ経路を含み、すべてのデー
タ処理エレメントは互(Xに等間隔に配置される。
ウェハスケール集積回路10は円形の半導体ウェハ12
を含み、このウェハ12の上には複数個のデータ処理セ
ル14が構成される。セル14は正方形であり、各セル
14が4個の他のセル14と共通な境界を共有するよう
にウェハ12の表面に規則正しいモザイク形状を形成す
る。セル14のうちの1個は結合ボート16を与えるた
めモザイクから省かれており、それによって外部と集積
回路10との結合がなされ得る。ボート16はデータお
よび指令を転送するためそれにすぐに隣接するセル14
への結合を考慮し□ており、かつさらに、電力および任
意の共通な信号を同時にすべてのセル14へ与えること
を青痣している。
ボート16はウェハ12の中心にあるものとして示され
ている。ボート16はウェハ12の中心である必翳がな
いこと、2以上のボートがあってもよいこと、1または
それ以上のポートがモザイクからセル14を省くこと以
外の方法で形成されることができることを理解されたい
。この発明の一点から必要とされることはウェハ12・
上の1個のセル]4の1−の境界を横切ってデータを与
える方法が利用できるということである。
8112図はこの発明による、かつ第1形式のセル14
の種々の構成部分を概略的に示す。
セル14は、北側の境界N、南側の境界S、東側の境界
Eおよび西側の境界W含有する。各境界N、S、E、W
はそれぞれリンク部分18N、183.18E、’+8
Wに関連しており、文字サフィックスは各リンク部分1
8が関連する特定の境界を示す。単方向性結合部2ON
E、20ES。
20SWおよび20VVNはデータの流れのためリンク
部分18N、183.18Eおよび18Wを連結し、2
個の文字のサフィックスの最初の文字はデータが受けら
れるリンク部分18を表わし、2WAの文字のりフィッ
クスの第2の文字は結合部20がデータを与えるリンク
部分18を表わす。
このように、第1の結合部2ONEは北側のリンク部分
18Nからデータを受け、データを東側のリンク部分1
8Fへ与える。第2の結合部20ESはデータを東側の
リンク部分18Eから受け、データを南側のリンク部分
18Sへ与える。第3の結合部20SWは南側のリンク
部分188からデータを受け、データを西側のリンク部
分18Wへ与える。第4の結合部分20WNは西側のリ
ンク部分18Wからデータを受け、データを北側のリン
ク部分18Nへ与える。リンク部分18は各々−別にか
つ選択自在に作動可能であり、それらはデータをセル1
4のまわりで結合させる第1のモードで作動し、かつそ
れらはデータをそれらの―々の境界N、S、EまたはW
を横切ってセル14へかつセル14からデータを結合す
る第2のモードで作動する。
セル14はまたメモリモジュール22の形式のデータ処
理エレメントを含む。モジュール22は第4の結合部2
0WNへの双方向性結合24が設けられる。モジュール
22はその動作に関する指令およびそれが第4の結合1
1$20WNを介して使用するためのデータを受け、拗
4の結合部20WNまで、それが作動したデータおよび
他のセルの鉋のモジュール22へ通されるべき任意の指
令を与える。第4の結合s2θWNは北側のリンク部分
18Nへの入力とじ1モジユールの出力を与える。
モジュール22の正確な性質かどういうものであるかは
この発明のI&明には全く重要ではない。
それは簡単な直列入れ直列出しシフトレジスタメモリか
ら完全な7オン・ノイマン・データ10セサまで及んで
もよい。第4の結合部20WNを介\ して命令を受けるgashまIこtit’はない。モジ
ュール22は輪台I$20WNt介して通過する信号を
並圓または直列に受信し得る。モジュール22は結合部
20WNと直列で6よい。モジュール22は1またはそ
れ以上のラインに沿ってデータを受け、その出力を1ま
たはそれ以上のラインを介して与えることができる。
結合部2ONE、20WN、20SWおよび20ESの
正確な性質か何であるかもまたに要ではない。それらは
簡単なaSSS接体から直列入れ直列出しシフトレジス
タまでの範囲にあり得る。
これらに必要とされることは、成る予期し得る後の時−
にそれらの入力で受けたものをそれらの出力へ与えるこ
とだけである。モジュール22に関連しない3個の結合
部2ONE、20ESおよび20SWは入力を受けて出
力を与えるまでの同じ時開遅延を有する必要がある。実
際、モジュール22に関連する結合部20WNの遅延に
ついては何ら構わない。その遅延は任意の受入れること
が可能な長さのものであってもよい。
第311は、この発明による第2番目の811111の
セルの種々のエレメントを概略的アウトラインで示す。
第2醤目の種類のセル14Xは、第11目の種類のセル
14とすべての面で同一であるが、例外として、モジュ
ール22は第4の結合部20WNに一連する代わりに第
2の結合部20ESに関連していることである、第2の
結合部20ESの正確な遷延は、第1形式のセル14に
おいてそれが第4の結合部20WNの遅延と同じであれ
ば、セル14Xの第2形式においては臆要にはならない
第2形式のセル14Xにおいて、残りの3−の結合部2
0SW、20WN、2ONEの遅延は互いに同一であり
かつ第1形式のセル14の残りの3個の結合部2ONE
、20ES、20SWの遅延とも同じである。
第4A図は境界を横切る隣接するセルのリンク部分18
の動作畷様を示し、特に上述した動作のJI11モード
を示す。
第1セル14の南側の境界Sは第2セル14′の北■の
境界N′上に接触し、この項の表示におけるアポストロ
フィーサフィックスは第2セル14−に属するその項を
表わす。第1セル14の南側のリンク部分183は第1
セル14の第2結合部20ESからデータを受け、第1
セル14の第3結合部20SWへの入力としてデータを
受ける。
第2セル14′の北側のリンク部分18N′は第2セル
14′の第4帖合部20WN”の出力からデータを受け
、データを第2セル14′の第1結合部2ONE−の入
力へ与える。リンク部分18S、18N=は、各々がそ
れぞれ内部貫通結合245.24N”を付勢する第1の
モードに入るように選択的に作動可能である。第1セル
14の第2帖合部20ESの出力はそれによって、第1
セル14の第3結合部20SWへの入りとなるように第
1セルの南側のリンク部分188における内部貫通結合
部248を介して経路指定され、かつ第2セル14′の
第4結合部20WN”の出力はそれによって、第2セル
14−の第1結合部2ONE”への入力となるように第
2セル14′の北側リン9部分18N′の内部貫通結合
部24N′を介して経路指定される。第1の動作モード
においては、リンク部分188.18N−閣の境界SN
′を横切って何のデータも転送されない。
第4BII&tlll接セル14のリンク部分18の動
作態様を示し、特に上述したようにリンク部分18の第
2の動作モードを示す。
第1セル14の南側のリンク部分188および第2セル
14′の北側のリンク部分18N′はともに第2動作モ
ードにおかれると、それらは境界SN−を横切ってデー
タを転送するように協働する。第1セル14の1側のリ
ンク部分18Sは第1セル14の第2結合l520ES
の出力を南側のデータ出力ライン26Sへ与える。第2
セル14′の北側リンク部分18N′は第2セル14′
の第4の結合1s20WN−(ll力!、12tAz1
4′のt−のデータ出力ライン26N′上の信号として
与える。第1セル14の南側のリンク部分18Sは南側
のデータ入力ライン28Sからデータを受け、それを第
1セル14の第3結合部20SWへ入力として結合する
。12セル14′の北側のリンク部分18N′は北側の
データ入力ライン28N′から信号を受け、それを第2
セル14−の第1緒合部2ONE−への入力としτ結合
する。
境界SN−を横切る際に、第1セル14の南側のデータ
出力ライン26Sは第2セル14′の北側のデータ入力
ライン28N′となり、かつ第2セル14′の北側のデ
ータ出力ライン26N′は第1セル14の南側のデータ
入力ライン288となる。上述したように、2個のリン
ク部分18S。
18N゛は協働して第1セル14の第2結合部20ES
の出力を、第2セル14′の第1結合部2ONE−への
入力として与え、かつ第2セル14′の第4紘合部20
WN−の出力を第1セル14の第311i合部20SW
への入力として与える。
上述の説明は第1セル14の南側の境界Sと、第2セル
14゛の北側の境界N−閣の結合を特定するのに対し、
セル14の任意の第1の境界と隣接セル14の任意の他
の正反対の境界との閾の結合もちょうど同じであること
を理解すべきである。
ただし、上の幽明の数値表示は、隣接セル14の任意の
次の墳界閤の動作の完全な説明を行なうために変更され
る必要がある。
リンクセクション1Bが第1形式のセル14または第2
形式のセル14Xであるかどうかはこれらのリンク部分
18の動作の態様についての前述の説明にとうてはll
!!なことではなく、動作態様は両者の場合全く同一で
あるということもIlwすべきである。
リンク部分18が上述したように、第1または第2の動
作態様に入るようにさせる畷様はこの発明の一部ではな
い。当業者は外部lIMm装置からまたはセル14から
セル14ヘウエハ12を横切って命令を転送する多くの
方法を知?ている。当業者はまた集積回路10にセル1
4の最適の7レイを設けるためにどのセル14が他のど
のセル14へ結合されるべきかを決定するのに追従すべ
き種々のルーチンを知っているとともに、各ルーチンを
支持するため各々のセル14へ組入れられる必要がある
種々の他のハードウェアも知っている。
これらのいずれもこの発明の部分を形成するものではな
い。リンク部分18が第1または第2の動作モードにあ
るようにする命令が必要とされること、境界の両側のリ
ンク部分18が同時に第2の動作モードにおかれ得ると
いうことだけがこの発明にとって充分である。
第5図は1種類のみのセル14があるセル14のアレイ
においていかに結合がなされるかを示すものであり、そ
れゆえその結合はこの発明によるものではない。
ウェハ12のセル14の総数の一部30が示される。こ
の例では、セル14のすべてが第2図に示されるI11
100ものである。それゆえに、モジュール22は、第
4の結合部20WNに関連している。この関連性が各セ
ル14の北西の内に示されるモジュール記号32で示さ
れる。結合i!120紘寅−で示されるデータ経路34
によって示されており、この実線はすべての組入れられ
たセル14のまわりを過通し宝セル14は一旦単方向に
、2−〇瞬接リンク部分18が協働して相互セル14の
結合を作り出すところはどこでもセル14閤の境界を交
差し、スタートセル14“で始まりセル14#で終わる
。このセル14“は、ウェハ12上のセル14の7レイ
の成長の任意の段階でボート16に隣接するかまたはち
ょうど任意のセル14であるかも知れない。
セル14−は隣接するセル14から個別にアクセスされ
、かつ任意の都合の良い方法に従って検査され、検査に
合格すればセル14のアレイ内へ組入れられる。矢印3
6はそれらがアクセスされ、検査され組入れられてい(
1つの可能な順序を図解するものであり、隣接するセル
14から作られるアプローチを示す。
見られるように、アレイは純粋に1つの形式のセル、こ
の場合第1形式のセルからなるので、データ経路34の
連続するモジュール32閣で出会う結合部20およびリ
ンク部分18の数は一定ではない。たとえば、第1の典
型的なモジュール32Aおよび第2の角型的なモジュー
ル32B閣の距離(それらが一連している特定の結合部
20WNを無視する)は2個のリンク部分および1個の
結合部であるのに対し、第3の典型的なモジュール32
Gと第4の角型的なモジュール32D閤の距離(それら
が関連する結合部20WNを再び無視する)は8個のリ
ンク部分18と7−の結合部20である。この距離の違
いは極端にとられることができ、事実、モジュール32
に出会うことなくデータ経路34のウェハ12の全体の
幅を横切ることができる。
第6Ilは、この発明による第1および第2形式の両方
のセル14を含む集積回路10においていかに結合がな
されるかを示す。
第5IlHに示されたウェハ12上のセル14の同じ部
分30が第6図に示される。第5図におけるものとすべ
てが第6図においても同じであるが、第6Ilのセル1
4の本体の部分30は第1形式のセル14および第2形
式のセル14Xを含む。第1形式のセル14および第2
形式のセル14Xは集積81s10の表面で変えられる
。第1の矢印38は、モジュール32が第4の結合部2
0WNにm*する第1形式14のセルの対角線の行に沿
って指している。第2の矢印40はモジュール32が第
2の結合部20ESに関連する第2形式のセル14Xの
対角線の行に沿って指している。第1形式のセル14は
黒および白の正方形がチェス板上で交互になると同じよ
うに第2形式のセル14Xと交互になっており、交互の
対角線方向の行は第1および第2形式のセル14.14
Xからなる。
このように、第1形式のセル14は境界N、S。
E、Wを、12形式14Xのセルによってその境界N、
S、E、Wの上で全体的に包囲している第1形式の任意
の他のセル14と共用しない。同様に、第2形式14X
のセルは第1形式14のセルによってその境界N、S、
E、およびWの上で全体的に包囲している、第2形式1
4Xの任意の他のセルと、共通な境界N、S、Eおよび
Wを共有しない。
第6IpHのループデータ経路34の連続するモジュー
ル3211の距曽を講べると、結合部(第1形式のセル
14に対する20WNおよび第2形式14xのセルに対
する20ES)を無視して、その距離はセル14,14
Xの相互接続の態様にかかわらず、どこでも4個のリン
ク部分18と3個の結合部分20であることがわかる。
第6図に示す結合の典型的な態様は第5図に示すものと
同じであるが、結合m欅が何であったかは重要ではない
一定の距離は交互になっているセル14.14Xの幾何
学的形態に正しく存在する。図示の一定距離の構造は、
それゆえに、仁患の相互セル結合アルゴリズムとともに
用いるのに適している。第1形式14のセルと第2形式
14Xのセルがこれまで、114緒合520Wrljよ
び12111120ESにそれでれ関連してそれらのそ
れぞれのメモリモジュール22を有する対であるとしで
説明してきたのに対し、この発明は第1および第2形式
のセル14.14Xが切換えられればかつ第1および第
2形式のセル14.14Xが第1結合部2ONEおよび
第3結合部20SWに桟ねって関連するメモリモジュー
ル22を有したとしても充分に均等に働くということを
理解されたい。
セル14,14Xはウェハ12に正確なモザイクを形成
するということは厳格に必要ではない。
各セル14.14Xは、可能Cあれば、それが結合し脅
る4儂のIII!Iセルを有し、そのセル14゜14X
は任意の形状であれば充分である。当l!壱は電気的に
II接するセル圀の結合態様および距離が物理的な隣接
または距離の対応Igl係が存在しなくても上述の説明
と同じである場合上述したこの発明に対しトポロジー均
等があるということを理解しよう。
データの流れが結合部20およびリンク部分18に沿っ
て単方向であるとして説明してきたが、それはこの発明
の動作態様を例示したにすぎないということを理解すべ
きである。説明した単方向性のデータ流れはデータのみ
ならず、命令およびセルに用いられることができる数多
くの受入れることができる種類のデータ処理エレメント
22の動作に適したかつ必要な伯の信号の流れの双方向
性を表わすものとしてとられ得る。
【図面の簡単な説明】
第1図はウェハ上のセルを示す。 第2図は第1形式の個々のセルのコンポーネント部分を
示す。 第3!llは第2形式のセルを示す。 第4A図は境界の反対側のリンク部分の結合の第1の態
様を示す。 第4B図は境界の一両側のリンク部分の結合の第211
様を示す。 第5al紘ちょうど1mlの形式のセルからなる規則正
しい構造がどのようにして形成されるかを示す。 第amlは211の形式のセルからなるこの発明の構造
がいかにして形成されるかを示す。 図において、10はウェハスケール集積回路、12は半
導体ウェハ、14はデージ感層υル、16はポート、1
8はリンク部分、20は結合部分、22はメモリモジュ
ールを示す。 特許出願人 バロース・コーポレーション代  理  
人  弁理士  深  見  久  部  、’、、’
l 、、ニー:(ほか2名) 図面の浄書(内容に変更なし) 10 白G、 1 rlG、2 rlcr、 3 r+に、、5 臼G、6 手続補正−(方式) 1、事件の表示 昭和57年特許願第 210545  号2、発明の名
称 集積回路 3、補正をする者 事件との関係 特許出願人 住 所  アメリカ合衆国、′ミシガン州、デトロイト
ハロース・ブレイス (番地なし) 名 称  バロース・コーポレーション代表1  ウォ
ルター・ジエイ・ウィリアムス4、代理人 住 所 大阪市北区天神橋2丁目3番98 八千代第一
ビル電話 大阪(06)351−6239 (代)I+
11ノ 氏名弁理士(6474>深見久部 、7:二・j。 5、補正命令の日付               ′
−゛1:自発補正 6、補正の対象 願−の3.特許出願人の代表者の欄、図面ならびに委任
状および訳文、上申− 7、補正の内容 (1)願歳の3.特許出願人の代表者の−に1ウオルタ
ー・ジIイ・ウィリアムス」を補充致します。その目的
で新たに調製した訂正願−を添付致します。 (2)濃墨で描いた図面を別紙のとおり補充致します6
なお、内容についての変更はありません。 (3)委任状および訳文を別紙のとおり補充致します。 (4) 委任状の発明の名称と願書の発明の名称とが相
違致しますので、上申−を提出致します。 以上

Claims (9)

    【特許請求の範囲】
  1. (1)  *教−のデータ処理セルの7レイからなる集
    積回路であって、前記複数個のセルの各々のセルは、ぞ
    れぞれ単方向に回転的に配置された順次的な第1、第2
    .1113および第4方向の、第1、第2、第38よび
    第4の隣接するセルとともにそれぞれ共用する′Is1
    、ls2、第3および第4の境界と、前記第1,12.
    13および塘4の境界とそれぞれ関連する第1、第2、
    第3および第4のデータリンクと、111のデータ処理
    エレメントとを備え、 前記リンクの各々は番号が低い方の次のリンクからのデ
    ータを受けかっ番号が高い方の次のリンクへデータを与
    えるように11のモードで選択自在に作動可能であり、 前記リンクの前記各々のものは前記関連の境界を横切っ
    て番号が低い方の次の前記リンクがら受けたデータを結
    合し、番号が高い方の次の前記リンクへ結合するため前
    記関連の境界を横切ってデータを受ける第1のモードで
    選択自在に作動可能であり、かつ 前記データ処理エレメントは前記リンクのうちの1つと
    、前記リンクの前記1つよりも番号が高い方の次のリン
    クとの中間に結合される、集積回路。
  2. (2) 前記第1のリンクおよび前記第2のリンクの間
    で、前記第2のリンクおよび前記第3のリンクの1で、
    前記第3リンクおよび前記第4リンクの−で、かつ前記
    第4リンクおよび前記第2リンクの閣で、前記データを
    転送するようにそれでれ結合される第1、第2、第3お
    よび第4の結合部をさらに備え、 前記アレイは、前記データ処理エレメントが前記第1の
    結合部に関連する第1の形式のセルと、前記データ処理
    エレメントが前記第3結合部に関連する第2形式のセル
    とを備え、前記第1および第2形式の前記セルは、前記
    第1形式のセルが前配第1形式の他のセルI)、データ
    を転送ジることができず、前記12形式のヒルは前記第
    2形式の他のセル・°\データを転送することができな
    いように構成される、特許請求の範囲第1項記載の集積
    回路。
  3. (3) 前2セルの各々は正方形であり、前記セルは、
    前記第1、第2、第3および第4の隣接するセルが前記
    セルの各々のものが境界を共用するセルであるように規
    則正しいモザイク細工に構成される、特2′F、gl求
    の範囲第1項または第2項記載の集積回路。
  4. (4) 前記セJしの前記各々のものが前記第1形式の
    セルであれば、前記第1、第2、第3および第4の隣接
    セルは前記第2形式からなり、前記セルの各々のものが
    前記第2形式のセルであれば、前記iJ!1、第2、第
    3および第4の隣接するセルは前記第1形式のものであ
    る、特許請求の範囲第3項記載の集積回路。
  5. (5) #記第1形式の前記セルにおいて、各々の一合
    に、前記第2、第3および第4結合部によって通過デー
    タへ割当てられる遅延は第1の予め定められた値に等し
    く、かつ、前記第2形式の前記セルにおいて、前記第1
    、第2および第3結合部によって通過データへ割当てら
    れる遅延は各々の場合前記第1の予め定められた値に等
    しし)、特許請求の範囲第2項、第3項または第4項に
    記載ノIIIWAa路。
  6. (6) 前記第1形式の前記セルにおいて、前記第1粘
    合部によって通過データへ割当てられる遅延は第2の予
    め定められる値に等しく、かつ前記第2形式の前記セル
    において、前記第3結合部によって通過データへ割当て
    られる遅延は前記第2の予め定められる値に等しい、特
    許請求の範囲12項ないし第5項のいずれかに記載の集
    積回路。
  7. (7) 前記アレイは、選択された隣接セルと通信する
    ように前記第2モードで作動するように選択されている
    1個のセルの所望の数のリンクによって、かつ前記第2
    モードで作動するように選択されている前記1個のセル
    と共用する境界に関連の前記選択されたセルのリンクに
    よって、隣接するセル閣でデータを転送するように作動
    自在である、特許請求の範囲第1項ないし第6項のいず
    れかに記載の集積回II。
  8. (8) 前記セルの7レイは共通な半導体サブストレー
    トに設けられ、前記共通なサブストレートは半導体ウェ
    ハの領域の少なくとも一部を特徴する特許請求の範囲第
    1項ないし第7項のいずれかに記載の集積回路。
  9. (9) 前記アレイの少なくとも第1のセルへデータを
    与えるためのポートを含み、前記ポートは前記モザイク
    細工からセルを、省・略することによって形、成される
    、特許請求の範囲第3項記載の集積回路。
JP57210545A 1981-12-08 1982-11-29 集積回路 Granted JPS58110054A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8137017 1981-12-08
GB8137017 1981-12-08

Publications (2)

Publication Number Publication Date
JPS58110054A true JPS58110054A (ja) 1983-06-30
JPH0236069B2 JPH0236069B2 (ja) 1990-08-15

Family

ID=10526461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57210545A Granted JPS58110054A (ja) 1981-12-08 1982-11-29 集積回路

Country Status (5)

Country Link
US (1) US4517659A (ja)
EP (1) EP0081309B1 (ja)
JP (1) JPS58110054A (ja)
DE (1) DE3279328D1 (ja)
GB (1) GB2111267B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8303536A (nl) * 1983-10-14 1985-05-01 Philips Nv Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling.
GB2174518B (en) * 1985-04-15 1989-06-21 Sinclair Res Ltd Wafer scale integrated circuit
GB2181870B (en) * 1985-10-14 1988-11-23 Anamartic Ltd Control circuit for chained circuit modules
US4769644A (en) * 1986-05-05 1988-09-06 Texas Instruments Incorporated Cellular automata devices
US4809346A (en) * 1986-07-18 1989-02-28 Hughes Aircraft Company Computer vision architecture for iconic to symbolic transformation
WO1990004235A1 (en) * 1988-10-07 1990-04-19 Martin Marietta Corporation Parallel data processor
US5276893A (en) * 1989-02-08 1994-01-04 Yvon Savaria Parallel microprocessor architecture
US5203005A (en) * 1989-05-02 1993-04-13 Horst Robert W Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement
US5349219A (en) * 1989-06-15 1994-09-20 Fujitsu Limited Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device
GB9027663D0 (en) * 1990-12-20 1991-02-13 Sandoz Ltd Light-stabilizing compositions
US5317755A (en) * 1991-04-10 1994-05-31 General Electric Company Systolic array processors for reducing under-utilization of original design parallel-bit processors with digit-serial processors by using maximum common divisor of latency around the loop connection
US6073185A (en) * 1993-08-27 2000-06-06 Teranex, Inc. Parallel data processor
US5578840A (en) * 1994-11-02 1996-11-26 Lis Logic Corporation Microelectronic integrated circuit structure and method using three directional interconnect routing based on hexagonal geometry
US6173388B1 (en) 1998-04-09 2001-01-09 Teranex Inc. Directly accessing local memories of array processors for improved real-time corner turning processing
US6212628B1 (en) 1998-04-09 2001-04-03 Teranex, Inc. Mesh connected computer
US6067609A (en) * 1998-04-09 2000-05-23 Teranex, Inc. Pattern generation and shift plane operations for a mesh connected computer
US6185667B1 (en) 1998-04-09 2001-02-06 Teranex, Inc. Input/output support for processing in a mesh connected computer
US5990488A (en) * 1999-01-04 1999-11-23 Advanced Micro Devices, Inc. Useable drop-in strategy for correct electrical analysis of semiconductor devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3913072A (en) * 1972-08-03 1975-10-14 Ivor Catt Digital integrated circuits

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL238555A (ja) * 1958-04-25
US4060713A (en) * 1971-06-23 1977-11-29 The Perkin-Elmer Corporation Analysis of images
US3794983A (en) * 1973-04-17 1974-02-26 K Sahin Communication method and network system
US4065808A (en) * 1975-01-25 1977-12-27 U.S. Philips Corporation Network computer system
US4192004A (en) * 1977-09-08 1980-03-04 Buerger Walter R Topological transformation system
US4215401A (en) * 1978-09-28 1980-07-29 Environmental Research Institute Of Michigan Cellular digital array processor
GB2114782B (en) * 1981-12-02 1985-06-05 Burroughs Corp Branched-spiral wafer-scale integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3913072A (en) * 1972-08-03 1975-10-14 Ivor Catt Digital integrated circuits

Also Published As

Publication number Publication date
EP0081309A2 (en) 1983-06-15
DE3279328D1 (en) 1989-02-09
EP0081309A3 (en) 1985-12-18
JPH0236069B2 (ja) 1990-08-15
US4517659A (en) 1985-05-14
GB2111267A (en) 1983-06-29
EP0081309B1 (en) 1989-01-04
GB2111267B (en) 1985-10-16

Similar Documents

Publication Publication Date Title
JPS58110054A (ja) 集積回路
US5543640A (en) Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module
JPS5833977B2 (ja) アレイプロセツサ
US20070124565A1 (en) Reconfigurable processing array having hierarchical communication network
JP3992148B2 (ja) 大規模でスケーラブルなプロセッサ・システムを構築するための電子回路基板
US5512765A (en) Extendable circuit architecture
US4270169A (en) Array processor
EP0256661A2 (en) Array processor
JPH06224394A (ja) 論理関数回路と入出力モジュールとの直接相互接続を含むfpgaアーキテクチャ
JPH04233326A (ja) 構成可能相互接続構造
US7908422B2 (en) System and method for a distributed crossbar network using a plurality of crossbars
US20040133750A1 (en) Apparatus for controlling access in a data processor
US8898432B2 (en) Folded SIMD array organized in groups (PEGs) of respective array segments, control signal distribution logic, and local memory
US5257266A (en) Computer and communications systems employing universal direct spherics processing architectures
US5377136A (en) Semiconductor integrated circuit device with built-in memory circuit group
US6502231B1 (en) Integrated circuit template cell system and method
JP3281234B2 (ja) 半導体集積回路装置及びその製造方法
JPH0224020B2 (ja)
JPH0242699A (ja) 半導体メモリ回路
KR100360074B1 (ko) 2차원멀티칩모듈패키지를사용하는집적회로칩간의논리적3차원상호연결
JP2013520074A (ja) ミラーリングされた相互接続構造を有するプログラマブル集積回路
US5619719A (en) Reduced inter-module circuit path crossovers on circuit boards mounting plural multi-chip modules, through rearranging the north-south-east-west interconnection interfaces of a given module and through selective rotation of each module
JPH0214742B2 (ja)
EP0493876A2 (en) Reducing circuit path crossovers in stacked multiprocessor board arrays
GB2103400A (en) Data processing system