JPH04233326A

JPH04233326A - 構成可能相互接続構造

Info

Publication number: JPH04233326A
Application number: JP3143125A
Authority: JP
Inventors: Om P Agrawal; オム・プラカッシュ・アグラワル; Michael J Wright; マイケル・ジェイムズ・ライト
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-06-14
Filing date: 1991-06-14
Publication date: 1992-08-21
Also published as: EP0461798A3; DE69127234D1; US5255203A; ATE156951T1; EP0461798A2; EP0461798B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は一般的にはプログラム可能論
理装置に関し、かつより特定的には、構成可能相互接続
構造を有する論理ブロックのアレイおよび入力／出力ブ
ロックからなるプログラム可能ゲートアレイに関する。

【０００２】

【関連技術の説明】プログラム可能ゲートアレイは高性
能、ユーザプログラム可能装置であり、ユーザのシステ
ム設計にカストマイズされる３つの型の構成可能素子を
含む。その３つの素子は（１）構成可能論理ブロック（
ＣＬＢ）のアレイと、（２）周囲の周辺の入力／出力ブ
ロック（ＩＯＢ）とを有し、それらはすべて（３）融通
性のあるプログラム可能相互接続ネットワークによって
リンクされる。

【０００３】ユーザによって所望とされるシステム設計
はその装置においてプログラム可能ＲＡＭセルを構成す
ることによって実現される。これらのＲＡＭセルはＣＬ
Ｂ、ＩＯＢおよび相互接続によって行なわれる論理機能
性を制御する。その構成はＰＧＡ設計ソフトウェアツー
ルを用いて実現される。

【０００４】プログラム可能ゲートアレイがカリフォル
ニア、サン・ノゼ（ＳＡＮ　Ｊｏｓｅ，　Ｃａｌｉｆｏ
ｒｎｉａ）のクシリンクス（Ｘｉｌｉｎｘ）によって初
めて商業的に導入されたということが一般的に受入れら
れている。クシリンクスは論理セルアレイのＸＣ２００
０シリーズを始めに導入し、かつ集積回路プログラム可
能ゲートアレイの第２世代ＸＣ３０００ファミリをより
最近導入した。関連のプログラム可能論理装置技術と同
様に、２０００シリーズの説明は、クシリンクスによっ
て刊行された「プログラム可能ゲートアレイ設計ハンド
ブック（ＴＨＥ　ＰＲＯＧＲＡＭＭＡＢＬＥ　ＧＡＴＥ
　ＡＲＲＡＹＤＥＳＩＧＨ　ＨＡＮＤＢＯＯＫ　）」初
版の１−１ないし１−３１頁に見出される。ＳＣ３００
０ファミリーのためのアーキテクチュアは、クシリンク
スによって刊行された「ＸＣ３０００論理セルアレイフ
ァミリ（ＸＣ３０００ＬＯＧＩＣ　ＣＥＬＬ　ＡＲＲＡ
Ｙ　ＦＡＭＩＬＹ）」という題の技術データハンドブッ
クの１−３１頁において提示される。これらのクシリン
クスの刊行物の各々は、先行技術の説明を提供するもの
としてこの出願において引用により援用される。

【０００５】プログラム可能ゲートアレイにおける先行
技術は、米国特許第４、６４２、４８７号、第４、７０
６、２１６号、第４、７１３、５５７号および第４、７
５８、９８５号によってさらに例証され、それらの各々
はクシリンクス・インコーポレーテッドに譲渡されてい
る。プログラム可能ゲートアレイアーキテクチュアおよ
びそれの実現化例の詳細な説明を述べるものとして、こ
れらの米国特許が引用により援用される。

【０００６】上記で述べられたように、プログラム可能
ゲートアレイは、構成可能相互接続、構成可能入力／出
力ブロックのリング、および構成可能論理ブロックのア
レイからなる。プログラム可能ゲートアレイのための融
通性およびデータ処理能力を与えるのはこれらの３つの
主要な特徴物の組合わせである。しかしながら、先行技
術のプログラム可能ゲートアレイは、相互接続構造にお
いてある制限を被る。

【０００７】構成可能相互接続構造は、チップ上の資源
の利用を最適化するプログラム可能ゲートアレイ上のネ
ットワークを形成する能力を与えなければならない。先
行技術の相互接続システムは、論理ネットワーク内の構
成可能ブロックに対する接続を相対的に小さな領域内に
強制する傾向があった。たとえば、先行のシステムは隣
接する構成可能論理ブロック間のみに直接接続を与える
。構成可能論理ブロック上の入力および出力は左から右
へまたはさもなければ非対称的レイアウトで配置され、
それはチップを横切るある方向での信号の流れを強制す
る。これは、多数の入力または出力を必要とする応用に
対して、相互接続構造上の密集を引起こす。また、これ
は、これらの非対称的に設計された論理セルアレイのう
ちの１つを含む印刷回路基板レイアウトが論理セルアレ
イの一方上に入力を、かつ他方上に出力を準備すること
を強制する。

【０００８】加えて、先行技術の相互接続構造は、実現
され得る多重−源ネットワークの数を制限される。

【０００９】先行技術の装置によって与えられるよりも
大きな融通性および論理的能力を準備するプログラム可
能ゲートアレイを提供することが望ましい。

【００１０】

【発明の要約】この発明は相互接続構造を有する構成可
能論理アレイのためのアーキテクチュアを提供し、それ
は、装置上の構成可能論理ブロックおよび入力／出力ブ
ロックのより大きな利用を可能とするネットワークを作
ることの融通性を改良する。

【００１１】１つの局面において、この発明はプログラ
ム可能ゲートアレイのような論理装置のための構成可能
相互接続構造を与える。構成可能相互接続構造はユーザ
規定相互接続機能を特定するプログラムデータをストア
する構成記憶装置を含む。複数個の水平バスおよび垂直
バスは論理アレイセルの行および列に沿って含まれる。プログラム可能切換え素子はプログラムデータに応答し
て、水平および垂直バスを相互接続するために水平およ
び垂直バスの交点で含まれる。水平バスおよび垂直バス
は双方向性一般的相互接続（ＢＧＩ）セグメントを含み
、それはそれぞれの水平または垂直バスに沿って、交差
するバスのうちの１つの交点から交差するバスの別の交
点に延在する。ＢＧＩセグメントの各々は論理セルのそ
れぞれの入力または出力およびそれぞれのＢＧＩセグメ
ントを有するアレイ内の入力／出力セルを相互接続する
ために複数個のプログラム可能相互接続点に接続される
。また、各々のＢＧＩセグメントはプログラムデータに
応答して、ほかのＢＧＩセグメントに対する接続を可能
にするために交差するバスとの交点での切換え手段に接
続される。バスはまたアレイを横切って延在する長い線
を含み、その各々は構成記憶装置内のプログラムデータ
に応答して、論理セルの出力および入力／出力セルを相
互接続するためにプログラム可能相互接続点に接続され
、かつ各々は論理セルへの複数個の入力または入力／出
力セルに直接接続される。また、この発明の１つの局面
において、バスはコミットされない長い線を含み、それ
は、論理セルまたは入力／出力セルの入力への接続を有
さず、切換え手段での交差するバスへの、および論理セ
ルおよび入力／出力セルの出力へのプログラム可能接続
を有する。

【００１２】相互接続構造の多様性を高めるために、こ
の発明は、構成記憶装置内のプログラムデータに応答し
て、それぞれの水平（ＢＧＩ）セグメントおよび垂直の
長い線、またはそれぞれの垂直（ＢＧＩ）セグメントお
よび水平の長い線を相互接続するために水平および垂直
バスの交点での複数個のプログラム可能相互接続手段を
提供する。

【００１３】この発明の他の局面および利点は、以下の
図面、詳細な説明、および特許請求の範囲を再検討する
ことによって理解され得る。

【００１４】

【詳細な説明】

図面を参照して、この発明の好ましい実施例の詳細な説
明が与えられる。

【００１５】最初に、プログラム可能ゲートアレイのプ
ログラミング構造および基本レイアウトが図１ないし図
３を参照して説明される。次に、相互接続構造の詳細な
説明が図４ないし図２４を参照して述べられる。構成可
能論理ブロック、入力／出力セルおよび相互接続構造の
間の接続の説明が図２５ないし図３９を参照して、これ
に続いてなされる。

【００１６】

【Ｉ．レイアウトおよびプログラミング構造】図１はこ
の発明に従ったプログラム可能ゲートアレイのレイアウ
トを示す。この出願におけるプログラム可能ゲートアレ
イを説明するために用いられる表記法もまた図１におい
て与えられる。したがって、図１に示されるプログラム
可能ゲートアレイは、図の上方左手角で示される太い線
での四角形の記号によって示される構成可能論理ブロッ
クのアレイからなる。アレイ内の各々の構成可能論理ブ
ロックは行および列番号が付され、すなわち、アレイの
上方左手角において、構成可能論理ブロックはＲ１Ｃ１
、Ｒ１Ｃ２が付され、かつそれはアレイの下方右手角ま
で続き、そこにおいて構成可能論理ブロックはＲ８Ｃ８
が付される。

【００１７】アレイの周辺の周囲には外部ピンへの接続
のための１１０のパッドがある。パッド２ないし１３、
１６ないし２７、２９ないし４０、４３ないし５４、５
７ないし６８、７１ないし８２、８５ないし９６および
９９ないし１１０は、図の上方左手角に示される記号に
よって表わされる構成可能入力／出力ブロックに結合さ
れる。パッド１、１４、１５、２８、４１、４２、５５
、５６、６９、７０、８３、８４、７９および９８は、
電力、接地、大域クロックおよびリセット信号入力、な
らびにプログラミングモード制御信号のような構成可能
入力／出力ブロック以外の機能のために利用される。こ
れらの種々雑多のパッドの接続は先行技術のプログラム
可能ゲートアレイにおいて行われるものと同様であり、
かつここではさらに説明されない。

【００１８】相互接続構造は９つの交差する垂直バスＶ
ＢＵＳ１ないしＶＢＵＳ９を有するＨＢＵＳ１ないしＨ
ＢＵＳ９が付された９つの水平バスからなる。垂直バス
１および垂直バス９と水平バス２ないし８との交点は、
以下に詳細に説明されるように、それぞれの水平バスと
垂直バスとの間のプログラム可能相互接続を与えるセグ
メントボックスを有することによって特徴付けられる。同様に、水平バス１および水平バス９と垂直バス２ない
し８との交点は水平バスと垂直バスとの間のプログラム
可能相互接続を与えるセグメントボックスによって特徴
付けられる。

【００１９】垂直バス２ないし８と水平バス２ないし８
との交点はそれぞれの水平および垂直バスの間の相互接
続を提供するスイッチングマトリックスによって特徴付
けられる。セグメントボックスおよびスイッチングマト
リックスの配置は、図の下方左手角で示される記号を使
用して図１に概略的に示される。スイッチングマトリッ
クスおよびセグメントボックスの詳細な構造は以下に説
明される。この発明に従ったプログラム可能ゲートアレ
イは、構成メモリ内に特定されるユーザのシステム設計
にカストマイズされる３つの型の構成可能素子を含む。３つの構成可能素子は、構成可能論理ブロック（ＣＬＢ
）のアレイ、周囲の周辺の構成可能入力／出力ブロック
（ＩＯＢ）、およびプログラム可能相互接続ネットワー
クである。

【００２０】ユーザのシステム設計は、構成メモリとし
て周知のプログラム可能ＲＡＭセルを構成することによ
ってプログラム可能ゲートアレイにおいて実現される。これらのＲＡＭセルはＣＬＢ、ＩＯＢおよび相互接続に
よって行なわれる論理機能性を制御する。構成メモリの
ローディングは、当該技術において周知である１組の設
計ソフトウェアツールを使用して実現される。

【００２１】構成可能ＩＯＢの周囲は、内部論理アレイ
と装置パッケージピンとの間でのプログラム可能インタ
フェースを与える。ＣＬＢのアレイはユーザ特定された
論理機能を行なう。相互接続は特定ＣＬＢまたはＩＯＢ
の間の直接接続、およびブロックの間で論理信号を搬送
するネットワークを形成するようにプログラムされる一
般的接続からなる。

【００２２】ＣＬＢによって行なわれる論理機能は構成
メモリ内のプログラムされたルックアップテーブルによ
って決定される。機能的オプションはプログラム制御さ
れたマルチプレクサによって行なわれる。ブロックの間
の相互接続するネットワークはプログラム可能相互接続
点（ＰＩＰ）によって結合される金属セグメントからな
る。

【００２３】論理機能、機能的オプション、および相互
接続ネットワークは構成メモリセルの内部分布されたア
レイ内にロードされるプログラムデータによって活性化
される。構成ビットストリームは、パワーアップで装置
内にロードされ、かつコマンドで再ロードされ得る。

【００２４】図２はプログラムデータによって見られる
プログラム可能ゲートアレイの概略図である。プログラ
ム可能ゲートアレイは構成メモリ２００と呼ばれる複数
個の分布されたメモリセルを含む。線２０１上のプログ
ラムデータは線２０３上のクロック信号に応答してシフ
トレジスタ２０２内にロードされる。検出論理２０４は
２０１上のデータからプリアンブルを読出すことによっ
てシフトレジスタが一杯であるときを決定する。シフト
レジスタが一杯であるとき、検出論理２０４は線２０７
を横切ってフレームポインタ信号を発生するフレームポ
インタ論理２０６に線２０５を横切って信号を送る。制
御論理２０８は線２０９上の装置へのモード入力に応答
して、構成メモリ２００のローディングの間にフレーム
ポインタをかつ線２１０を横切って検出論理２０４を制
御する。

【００２５】構成メモリ２００は複数個のフレームＦ１
ないしＦＮに組織される。プログラムデータがシフトレ
ジスタ内にロードされると、フレームポインタＦ１は活
性化され、第１のフレームを構成メモリ内にロードする
。シフトレジスタにデータの第２のフレームがロードさ
れるとき、Ｆ２に対するフレームポインタは活性化され
、第２のフレームＦ２をロードし、かつそれは全体の構
成メモリがロードされてしまうまで続く。制御論理２０
８は線２１０上にプログラム終了信号を発生する。

【００２６】構成メモリ内で使用されるスタティックメ
モリセルが図３に示される。それは高い信頼性およびノ
イズ免疫性のために特別に設計されている。基本セル３
００はパストランジスタ３０２に結合されたデータ入力
線３０１を含む。パストランジスタ３０２のゲートは線
３０３上の読出しまたは書込み制御信号に結合される。パストランジスタ３０２の出力は線３０４に結合される
。線３０４はインバータ３０５の入力に、かつインバー
タ３０６の出力に結合される。インバータ３０５の出力
はインバータ３０６の入力に戻って結合される線３０７
に結合される。線３０４および線３０７は構成制御のた
めのＱおよびＱＯ出力を与える。こうして、基本セル３
００は２つのＣＭＯＳインバータおよびパストランジス
タからなる。パストランジスタはセルデータを書込みお
よび読出しするために使用される。セルは構成の間のみ
に書込まれかつプログラミングモードにおける読み戻し
の間のみに読出される。通常の動作の間に、パストラン
ジスタはオフ状態でありかつセルの安定性に影響を与え
ない。メモリセル出力ＱおよびＱＯは完全な接地および
ＶＣＣレベルを使用しかつ継続的直接制御を与える。

【００２７】構成記憶装置はまたほかの型の揮発性また
は不揮発性記憶セルで実現され得る。たとえば、ＥＰＲ
ＯＭ、Ｅ２　ＰＲＯＭ、プログラム可能抵抗性リンク、
またはＦｅｒｒｏ　　ＲＡＭなどの不揮発性メモリが使
用され得る。

【００２８】装置メモリは、ＥＰＲＯＭなどのホストシ
ステムまたは外部メモリからプログラムデータのビット
ストリームをダウンロードすることによって上記で説明
されたように構成される。

【００２９】

【ＩＩ．構成可能相互接続構造】相互接続構造の水平お
よび垂直バスならびに水平および垂直バスの相互接続が
図４ないし図２４を参照して説明される。

【００３０】図４は垂直バスのために使用される表記法
を示す。各々の垂直バスは２５の線を有する。線１ない
し４および１５ないし１７は全体のアレイを横切って走
る長い線である。線５ないし１４は以下に説明されるよ
うにスイッチングマトリックスおよびセグメントボック
スを介して結合される双方向性一般的相互接続セグメン
トからなる。線１８ないし２５はアレイの全体の長さを
走るコミットされない長い線である。

【００３１】図５は水平バスのために使用される表記法
を示す。各々の水平バスは２３の線バスであり、そこに
おいて線１ないし４および１５は長い線であり、線５な
いし１４は双方向性一般的相互接続セグメントであり、
かつ線１６ないし２３はコミットされない長い線である
。長い線、双方向性一般的相互接続（ＢＧＩ）セグメン
ト、およびコミットされない長い線の間の区別は以下に
詳細に述べられる。

【００３２】装置を介してネットワークを構成するため
に、水平および垂直バスは相互接続の手段を必要とする
。これは水平バスと垂直バスとの交点において起こる。交点での線の間の相互接続はプログラム可能相互接続点
、スイッチマトリックス、およびセグメントボックスを
介してなされる。

【００３３】図６は相互接続構造におけるスイッチマト
リックスの配置を示す。図１を参照すると、スイッチマ
トリックスは垂直バス２ないし８と水平バス２ないし８
との交点に位置づけられることが理解され得る。図６は
構成可能論理ブロックＲ３Ｃ３、Ｒ３Ｃ４、Ｒ４Ｃ３、
およびＲ４Ｃ４に隣接する水平バス４上のスイッチマト
リックスの配置を示す。スイッチマトリックスが双方向
性一般的相互接続ＢＧＩ構造の線５ないし１４上にのみ
位置づけられることが理解され得る。こうして、双方向
性一般的相互接続構造は長さにおいて２つの構成可能論
理ブロックであるＢＧＩセグメントからなり、この場合
において、垂直バス３上に位置付けられたスイッチマト
リックス６００から、双方向性一般的相互接続の線５な
いし９において垂直バス５上に位置づけられたスイッチ
マトリックス６０１にまたがる。スイッチマトリックス
６０２は線１０ないし１４のＢＧＩセグメントに結合さ
れ、それらは垂直バス２から垂直バス４へおよび垂直バ
ス４から垂直バス６へ延在する。垂直バス２および６は
図６において示されない。

【００３４】図６および図１において示されるスイッチ
マトリックスの配置を使用して、ＢＧＩセグメントへの
接続が、スイッチマトリックスを介して通過することな
くアレイ上の２つの構成可能論理ブロックに等しい幅を
横切る信号の伝播を可能とすることが理解され得る。こ
のことはスイッチマトリックスに起因するより少ない遅
延を伴うネットワークを可能とする。

【００３５】図７および図８は垂直バス２ないし８と水
平バス２ないし８との間の完全な交点を示し、そこにお
いて円は構成メモリ内のメモリセルによって制御された
双方向性プログラム可能相互接続点を示す。

【００３６】図７は奇数番号の垂直バスと奇数番号の水
平バスとのおよび偶数番号の垂直バスと偶数番号の水平
バスとの交点のための構造である。図８は垂直および水
平バスの間の偶数−奇数および奇数−偶数交点のための
構造である。

【００３７】図７において、水平の長い線１は垂直の長
い線１および４に接続可能であることが理解され得る。水平の長い線２は垂直の長い線２および３に接続可能で
ある。水平の長い線３は垂直の長い線２および３に接続
可能である。水平の長い線４は垂直の長い線１および４
に接続可能である。

【００３８】水平の長い線１ないし４は垂直ＢＧＩセグ
メント５ないし８のそれぞれに接続可能である。また、
垂直の長い線１ないし４は水平ＢＧＩセグメント５ない
し８のそれぞれに接続可能である。

【００３９】水平ＢＧＩセグメント５ないし９はスイッ
チマトリックスの左側７００に結合される。スイッチマ
トリックスの右側７０１は水平ＢＧＩセグメント５を与
え、それは垂直ＢＧＩセグメント１４に接続可能である
。スイッチマトリックスの右側７０１からの水平ＢＧＩ
セグメント６出力は垂直ＢＧＩセグメント１３に接続可
能である。スイッチマトリックスからの水平ＢＧＩセグ
メント７はプログラム可能相互接続点（ＰＩＰ）を介し
て垂直ＢＧＩセグメント１２に結合される。スイッチマ
トリックスの側７０１からの水平ＢＧＩセグメント８は
ＰＩＰを介して垂直ＢＧＩセグメント１１に結合される
。スイッチマトリックスの右側７０１からの水平ＢＧＩ
セグメント９出力はＰＩＰを介して垂直ＢＧＩセグメン
ト１０に結合される。

【００４０】水平バスのＢＧＩセグメント１０ないし１
４は、ＰＩＰを介して、示される構成内の垂直バス９な
いし５および１０ないし１４内でＢＧＩセグメントに接
続可能である。水平バスのＢＧＩセグメント１０ないし
１３は示されるようにＰＩＰを介して偶数番号のコミッ
トされない長い線１８、２０、２２、および２４に接続
可能である。

【００４１】水平の長い線１５はいかなる他の線にも接
続可能ではなく、交点を介して通過する。

【００４２】水平バス内の奇数番号のコミットされない
長い線１７、１９、２１、および２３は示されるように
ＰＩＰを介して垂直ＢＧＩセグメントに接続可能である
。

【００４３】偶数または奇数番号の垂直バスと奇数また
は偶数番号の水平バスとの相互接続は、それぞれに、図
８において示される。図７に示される交点のように、図
８の交点構造における水平線はＰＩＰおよびスイッチマ
トリックスを介して垂直線に接続可能である。

【００４４】水平の長い線１は垂直の長い線１および４
に接続可能である。水平の長い線２は垂直の長い線２お
よび３に接続可能である。水平の長い線３は垂直の長い
線２および３に接続可能である。水平の長い線４は垂直
の長い線１および４に接続可能である。

【００４５】また、水平の長い線１ないし４は垂直ＢＧ
Ｉセグメント１３、１２、１１および１０のそれぞれに
接続可能である。垂直の長い線１ないし４は水平ＢＧＩ
セグメント１０ないし１３のそれぞれに接続可能である
。

【００４６】水平ＢＧＩセグメント５ないし９は図に示
されるようにＢＧＩセグメント５ないし１４に、かつ偶
数番号のコミットされない長い線１８、２０、２２、お
よび２４に接続可能である。水平ＢＧＩセグメント１０
ないし１４は垂直ＢＧＩセグメント９ないし５に、かつ
垂直および水平バスの両方において線１０ないし１４の
隣接するＢＧＩセグメントにスイッチングマトリックス
を介して接続可能である。水平バス上の偶数番号のコミ
ットされない長い線１６、１８、２０および２２は示さ
れるように垂直ＢＧＩセグメント６ないし９に接続可能
である。

【００４７】図９は水平バス１および９と、偶数番号の
垂直バス２ないし８および垂直バス１および９との交点
を示す。図１０は水平バス１および９と、奇数番号の垂
直バス３ないし７との交点を示す。

【００４８】こうして、水平の長い線１ないし４は示さ
れるように垂直の長い線１ないし４に接続可能である。水平ＢＧＩセグメント５ないし９はセグメントボックス
を介して垂直ＢＧＩセグメント５ないし９に接続可能で
ある。水平ＢＧＩセグメント１０ないし１４は垂直ＢＧ
Ｉセグメント１０ないし１４に接続可能である。また、
ＢＧＩセグメント１１ないし１４は奇数番号の垂直のコ
ミットされない長い線１９、２１、２３、および２５に
接続可能である。

【００４９】水平バス上の奇数番号の水平のコミットさ
れない長い線１７、１９、２１、および２３は示される
ように垂直ＢＧＩセグメント１０ないし１３に接続可能
である。

【００５０】図１０に示される交点において、水平バス
上の水平の長い線１ないし４は垂直の長い線１ないし４
のそれぞれに接続可能である。水平ＢＧＩセグメント５
ないし９は垂直ＢＧＩセグメント５ないし９に、かつ示
されるように、偶数番号の垂直のコミットされない長い
線１８、２０、２２、および２４に接続可能である。水
平ＢＧＩセグメント１０ないし１４は垂直ＢＧＩセグメ
ント１０ないし１４と同様に、セグメントボックスに接
続される。水平バス上の偶数番号のコミットされない長
い線１６、１８、２０、および２２は示されるように垂
直ＢＧＩセグメント６ないし９に接続可能である。

【００５１】角の交点が図１１ないし図１４に示される
。図１１は水平バス１と垂直バス１との交点を示す。示されるように、水平バス内の線１ないし１４はそれぞ
れに垂直バス内の線１ないし１４に接続可能である。垂
直バス上の偶数番号のコミットされない長い線１８、２
０、２２、および２４は水平ＢＧＩセグメント６ないし
９に接続可能である。水平バス上の奇数番号のコミット
されない長い線１７、１９、２１、および２３は垂直Ｂ
ＧＩセグメント６ないし９に接続可能である。

【００５２】図１２は水平バス１の垂直バス９との交点
を示す。この例において、水平の長い線１は垂直の長い
線１および４に接続可能である。水平の長い線２は垂直
の長い線２および３に接続可能である。水平の長い線３
ないし４およびＢＧＩセグメント５ないし１４はそれぞ
れに垂直の長い線３ないし４およびＢＧＩセグメント５
ないし１４に接続可能である。垂直バス上の偶数番号の
コミットされない長い線１８、２０、２２、および２４
は水平ＢＧＩセグメント６ないし９に接続可能である。水平バス上の奇数番号のコミットされない長い線１７、
１９、２１、および２３は垂直ＢＧＩセグメント６ない
し９に接続可能である。

【００５３】図１３は水平バス９の垂直バス１との交点
を示す。水平の長い線１ないし４およびＢＧＩセグメン
ト５ないし１４は垂直の長い線１ないし４およびＢＧＩ
セグメント５ないし１４のそれぞれに接続可能である。また、水平線３は垂直の長い線２および３に接続可能で
あり、かつ水平の長い線４は垂直の長い線１および４に
接続可能である。水平ＢＧＩセグメント６ないし９もま
た垂直バス上の偶数番号のコミットされない長い線１８
、２０、２２および２４に接続可能である。水平バス上
の奇数番号のコミットされない長い線１７、１９、２１
および２３は垂直ＢＧＩセグメント６ないし９に接続可
能である。

【００５４】図１４は水平バス９の垂直バス９との交点
を示す。水平の長い線１ないし４およびＢＧＩセグメン
ト５ないし１４は垂直の長い線１ないし４およびＢＧＩ
セグメント５ないし１４のそれぞれに接続可能である。水平ＢＧＩセグメント６ないし９もまた垂直バス上の偶
数番号のコミットされない長い線１８、２０、２２およ
び２４に接続可能である。水平バス上の奇数番号のコミ
ットされない長い線１７、１９、２１、および２３は垂
直ＢＧＩセグメント６ないし９に接続可能である。

【００５５】図１５は角の接続を示し、それらは、水平
バス１および垂直バス１、水平バス１および垂直バス９
、水平バス９および垂直バス９、ならびに水平バス９お
よび垂直バス１の交点で使用され得る。それは、それが
すべての４つの角において使用され得る単一のレイアウ
トであるという利点を有し、一方では信号を長い線１な
いし４からチップの周囲の周辺に完全に経路付けする能
力を達成する。理解され得るように、水平の長い線１な
いし４およびＢＧＩセグメント５ないし１４は垂直の長
い線１ないし４および５ないし１４のそれぞれに接続可
能である。水平の長い線１は垂直の長い線１および４に
接続可能であり、水平の長い線２は垂直の長い線２およ
び３に接続可能であり、水平の長い線３は垂直の長い線
２および３に接続可能であり、かつ水平の長い線４は垂
直の長い線１および４に接続可能である。また、水平Ｂ
ＧＩセグメント１４は垂直ＢＧＩセグメント５に接続可
能であり、水平ＢＧＩセグメント１３は垂直ＢＧＩセグ
メント６に接続可能であり、水平ＢＧＩセグメント１２
は垂直ＢＧＩセグメント７に接続可能であり、水平ＢＧ
Ｉセグメント１１は垂直ＢＧＩセグメント８に接続可能
であり、水平ＢＧＩセグメント１０は垂直ＢＧＩセグメ
ント９に接続可能であり、水平ＢＧＩセグメント９は垂
直ＢＧＩセグメント１０に接続可能であり、水平ＢＧＩ
セグメント８は垂直ＢＧＩセグメント１１に接続可能で
あり、水平ＢＧＩセグメント７は垂直ＢＧＩセグメント
１２に接続可能であり、水平ＢＧＩセグメント６は垂直
ＢＧＩセグメント１３に接続可能であり、かつ水平ＢＧ
Ｉセグメント５は垂直ＢＧＩセグメント１４に接続可能
である。また、水平ＢＧＩセグメント６ないし９は垂直
バス上の偶数番号の、コミットされない長い線１８、２
０、２２、および２４に接続可能である。水平バス上の
偶数番号の長い線１６、１８、２０、２２は垂直ＢＧＩ
セグメント６ないし９に接続可能である。

【００５６】水平および垂直バス上の長い線１５および
垂直バス上の１６および１７は上記で説明された交点の
いずれにおいても接続可能でない。むしろ、それらはロ
ーカルクロック／クロック可能化、大域クロック、およ
び大域リセット信号のために使用されるように設計され
ており、かつ図１６および図２０に示される特別接続構
造を有する。図１６は垂直線１６および１７上の大域ク
ロックおよび大域リセット信号の接続を示す。大域クロ
ック信号は入力バッファ１５００から線１５０１に供給
される。線１５０１はすべての垂直バスにおいて線１６
に直接に接続される。同様に、大域リセット信号は大域
リセットバッファ１５０２において供給される。大域リ
セットバッファの出力は線１５０３上ですべての垂直バ
ス上の線１７に供給される。垂直バスの線１６および１
７は、図１６において概略的に示される入力／出力ブロ
ックに、および構成可能論理ブロックの各々に直接に接
続される。図面を簡単にするために、構成可能論理ブロ
ックへの直接接続はアレイの上方左手角において数個の
ブロックに対してのみ示される。

【００５７】図１７は垂直バスの線１６および１７の、
構成可能論理ブロックへの接続を示す。垂直バスｎの線
１６および１７は列ｎ内の構成可能論理ブロックの大域
クロックＧＫおよび大域リセットＧＲ入力に結合され、
ｎ＝１ないし８である。垂直バス９において、線１６お
よび１７は示されるように入力／出力ブロックにのみ接
続される。

【００５８】図１８は入力／出力パッドからＩＯＢへの
または大域もしくはオルタネートバッファへの構成可能
経路を示す。パッド１５１０が線１５１１を横切ってバ
ッファ１５１２を介して線１５１３に接続されることが
理解され得る。線１５１３はパストランジスタ１５１４
を介してＩＯＢ入力経路１５１５にまたはパストランジ
スタ１５１６を介して線１５１７上でバッファ入力回路
に通過させられる。構成記憶装置内のメモリセル１５１
８はどのパストランジスタ（１５１４または１５１６）
が可能化されるかを制御する。

【００５９】図１９は大域クロックバッファへの入力回
路を示す。ＩＯＢ２および９の入力Ｉは８−１マルチプ
レクサ１５２１への入力として線１５１８および１５１
９上に信号を提供するように接続される。ＩＯＢ１１０
でのクロック入力ピンは図１８に示されるようにマルチ
プレクサ１５２１への入力として線１５２０に接続され
る。垂直バス１内の線１４および１５ならびに水平バス
１内の線１４および１５もまた構成可能マルチプレクサ
１５２１への入力として結合される。

【００６０】行１、列１内の構成可能論理ブロック上の
直接接続出力Ｘ４はマルチプレクサ１５２１への入力と
同様に直接に接続される。隣接するＣＬＢからマルチプ
レクサ１５２１への、線１５２４を横切る直接リンクは
、チップ上での大域クロックの発生のための加えられた
融通性を提供する。

【００６１】構成記憶装置は線１５２２上で大域クロッ
クバッファ１５２３へのクロック信号を供給するように
マルチプレクサ１５２１を制御する。

【００６２】図２０は垂直および水平バス内の線１５の
接続を示す。それは、入力／出力ブロックまたは構成可
能論理ブロックのためのローカルクロックの機能を行な
うように、またクロック可能化信号として設計される。水平バス内の線１５は、構成可能論理ブロックおよびオ
ルタネートバッファからの出力を含む様々な源（ｓｏｕ
ｒｃｅｓ　）に接続可能である。水平バス内の線１５は
水平オルタネートバッファ１６００に接続可能であり、
それは線１６０１上に信号を発生する。バッファ１６０
２などの双方向性バッファは各々の水平バスと相関であ
る。各々の双方向性バッファはそれぞれの水平バス内の
線１５に線１６０１から接続された構成可能トライステ
ートバッファを含む。また、それぞれの水平バス上で線
１５から接続された構成可能トライステートバッファは
線１６０１への出力を供給する。構成可能トライステー
トバッファは構成メモリ内でメモリセルによって各々制
御される。

【００６３】同様に、垂直オルタネートバッファ１６０
３は線１６０４上に信号を発生する。各々の垂直バス上
の線１５は双方向性バッファ、たとえばバッファ１６０
５に接続される。各々の垂直双方向性バッファは第１の
トライステートバッファがそれぞれの垂直バスにおいて
線１６０４から線１５に接続され、かつ１つのトライス
テートバッファがそれぞれの垂直バスにおいて線１５か
ら線１６０５に接続される。トライステートバッファの
各々は構成メモリ内の記憶セルから制御可能である。垂
直バス１および９内の線１５はチップの左側および右側
上の入力／出力ブロックにそれぞれに接続される。同様
に、水平バス１および９内の線１５は示されるようにチ
ップの頂部および底部上の入力／出力ブロックに接続さ
れる。

【００６４】図２１は入力／出力ブロックの線１５への
接続および構成可能論理ブロックの線１５への接続を示
す。各々の複合ＩＯＢ１６０６はその隣接する垂直また
は水平バス上で線１５に直接に接続されるＫ入力を有す
る。各々の単純ＩＯＢ１６０７はＰＩＰを介して水平お
よび垂直バスの線１５に入力信号を供給できる。

【００６５】図２１に示される各々の構成可能論理ブロ
ックはＫ１、Ｋ２、Ｋ３およびＫ４が付される入力を有
する。入力Ｋ１はブロックの上方で水平バス内の線１５
に接続される。入力Ｋ２はブロックの右へ垂直バス内の
線１５に直接に接続される。入力Ｋ３はブロックの下方
の水平バス内の線１５に直接に接続される。入力Ｋ４は
ブロックの左に垂直バスに直接に接続される。同様に、
各々の構成可能論理ブロックは出力Ｙ１、Ｙ２、Ｙ３、
およびＹ４を有する。出力Ｙ１はＰＩＰを介してブロッ
クの上方の水平バス内の線１５に接続可能である。出力
Ｙ２はＰＩＰを介してブロックの右へ垂直バス内の線１
５に接続可能である。出力Ｙ３はＰＩＰを介してブロッ
クの下方の水平バス内の線１５に接続可能である。出力
Ｙ４はＰＩＰを介してブロックの左へ垂直バス内の線１
５に接続可能である。

【００６６】垂直オルタネートバッファに接続された線
１６０４および水平オルタネートバッファに接続された
線１６０１は、装置ピンを含む多数の源から入力を受取
り得て、かつＰＩＰを介して相互接続する。線１６０１
上の信号は水平バスに隣接するすべての構成可能論理ブ
ロックおよび入力／出力ブロックに供給され得るが、チ
ップの左側上および右側上の入力／出力ブロックは例外
である。同様に、線１６０４上の信号はチップを横切っ
て大域的に供給され得るが、チップの頂部および底部上
の入力／出力ブロックにそれが直接に接続され得ないと
いう例外を伴う。

【００６７】それゆえ、信号が構成可能論理ブロックＲ
１Ｃ１内で発生され得て、線１６０４への双方向性バッ
ファ１６０８を介して垂直バス２の線１５に供給される
。線１６０４から、それはチップ内のどこへでも供給さ
れ得る。類似のネットが水平バスに沿って形成され得る
。

【００６８】この線１５の構造はいずれの構成可能論理
ブロック内のレジスタが５つの源のうちの１つからクロ
ックを受取ることを可能にする。源は垂直バス線１６上
に供給された大域クロックＧＫ、およびローカルクロッ
クＫ１、Ｋ２、Ｋ３、およびＫ４を含み、それらは４つ
の隣接する相互接続バス上の線１５に接続される。

【００６９】同様に、複合入力／出力ブロック内のレジ
スタは２つの源からクロックを受取り得る。第１の源は
そのＧＫ入力での隣接する垂直バスにおける、かつ入力
／出力ブロックの位置に依存して水平または垂直バスの
いずれかの上の線１５にＰＩＰを介して接続可能な構成
可能Ｉ／Ｏブロック上の入力Ｋからの線１６である。

【００７０】水平または垂直バスのいずれかにおける各
々の線１５は４つの源のうちの１つから得られた信号を
搬送することができる。４つの源はオルタネートバッフ
ァ、隣接する構成可能論理ブロック、隣接する入力／出
力ブロック、および異なるバスの線１５に信号を供給し
た構成可能論理ブロックを含み、それは順に双方向性バ
ッファを介してレベル１６０１または１６０４に接続さ
れている。

【００７１】もしオルタネートバッファがアレイに信号
を供給するために使用されると、そのバッファに接続す
る長い線は双方向性バッファが長い線に高インピーダン
ス状態を供給するように構成されるところにおいて独立
し得るか、またはそれらが源としてオルタネートバッフ
ァを使用し得るかのいずれかである。

【００７２】図２２は垂直オルタネートバッファ１６０
３への入力構造を示す。垂直オルタネートバッファ１６
０３への入力は構成可能マルチプレクサ１６１１の出力
で線１６１０上で与えられる。また、線１６１０上の信
号はＩＯＢ１６１２およびＩＯＢ１６１３での出力信号
としての供給のために接続される。マルチプレクサ１６
１１への入力は、図２４および図２５において示される
回路によって発生される発振器信号ＯＳＣを含む。また
、ＩＯＢ１６１２からの入力信号は線１６１４を横切る
マルチプレクサ１６１１への代替入力である。垂直クロ
ック入力信号は、図１８に示されるように構成されたＩ
ＯＢ１６１６からマルチプレクサ１６１１への入力とし
て線１６１５上に供給される。

【００７３】垂直バス９の長い線４および１５ならびに
水平バス９の長い線４および１５もまたマルチプレクサ
１６１１への入力として接続される。マルチプレクサ１
６１１への最終入力は線１６１７を横切る行８、列８内
の構成可能論理ブロックの出力Ｘ２からの直接リンクで
ある。

【００７４】垂直オルタネートバッファ１６０３はまた
トライステート制御のためのメモリセル１６１８を含む
。

【００７５】図２３は水平オルタネートバッファ１６０
０のための入力構造を示す。水平オルタネートバッファ
はメモリセル１６２０での信号に応答して、トライステ
ート可能である。水平オルタネートバッファ１６００へ
の入力は構成可能マルチプレクサ１６２２の出力での線
１６２１上に供給される。構成可能マルチプレクサ１６
２２への入力は、線１６２３上の水平クロック入力信号
、およびそれぞれに、入力／出力構造１６２６および１
６２７からの線１６２４および１６２５上の入力信号を
含む。垂直バス長い線４および１５ならびに水平バス長
い線４および１５は同様にマルチプレクサ１６２２への
入力として接続可能である。最後に、行８、列１内の構
成可能論理ブロックからの直接リンク、出力Ｘ４がマル
チプレクサ１６２２への入力として線１６２８を横切っ
て結合される。

【００７６】垂直オルタネートバッファ１６０３を駆動
するマルチプレクサ１６１１への１つの入力としてのＯ
ＳＣ信号を供給するオンチップ発振器が図２４に示され
る。ＯＳＣ信号はメモリセル１６３１によって制御され
るマルチプレクサ１６３０の出力で与えられる。マルチ
プレクサ１６３０への入力は反転バッファ１６３３の出
力で供給される線１６３２上の信号を含む。反転バッフ
ァ１６３３への入力は発振器増幅器１６３５の出力で供
給される線１６３４上の信号である。発振器増幅器１６
３５への入力はＩＯＢ１６３６で供給される。ＩＯＢ１
６３７は線１６３４に直接に結合される。線１６３４は
反転バッファ１６３８を介して線１６３９上のクロック
入力としてレジスタ１６４０に供給される。レジスタ１
６４０は、そのＱ出力から反転バッファ１６４２を介し
てＤ入力としてレジスタ１６４０に結合された線を結合
することによって２による除算（ｄｉｖｉｄｅ−ｂｙ−
ｔｗｏ　）回路として接続される。レジスタ１６４０の
Ｑ出力はマルチプレクサ１６３０への第２の入力として
線１６４３上で供給される。

【００７７】発振器のための外部接続が図２５に示され
る。パッド１６３７は線１６５０に結合されかつパッド
１６３６は線１６５１に結合される。レジスタＲ１は線
１６５０および１６５１の間に接続される。線１６５１
はコンデンサＣ１を介してＧＲＯＵＮＤに、かつ水晶１
６５２を介して線１６５３に結合される。線１６５３は
コンデンサＣ２を介してＧＲＯＵＮＤに、かつレジスタ
Ｒ２を介して線１６５０に結合される。

【００７８】発振器回路における２による除算のオプシ
ョンは信号の対称を確実にするために設けられる。２：
１マルチプレクサ１６３０の出力がこの選択をあたえ、
かつ装置構成の間に設定される。発振器／インバータが
使用されないとき、経路１６３７および１６３６は標準
ＩＯＢとしてふるまうように図１８に示されるように構
成可能である。

【００７９】発振器回路は構成が完了する前に活性状態
になり、それが安定になることを可能にする。

【００８０】プログラム可能相互接続点（ＰＩＰ）の構
造は図２６に示され、かつ代替の構造は図２７に示され
る。図２６の構造は、長い線１７０２と交差する長い線
１７００および１７０１のような導電性セグメントに対
して、ＰＩＰがパストランジスタを使用して実現される
ことを示す。こうして、パストランジスタ１７０３は線
１７０２および１７０１の間の相互接続を提供する。パ
ストランジスタ１７０４は線１７００および１７０２の
間の相互接続を提供する。構成記憶装置からのメモリセ
ル１７０５は線の間に双方向性経路を設けるようにパス
トランジスタ１７０３を制御する。同様に、メモリセル
１７０６は双方向性経路を設けるようにパストランジス
タ１７０４を制御する。これらの相互接続点は図に示さ
れるような円形の記号１７０７を使用してこの文書全体
を通して示される。こうして、図２６の左側上の回路の
記号表示は図２６の右側上に示される。

【００８１】図２６のＰＩＰの実現化例は、大きな融通
性を可能とする線上の双方向性接続を提供するという点
において有利である。しかしながら、この構造はメモリ
集中である。それゆえ、図２７に示される代替の実現化
例は所与の実現化例においてメモリを節約するために使
用され得る。図２７の実現化例はＰＩＰが多重源マルチ
プレクサ１８００として実現化され得ることを示す。マ
ルチプレクサ１８００は３つの源、源１、源２、および
源３を有し得て、かつ構成記憶装置内のメモリセル１８
０２に応答して宛先線１８０１を選択する。マルチプレ
クサ実現化例を使用して、２つのメモリセルは３つまた
は４つの源の間からの選択を提供し得る。マルチプレク
サ１８００を使用する回路のための均等の記号が１８０
３で示される。マルチプレクサ実現化例は源線のいずれ
か１つから宛先線への接続を可能とするが、逆は同様で
はない単向性相互接続であるということが理解されるべ
きである。さらに、ただ１つの源線が所与の動作のため
に活性化され得る。

【００８２】図２８はこの発明に従ったスイッチマトリ
ックスの実現化例を示す。各々のスイッチマトリックス
は１ないし５が付された頂部上の５つの接続、６ないし
１０が付された右側上の５つの接続、１１ないし１５が
付された底部上の５つの接続、および１６ないし２０が
付された左側上の５つの接続を有する。

【００８３】線１はＰＩＰ１ないし２０を介して線２０
に、ＰＩＰ１ないし６を介して線６に、ＰＩＰ１ないし
１１を介して線１１に、かつＰＩＰ１ないし１５を介し
て線１５に接続可能である。

【００８４】線２はＰＩＰ２ないし１９を介して線１９
に、ＰＩＰ２ないし７を介して線７に、ＰＩＰ２ないし
１４を介して線１４に、かつＰＩＰ２ないし１５を介し
て線１５に接続可能である。

【００８５】線３はＰＩＰ３ないし１８を介して線１８
に、ＰＩＰ３ないし８を介して線８に、ＰＩＰ３ないし
１３を介して線１３に、かつＰＩＰ１ないし１４を介し
て線１４に接続可能である。

【００８６】線４はＰＩＰ４ないし１７を介して線１７
に、ＰＩＰ４ないし９を介して線９に、ＰＩＰ４ないし
１２を介して線１２に、かつＰＩＰ４ないし１３を介し
て線１３に接続可能である。

【００８７】線５はＰＩＰ５ないし１６を介して線１６
に、ＰＩＰ５ないし１０を介して線１０に、ＰＩＰ５な
いし１１を介して線１１に、かつＰＩＰ５ないし１２を
介して線１２に接続可能である。

【００８８】既に述べられた線１ないし５への双方向性
接続以外に、線６ないし１０の接続は以下のものを含む
。

【００８９】線６はＰＩＰ６ないし１５を介して線１５
に、ＰＩＰ６ないし１６を介して線１６に、かつＰＩＰ
６ないし２０を介して線２０に接続可能である。

【００９０】線７はＰＩＰ７ないし１４を介して線１４
に、かつＰＩＰ７ないし１９を介して線１９に、かつＰ
ＩＰ７ないし２０を介して線２０に接続可能である。

【００９１】線８はＰＩＰ８ないし１３を介して線１３
に、ＰＩＰ８ないし１８を介して線１８に、かつＰＩＰ
８ないし１９を介して線１９に接続可能である。

【００９２】線９はＰＩＰ９ないし１２を介して線１２
に、ＰＩＰ９ないし１７を介して線１７に、かつＰＩＰ
９ないし１８を介して線１８に接続可能である。

【００９３】線１０はＰＩＰ１０ないし１１を介して線
１１に、ＰＩＰ１０ないし１６を介して線１６に、かつ
ＰＩＰ１０ないし１７を介して線１７に接続可能である
。

【００９４】まだ述べられていない他の双方向性接続は
、ＰＩＰ２０ないし１５を介する線１５への線２０の接
続、ＰＩＰ１９ないし１４を介する線１４への線１９の
接続、ＰＩＰ１８ないし１３を介する線１３への線１８
の接続、ＰＩＰ１７ないし１２を介する線１２への線１
７の接続、およびＰＩＰ１６ないし１１を介する線１１
への線１６の接続を含む。

【００９５】図２９は各々のスイッチングマトリックス
のために水平セグメントおよび垂直セグメントを伴って
使用される再電力付与バッファ（ｔｈｅ　ｒｅｐｏｗｅ
ｒｉｎｇ　ｂｕｆｆｅｒ　）を示す。再電力付与バッフ
ァはそれが多数のＰＩＰを介して通過した後に信号を再
形成するために使用される。各々の再電力付与バッファ
は経路付けされているネットに対して遅延を加える。こ
うして、短いネットのために、設計者は再電力付与バッ
ファを使用することを避けようとするであろう。

【００９６】図２９に示される再電力付与バッファは図
において線Ｘで示される双方向性一般的相互接続セグメ
ントのうちの１つの上で接続され、そこにおいてＸは水
平または垂直バス内の線５ないし１４のうちの１つであ
る。線Ｘは点２０００で再電力付与バッファの左側に入
る。点２０００は第１のトライステートバッファ２００
１への入力として供給される。トライステートバッファ
２００１の出力は再電力付与バッファの出力で線Ｘに戻
って供給される点２００２に接続される。点２００２は
またトライステートバッファ２００３の入力で供給され
る。トライステートバッファ２００３の出力は右から左
への方向での信号の供給のために点２０００で接続され
る。パストランジスタを介する第３の経路２００４は点
２０００および２００２の間に供給される。第１のメモ
リセルＭ１および第２のメモリセルＭ２は再電力付与バ
ッファの動作を制御する。メモリセルＭ１の真の出力は
ＡＮＤゲート２００５に供給される。メモリセルＭ２の
補の出力はＡＮＤゲート２００５への第２の入力として
供給される。ＡＮＤゲート２００５の出力はバッファ２
００３へのトライステート可能化入力である。同様に、
メモリセルＭ１の反転された出力はＡＮＤゲート２００
６への第１の入力で供給される。ＡＮＤゲート２００６
への第２の入力はメモリセル２００２の反転された出力
である。ＡＮＤゲート２００６の出力はバッファ２００
１のためのトライステート制御信号である。メモリセル
Ｍ２の真の出力はパストランジスタ２００４を制御する
ために供給される。

【００９７】こうして、図２９に示される再電力付与バ
ッファは線Ｘに沿ういずれかの方向において伝播する信
号の再電力付与のために供給することが理解され得る。同様に、線Ｘが、信号がいずれの方向にでも伝播し得る
多重ソースネットに対して使用されるとき、パストラン
ジスタ２００４は再電力付与バッファをバイパスするこ
とを可能とする。

【００９８】所与のスイッチングマトリックスまたはセ
グメントボックスのための再電力付与バッファの線の位
置は特定の応用の必要性に合うように決められるべきで
ある。

【００９９】再電力付与バッファは４つまたはそれ以上
のＰＩＰの周囲を介して通過し、かつＣＬＢまたはＩＯ
Ｂを介して進まない、いかなるネットワーク経路に対し
て現在のＣＭＯＳ技術のために利用されるべきである。

【０１００】図３０は図２８に示されるＰＩＰアレイを
使用するスイッチマトリックスのための相互接続オプシ
ョンを示す。その図はスイッチングマトリックスを介す
る接続１ないし２０の各々の可能な相互接続を示すグラ
フ式の表現である。こうして、接続１の可能な相互接続
は上方左手角において示される。同様に、接続２０の可
能な相互接続は下方右手角に示される。

【０１０１】図３１は垂直バス１および９上のセグメン
トボックスのための相互接続アレイを示す。セグメント
ボックスは代替のスイッチマトリックス設計であり、周
辺バスに適合されていることが理解され得る。各々のセ
グメントボックスは２０の入力接続を有し、図に示され
るように、各側上に５つを有する。入力接続２０および
６は直接に接続され、入力接続１９および７は接続され
、入力１８および８は接続され、入力１７および９は接
続され、かつ入力１６および１０は接続される。入力１
および１５はＰＩＰを介して入力２０および６を接続す
る線に接続可能である。入力２および１４はそれぞれの
ＰＩＰを介して入力９および７を接続する線に接続可能
である。入力３および１３はＰＩＰを介して入力１８お
よび８を接続する線に接続可能である。入力４および１
２はＰＩＰを介して入力１７および９を接続する線に接
続可能である。最後に、入力５および１１はＰＩＰを介
して入力１６および１０を接続する線に接続可能である
。水平バス１および９上のセグメントボックスは図３２
に示される。この実現化例において、入力１および１５
は直接に接続され、入力２および１４は直接に接続され
、入力３および１３は直接に接続され、入力４および１
２は直接に接続され、かつ入力５および１１は直接に接
続される。入力２０および６はＰＩＰを介して入力１お
よび１５を接続する線に接続可能であり、入力１９およ
び７はＰＩＰを介して入力２および１４を接続する線に
接続可能である。入力１８および８はＰＩＰを介して入
力３および１３を接続する線に接続可能である。入力１
７および９はＰＩＰを介して入力４および１２を接続す
る線に接続可能である。最後に、入力１６および１０は
ＰＩＰを介して入力５および１１を接続する線に接続可
能である。

【０１０２】図３３は図３０のスタイルで、セグメント
ボックスへの各入力のための可能な相互接続をグラフ的
に示す。これらの可能な相互接続は垂直バス上のセグメ
ントボックスに対してかつ水平バス上のセグメントボッ
クスに対して等しく適合する。

【０１０３】これまで、プログラム可能ゲートアレイの
基本的相互接続構造は、構成可能論理ブロックおよび入
力／出力ブロックへの接続を強調することなしに説明さ
れてきた。好ましいシステムにおける構成可能論理ブロ
ックおよび入力／出力ブロックの詳細な説明が「改良さ
れた相互接続構造を有するプログラム可能ゲートアレイ
（ＰＲＯＧＲＡＭＭＡＢＬＥ　ＧＡＴＥ　ＡＲＲＡＹ　
ＷＩＴＨ　ＡＮ　ＩＭＰＲＯＶＥＤ　ＩＮＴＥＲＣＯＮ
ＮＥＣＴ　ＳＴＲＵＣＴＵＲＥ　）」と題された、１９
８９年８月１５日の日付で出願された同時係属米国特許
出願０７／３９４、２２１において示され、その中でこ
れは一部係属出願である。

【０１０４】構成可能論理ブロックの概観ブロック図が
図３４において提示される。図３４に示される構成可能
論理ブロック２５００はバス２５０２−１、２５０２−
２、２５０２−３、および２５０２−４によって概略的
に示される４つの側からの入力を受取る制御発生器２５
０１および組合わせ機能からなる。組合わせ機能および
制御発生器２５０１は４つの独立して構成可能な出力ポ
ート２５０３−１、２５０３−２、２５０３−３、およ
び２５０３−４と交信する。出力ポートは信号を受取り
、かつそれぞれのバス２５０４−１、２５０４−２、２
５０４−３、および２５０４−４を横切って組合わせ機
能および制御発生器２５０１へ、かつそこからのフィー
ドバック信号を供給する。各々の出力ポートはそれぞれ
の出力バス２５０５−１、２５０５−２、２５０５−３
、および２５０５−４によって概略的に示される複数個
の出力信号を供給する。

【０１０５】図３４のブロック図はハイレベルでの構成
可能論理ブロック２５００の対称を示す。入力信号はブ
ロックのすべての４つの側から受取られ得て、同様に、
出力信号はブロックの４つの側のいずれにも供給され得
る。さらに、以下に示されるように、入力バス２５０２
からの入力信号はバス２５０５−１、２５０５−２、２
５０５−３、または２５０５−４を横切って出力信号を
発生するために使用され得る。類似の融通性が、構成可
能論理ブロック内の他の入力バスのすべてから提供され
る。

【０１０６】構成可能論理ブロックへの入力および出力
は図３５に提示される。また、入力および出力のための
表記法が与えられる。バスの頂部側に沿う入力信号はＡ
１ないしＤ１、ＥＭ１、ＥＮ１、ＦＭ１、ＦＮ１、Ｇ１
、Ｈ１、およびＫ１が付されることが理解され得る。出力はＸ１およびＹ１が付される。類似して、接尾辞２
がチップの右側に与えられ、接尾辞３がチップの底部に
与えられ、かつ、接尾辞４がチップの左側に与えられる
。チップの左側上に、大域リセットおよび大域クロック
信号のための付加的な入力ＧＲおよびＧＫが与えられる
。

【０１０７】図３５の凡例において示されるように、入
力Ａ１ないしＡ４およびＢ１ないしＢ４は長い線入力で
ある。入力Ｃ１ないしＣ４およびＤ１ないしＤ４は論理
信号のための双方向性一般的相互接続セグメントに結合
された入力である。

【０１０８】入力ＥＭ１ないしＥＭ４、ＦＭ１ないしＦ
Ｍ４、ＥＮ１ないしＥＮ４、およびＦＮ１ないしＦＮ４
は直接接続入力である。入力Ｇ１ないしＧ４およびＨ１
ないしＨ４は制御信号のための双方向性一般的相互接続
セグメントへの入力である。

【０１０９】入力Ｋ１ないしＫ４はクロックおよびクロ
ック可能化機能のために使用されるバス線１５からの長
い線入力である。

【０１１０】出力は端子Ｘ１ないしＸ４およびＹ１ない
しＹ４で供給される。直接接続構造はＸ１ないしＸ４に
接続される。一般的相互接続構造は出力Ｙ１ないしＹ４
に結合される。

【０１１１】好ましいシステムにおいて、単純または複
合と呼ばれる２つの型の入力／出力ブロックがある。

【０１１２】各々の入力／出力ブロック（ＩＯＢ）は構
成メモリ内のメモリセルに結合され、その状態はＩＯＢ
の構成を制御する。一般に、ＩＯＢはデータが（ｉ）入
力／出力パッドからプログラム可能一般的接続および特
定ＣＬＢへ、（ｉｉ）プログラム可能一般的接続および
特定ＣＬＢからパッドへという２つの方向に通過するこ
とを可能にする。

【０１１３】ＩＯＢの構成はＩＯＢを介して通過する途
中の信号受信を条件づける型を設定する。パッドは物理
的パッケージピンにつながれるかもしれないしまたつな
がれないかもしれない。

【０１１４】図３６および図３７は複合および単純ＩＯ
Ｂの入力および出力をそれぞれに示す。以下のセクショ
ンにおいて説明される相互接続構造を再検討するとき、
これらの図が参照され得る。

【０１１５】図３６において、信号ＤＩは直接接続入力
信号に対応する。信号Ｉは構成可能相互接続への入力接
続に対応する。信号Ｏは構成可能相互接続または直接接
続からの複数個の出力信号に対応する。他のものが付さ
れた信号は制御信号である。

【０１１６】同様に、図３７において、信号ＤＩは直接
接続入力信号である。信号Ｉは構成可能相互接続への入
力接続である。信号Ｏは構成可能相互接続または直接接
続からの出力信号に対応する。ＩＥＮおよびＯＥＮ信号
は入力制御信号である。

【０１１７】

【ＩＩＩ．ＣＬＢおよびＩＯＢへの相互接続構造の接続
】構成可能相互接続構造はＣＬＢおよびＩＯＢをともに
接続する手段を提供する。それは２つの主要な範疇に分
けられ、直接接続およびプログラム可能一般的接続と呼
ばれる。プログラム可能一般的接続は長い線、双方向性
一般的相互接続およびコミットされない長い線を含む。

【０１１８】ユーザの応用のためにブロックの間で必要
とされるプログラムされた接続はネットと呼ばれる。ネ
ットは単一または複数のソース、および単一または複数
の宛先を有し得る。ネットを作るために使用される相互
接続資源の型はソフトウェア経路付けアルゴリズムおよ
びネットに対して許容される伝播遅延に対する可用性か
ら決められる。許容される伝播遅延はユーザの応用によ
って規定される。

【０１１９】直接接続構造はまず第１に、図３８ないし
図４３において示される。図３８および図３９は組合わ
せて、８つの近隣のＣＬＢの出力Ｘ１ないしＸ４から供
給される入力ＥＭ１ないしＥＭ４、ＥＮ１ないしＥＮ４
、ＦＭ１ないしＦＭ４、およびＦＮ１ないしＦＮ４とし
て供給されるすべての直接接続を示す。図３８におい、
次の隣接するＣＬＢの入力ＦＭ１ないしＦＭ４およびＦ
Ｎ１ないしＦＮ４への接続が示される。こうして、行ｉ
−２列ｊのＣＬＢからの接続Ｘ４は列ｊ内の行ｉのＣＬ
Ｂの入力ＦＮ１に結合される。列ｊ内の行ｉ−２のＣＬ
Ｂの出力Ｘ２は入力ＦＭ３に結合される。行ｉおよび列
ｊ＋２のＣＬＢの出力Ｘ１は入力ＦＮ２に結合される。行ｉ列ｊ＋２のＣＬＢの出力Ｘ３は入力ＦＭ４に結合さ
れる。列Ｊ内の行ｉ＋２のＣＬＢの出力Ｘ４は中央ＣＬ
Ｂの入力ＦＭ１に結合される。行ｉ＋２および列ｊの出
力Ｘ２は中央ＣＬＢの入力ＦＮ３に結合される。行ｉお
よび列ｊ−２のＣＬＢの出力Ｘ３は入力ＦＮ４に結合さ
れる。列ｊ−２内の行ｉのＣＬＢの出力Ｘ１は入力ＦＭ
２に結合される。

【０１２０】図３９に示されるように、行ｉ−１および
列ｊ内のＣＬＢの出力Ｘ４は行ｉおよび列ｊ内の中央Ｃ
ＬＢの入力ＥＮ１に結合される。行ｉ−１および列ｊ内
のＣＬＢの出力Ｘ２は中央ＣＬＢ内の入力ＥＭ３に結合
される。行ｉおよび列Ｊ＋１内のＣＬＢの出力Ｘ１は中
央ＣＬＢの入力ＥＮ２に結合される。行ｉ列ｊ＋１内の
ＣＬＢの出力Ｘ３は入力ＥＭ４に結合される。

【０１２１】行ｉ＋１および列ｊ内のＣＬＢの出力Ｘ２
は入力ＥＮ３に結合される。列ｊ内の行ｉ＋１における
ＣＬＢの出力Ｘ４は入力ＥＭ１に結合される。行ｉおよ
び列ｊ−１内のＣＬＢの出力Ｘ３は入力ＥＮ４に結合さ
れる。行ｉ列ｊ−１内のＣＬＢ内の出力Ｘ１は入力ＥＭ
２に結合される。

【０１２２】図３８および図３９に示される構造が、ア
レイの中央においてＣＬＢが８つの近隣のＣＬＢに直接
に結合されることを示すということに注目されたい。さ
らに、その相互接続はＣＬＢの間の直接接続構造を介す
るいかなる方向のデータの流れの方向をも許容する。

【０１２３】８つの近隣のＣＬＢを有する代替のシステ
ムにおいて、行ｉ−１、列ｊ＋１；行ｉ＋１、列ｊ＋１
；行ｉ−１、列ｊ−１；および行ｉ＋１、列ｊ−１での
ＣＬＢは図３８および図３９に示される４つの外側のＣ
ＬＢの正しい場所に接続され得る。これは８つの近隣の
ものに装置を介する対角の相互接続経路を与える。しか
しながら、直接接続構造を伴う行または列を横切る能力
は、装置を横切って信号を転送することにおいて高めら
れた速度をもたらすことが見出される。

【０１２４】図４０は行ｉ列ｊ内の中央ＣＬＢ上の出力
Ｘ１ないしＸ４の８つの近隣のＣＬＢへの接続を示す。

【０１２５】中央におけるＣＬＢの出力Ｘ４は行ｉ−２
、列ｊ内のＣＬＢの入力ＦＭ１に、行ｉ−１、列ｊ内の
ＣＬＢの入力ＥＭ１に、行ｉ＋１、列ｊ内のＣＬＢの入
力ＥＮ１に、かつ行ｉ＋２、列ｊのＣＬＢ内の入力ＦＮ
１に接続される。

【０１２６】出力Ｘ１は、行ｉ、列ｊ−２内のＣＬＢの
入力ＦＮ２に、行ｉ、列ｊ−１内のＣＬＢ内の入力ＥＮ
２に、行ｉ、列ｊ＋１内のＣＬＢ内の入力ＥＭ２に、か
つ行ｉ、列Ｊ＋２内のＣＬＢ内の入力ＦＭ２に結合され
る。出力Ｘ２は行ｉ−２およびｉ−１、列ｊ内のＣＬＢ
内の入力ＦＮ３およびＥＮ３のそれぞれに、かつ列ｊの
行ｉ＋１およびｉ＋２のＣＬＢ内の入力ＥＭ３およびＦ
Ｍ３のそれぞれに結合される。最後に、出力Ｘ３は行ｉ
列ｊ−２およびｊ−１内のＣＬＢの入力ＦＭ４およびＥ
Ｍ４のそれぞれに、かつ行ｉ列ｊ＋１およびｊ＋２のＣ
ＬＢ内の入力ＥＮ４およびＦＮ４のそれぞれに結合され
る。

【０１２７】ＩＯＢへの直接接続を含む周辺ＣＬＢ上の
直接接続は図４１ないし図４３において示される。示さ
れる周辺ＣＬＢの列が列１および２であるように図の左
側に沿うＩＯＢを有して図が示される。しかしながら、
その接続は、列１および２よりも行１および２、列１お
よび２よりも列７および８、ならびに列１および２より
も行７および８上に周辺ＣＬＢがある構造に対しても同
様に適合する。接続は適当なところでちょうど回転され
る。

【０１２８】さらに角におけるＣＬＢの接続は示されな
い。これらのＣＬＢはそれらの角で集中するネットに起
因して様々な構成内に接続しつくされ得る。角のＣＬＢ
およびすべての他の周辺ＣＬＢのアレイ上のＩＯＢへの
特定的な直接接続が表１に示される。

【０１２９】　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　表　　１　　パッド番号　　　　　
　　　ＣＬＢ　　　　　　　　ＩＯＢ直接から　　　　
　　　　ＣＬＢから　　から　　　　　　　　　　　　
　　位置へ　　　　　　　　　　　　（ＤＩ）　　　　
　　　　　　ＩＯＢへ　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　ＣＬＢへ
　　　　　　　　　　　　　　（０）────────
─────────────────────────
───　　　　　　２　　　　　　　　　　Ｒ１Ｃ１　
　　　　　　　　　　　ＥＭ３　　　　　　　　　　　
　　　　　Ｘ４　　　　　　　　　　　　　　　　　　
Ｒ２Ｃ１　　　　　　　　　　　　ＦＭ３　　　　　　
　　　　　　　　　　Ｘ４　　　　　　３　　　　　　
　　　　Ｒ１Ｃ１　　　　　　　　ＦＮ１　　ＦＭ３　
　　　　　　　　　　　Ｘ１　　　　　　　　　　　　
　　　　　　Ｒ２Ｃ１　　　　　　　　　　　　　　−
　　　　　　　　　　　　　　　　　　Ｘ１　　　　　
　４　　　　　　　　　　Ｒ１Ｃ１　　　　　　　　　
　　　ＥＮ１　　　　　　　　　　　　　　　　Ｘ２　
　　　　　　　　　　　　　　　　　Ｒ２Ｃ１　　　　
　　　　　　　　ＦＮ１　　　　　　　　　　　　　　
　　Ｘ２─────────────────────
───────────────　　　　　　５　　　
　　　　　　　Ｒ１Ｃ２　　　　　　　　　　　　ＥＭ
３　　　　　　　　　　　　　　　　Ｘ４　　　　　　
　　　　　　　　　　　　Ｒ２Ｃ２　　　　　　　　　
　　　ＦＭ３　　　　　　　　　　　　　　　　Ｘ４　
　　　　　６　　　　　　　　　　Ｒ１Ｃ２　　　　　
　　　ＦＮ１　　ＦＭ３　　　　　　　　　　　　Ｘ１
　　　　　　　　　　　　　　　　　　Ｒ２Ｃ２　　　
　　　　　　　　　　　−　　　　　　　　　　　　　
　　　　　Ｘ１　　　　　　７　　　　　　　　　　Ｒ
１Ｃ２　　　　　　　　　　　　ＥＮ１　　　　　　　
　　　　　　　　　Ｘ２　　　　　　　　　　　　　　
　　　　Ｒ２Ｃ２　　　　　　　　　　　　ＦＮ１　　
　　　　　　　　　　　　　　Ｘ２─────────
─────────────────────────
──　　　　　　８　　　　　　　　　　Ｒ１Ｃ３　　
　　　　　　　　　　ＥＭ３　　　　　　　　　　　　
　　　　Ｘ４　　　　　　　　　　　　　　　　　　Ｒ
２Ｃ３　　　　　　　　　　　　ＦＭ３　　　　　　　
　　　　　　　　　Ｘ４　　　　　　９　　　　　　　
　　　Ｒ１Ｃ３　　　　　　　　ＦＮ１　　ＦＭ３　　
　　　　　　　　　　Ｘ１　　　　　　　　　　　　　
　　　　　Ｒ２Ｃ３　　　　　　　　　　　　　　−　
　　　　　　　　　　　　　　　　　Ｘ１　　　　１０
　　　　　　　　　　Ｒ１Ｃ３　　　　　　　　　　　
　ＥＮ１　　　　　　　　　　　　　　　　Ｘ２　　　
　　　　　　　　　　　　　　　Ｒ２Ｃ３　　　　　　
　　　　　　ＦＮ１　　　　　　　　　　　　　　　　
Ｘ２───────────────────────
─────────────　　　　１１　　　　　　
　　　　Ｒ１Ｃ４　　　　　　　　　　　　ＥＭ３　　
　　　　　　　　　　　　　　Ｘ４　　　　　　　　　
　　　　　　　　　Ｒ２Ｃ４　　　　　　　　　　　　
ＦＭ３　　　　　　　　　　　　　　　　Ｘ４　　　　
１２　　　　　　　　　　Ｒ１Ｃ４　　　　　　　　Ｆ
Ｎ１　　ＦＭ３　　　　　　　　　　　　Ｘ１　　　　
　　　　　　　　　　　　　　Ｒ２Ｃ４　　　　　　　
　　　　　　　−　　　　　　　　　　　　　　　　　
　Ｘ１　　　　１３　　　　　　　　　　Ｒ１Ｃ４　　
　　　　　　　　　　ＥＮ１　　　　　　　　　　　　
　　　　Ｘ２　　　　　　　　　　　　　　　　　　Ｒ
２Ｃ４　　　　　　　　　　　　ＦＮ１　　　　　　　
　　　　　　　　　Ｘ２──────────────
──────────────────────　　　
　１６　　　　　　　　　　Ｒ１Ｃ５　　　　　　　　
　　　　ＥＭ３　　　　　　　　　　　　　　　　Ｘ４
　　　　　　　　　　　　　　　　　　Ｒ２Ｃ５　　　
　　　　　　　　　ＦＭ３　　　　　　　　　　　　　
　　　Ｘ４　　　　１７　　　　　　　　　　Ｒ１Ｃ５
　　　　　　　　ＦＮ１　　ＦＭ３　　　　　　　　　
　　　Ｘ１　　　　　　　　　　　　　　　　　　Ｒ２
Ｃ５　　　　　　　　　　　　　　−　　　　　　　　
　　　　　　　　　　Ｘ１　　　　１８　　　　　　　
　　　Ｒ１Ｃ５　　　　　　　　　　　　ＥＮ１　　　
　　　　　　　　　　　　　Ｘ２　　　　　　　　　　
　　　　　　　　Ｒ２Ｃ５　　　　　　　　　　　　Ｆ
Ｎ１　　　　　　　　　　　　　　　　Ｘ２─────
─────────────────────────
──────　　　　１９　　　　　　　　　　Ｒ１Ｃ
６　　　　　　　　　　　　ＥＭ３　　　　　　　　　
　　　　　　　Ｘ４　　　　　　　　　　　　　　　　
　　Ｒ２Ｃ６　　　　　　　　　　　　ＦＭ３　　　　
　　　　　　　　　　　　Ｘ４　　　　２０　　　　　
　　　　　Ｒ１Ｃ６　　　　　　　　ＦＮ１　　ＦＭ３
　　　　　　　　　　　　Ｘ１　　　　　　　　　　　
　　　　　　　Ｒ２Ｃ６　　　　　　　　　　　　　　
−　　　　　　　　　　　　　　　　　　Ｘ１　　　　
２１　　　　　　　　　　Ｒ１Ｃ６　　　　　　　　　
　　　ＥＮ１　　　　　　　　　　　　　　　　Ｘ２　
　　　　　　　　　　　　　　　　　Ｒ２Ｃ６　　　　
　　　　　　　　ＦＮ１　　　　　　　　　　　　　　
　　Ｘ２─────────────────────
───────────────　　　　２２　　　　
　　　　　　Ｒ１Ｃ７　　　　　　　　　　　　ＥＭ３
　　　　　　　　　　　　　　　　Ｘ４　　　　　　　
　　　　　　　　　　　Ｒ２Ｃ７　　　　　　　　　　
　　ＦＭ３　　　　　　　　　　　　　　　　Ｘ４　　
　　２３　　　　　　　　　　Ｒ１Ｃ７　　　　　　　
　ＦＮ１　　ＦＭ３　　　　　　　　　　　　Ｘ１　　
　　　　　　　　　　　　　　　　Ｒ２Ｃ７　　　　　
　　　　　　　　　−　　　　　　　　　　　　　　　
　　　Ｘ１　　　　２４　　　　　　　　　　Ｒ１Ｃ７
　　　　　　　　　　　　ＥＮ１　　　　　　　　　　
　　　　　　Ｘ２　　　　　　　　　　　　　　　　　
　Ｒ２Ｃ７　　　　　　　　　　　　ＦＮ１　　　　　
　　　　　　　　　　　Ｘ２────────────
────────────────────────　
　　　２５　　　　　　　　　　Ｒ１Ｃ８　　　　　　
　　　　　　ＥＭ３　　　　　　　　　　　　　　　　
Ｘ４　　　　　　　　　　　　　　　　　　Ｒ２Ｃ８　
　　　　　　　　　　　ＦＭ３　　　　　　　　　　　
　　　　　Ｘ４　　　　２６　　　　　　　　　　Ｒ１
Ｃ８　　　　　　　　ＦＮ１　　ＦＭ３　　　　　　　
　　　　　Ｘ１　　　　　　　　　　　　　　　　　　
Ｒ２Ｃ８　　　　　　　　　　　　　　−　　　　　　
　　　　　　　　　　　　Ｘ１　　　　２７　　　　　
　　　　　Ｒ１Ｃ８　　　　　　　　　　　　ＥＮ１　
　　　　　　　　　　　　　　　Ｘ２　　　　　　　　
　　　　　　　　　　Ｒ２Ｃ８　　　　　　　　　　　
　ＦＮ１　　　　　　　　　　　　　　　　Ｘ２───
─────────────────────────
────────　　　　２９　　　　　　　　　　Ｒ
１Ｃ８　　　　　　　　　　　　ＥＭ４　　　　　　　
　　　　　　　　　Ｘ１　　　　　　　　　　　　　　
　　　　Ｒ１Ｃ７　　　　　　　　　　　　ＦＭ４　　
　　　　　　　　　　　　　　Ｘ１　　　　３０　　　
　　　　　　　Ｒ１Ｃ８　　　　　　　　ＦＮ２　　Ｆ
Ｍ４　　　　　　　　　　　　Ｘ２　　　　　　　　　
　　　　　　　　　Ｒ１Ｃ７　　　　　　　　　　　　
　　−　　　　　　　　　　　　　　　　　　Ｘ２　　
　　３１　　　　　　　　　　Ｒ１Ｃ８　　　　　　　
　　　　　ＥＮ２　　　　　　　　　　　　　　　　Ｘ
３　　　　　　　　　　　　　　　　　　Ｒ１Ｃ７　　
　　　　　　　　　　ＦＮ２　　　　　　　　　　　　
　　　　Ｘ３───────────────────
─────────────────　　　　３２　　
　　　　　　　　Ｒ２Ｃ８　　　　　　　　　　　　Ｅ
Ｍ４　　　　　　　　　　　　　　　　Ｘ１　　　　　
　　　　　　　　　　　　　Ｒ２Ｃ７　　　　　　　　
　　　　ＦＭ４　　　　　　　　　　　　　　　　Ｘ１
　　　　３３　　　　　　　　　　Ｒ２Ｃ８　　　　　
　　　ＦＮ２　　ＦＭ４　　　　　　　　　　　　Ｘ２
　　　　　　　　　　　　　　　　　　Ｒ２Ｃ７　　　
　　　　　　　　　　　−　　　　　　　　　　　　　
　　　　　Ｘ２　　　　３４　　　　　　　　　　Ｒ２
Ｃ８　　　　　　　　　　　　ＥＮ２　　　　　　　　
　　　　　　　　Ｘ３　　　　　　　　　　　　　　　
　　　Ｒ２Ｃ７　　　　　　　　　　　　ＦＮ２　　　
　　　　　　　　　　　　　Ｘ３──────────
─────────────────────────
─　　　　３５　　　　　　　　　　Ｒ３Ｃ８　　　　
　　　　　　　　ＥＭ４　　　　　　　　　　　　　　
　　Ｘ１　　　　　　　　　　　　　　　　　　Ｒ３Ｃ
７　　　　　　　　　　　　ＦＭ４　　　　　　　　　
　　　　　　　Ｘ１　　　　３６　　　　　　　　　　
Ｒ３Ｃ８　　　　　　　　ＦＮ２　　ＦＭ４　　　　　
　　　　　　　Ｘ２　　　　　　　　　　　　　　　　
　　Ｒ３Ｃ７　　　　　　　　　　　　　　−　　　　
　　　　　　　　　　　　　　Ｘ２　　　　３７　　　
　　　　　　　Ｒ３Ｃ８　　　　　　　　　　　　ＥＮ
２　　　　　　　　　　　　　　　　Ｘ３　　　　　　
　　　　　　　　　　　　Ｒ３Ｃ７　　　　　　　　　
　　　ＦＮ２　　　　　　　　　　　　　　　　Ｘ３─
─────────────────────────
──────────　　　　３８　　　　　　　　　
　Ｒ４Ｃ８　　　　　　　　　　　　ＥＭ４　　　　　
　　　　　　　　　　　Ｘ１　　　　　　　　　　　　
　　　　　　Ｒ４Ｃ７　　　　　　　　　　　　ＦＭ４
　　　　　　　　　　　　　　　　Ｘ１　　　　３９　
　　　　　　　　　Ｒ４Ｃ８　　　　　　　　ＦＮ２　
　ＦＭ４　　　　　　　　　　　　Ｘ２　　　　　　　
　　　　　　　　　　　Ｒ４Ｃ７　　　　　　　　　　
　　　　−　　　　　　　　　　　　　　　　　　Ｘ２
　　　　４０　　　　　　　　　　Ｒ４Ｃ８　　　　　
　　　　　　　ＥＮ２　　　　　　　　　　　　　　　
　Ｘ３　　　　　　　　　　　　　　　　　　Ｒ４Ｃ７
　　　　　　　　　　　　ＦＮ２　　　　　　　　　　
　　　　　　Ｘ３─────────────────
───────────────────　　　　４３
　　　　　　　　　　Ｒ５Ｃ８　　　　　　　　　　　
　ＥＭ４　　　　　　　　　　　　　　　　Ｘ１　　　
　　　　　　　　　　　　　　　Ｒ５Ｃ７　　　　　　
　　　　　　ＦＭ４　　　　　　　　　　　　　　　　
Ｘ１　　　　４４　　　　　　　　　　Ｒ５Ｃ８　　　
　　　　　ＦＮ２　　ＦＭ４　　　　　　　　　　　　
Ｘ２　　　　　　　　　　　　　　　　　　Ｒ５Ｃ７　
　　　　　　　　　　　　　−　　　　　　　　　　　
　　　　　　　Ｘ２　　　　４５　　　　　　　　　　
Ｒ５Ｃ８　　　　　　　　　　　　ＥＮ２　　　　　　
　　　　　　　　　　Ｘ３　　　　　　　　　　　　　
　　　　　Ｒ５Ｃ７　　　　　　　　　　　　ＦＮ２　
　　　　　　　　　　　　　　　Ｘ３────────
─────────────────────────
───　　　　４６　　　　　　　　　　Ｒ６Ｃ８　　
　　　　　　　　　　ＥＭ４　　　　　　　　　　　　
　　　　Ｘ１　　　　　　　　　　　　　　　　　　Ｒ
６Ｃ７　　　　　　　　　　　　ＦＭ４　　　　　　　
　　　　　　　　　Ｘ１　　　　４７　　　　　　　　
　　Ｒ６Ｃ８　　　　　　　　ＦＮ２　　ＦＭ４　　　
　　　　　　　　　Ｘ２　　　　　　　　　　　　　　
　　　　Ｒ６Ｃ７　　　　　　　　　　　　　　−　　
　　　　　　　　　　　　　　　　Ｘ２　　　　４８　
　　　　　　　　　Ｒ６Ｃ８　　　　　　　　　　　　
ＥＮ２　　　　　　　　　　　　　　　　Ｘ３　　　　
　　　　　　　　　　　　　　Ｒ６Ｃ７　　　　　　　
　　　　　ＦＮ２　　　　　　　　　　　　　　　　Ｘ
３────────────────────────
────────────　　　　４９　　　　　　　
　　　Ｒ７Ｃ８　　　　　　　　　　　　ＥＭ４　　　
　　　　　　　　　　　　　Ｘ１　　　　　　　　　　
　　　　　　　　Ｒ７Ｃ７　　　　　　　　　　　　Ｆ
Ｍ４　　　　　　　　　　　　　　　　Ｘ１　　　　５
０　　　　　　　　　　Ｒ７Ｃ８　　　　　　　　ＦＮ
２　　ＦＭ４　　　　　　　　　　　　Ｘ２　　　　　
　　　　　　　　　　　　　Ｒ７Ｃ７　　　　　　　　
　　　　　　−　　　　　　　　　　　　　　　　　　
Ｘ２　　　　５１　　　　　　　　　　Ｒ７Ｃ８　　　
　　　　　　　　　ＥＮ２　　　　　　　　　　　　　
　　　Ｘ３　　　　　　　　　　　　　　　　　　Ｒ７
Ｃ７　　　　　　　　　　　　ＦＮ２　　　　　　　　
　　　　　　　　Ｘ３───────────────
─────────────────────　　　　
５２　　　　　　　　　　Ｒ８Ｃ８　　　　　　　　　
　　　ＥＭ４　　　　　　　　　　　　　　　　Ｘ１　
　　　　　　　　　　　　　　　　　Ｒ８Ｃ７　　　　
　　　　　　　　ＦＭ４　　　　　　　　　　　　　　
　　Ｘ１　　　　５３　　　　　　　　　　Ｒ８Ｃ８　
　　　　　　　ＦＮ２　　ＦＭ４　　　　　　　　　　
　　Ｘ２　　　　　　　　　　　　　　　　　　Ｒ８Ｃ
７　　　　　　　　　　　　　　−　　　　　　　　　
　　　　　　　　　Ｘ２　　　　５４　　　　　　　　
　　Ｒ８Ｃ８　　　　　　　　　　　　ＥＮ２　　　　
　　　　　　　　　　　　Ｘ３　　　　　　　　　　　
　　　　　　　Ｒ８Ｃ７　　　　　　　　　　　　ＦＮ
２　　　　　　　　　　　　　　　　Ｘ３──────
─────────────────────────
─────　　　　５７　　　　　　　　　　Ｒ８Ｃ８
　　　　　　　　　　　　ＥＭ１　　　　　　　　　　
　　　　　　Ｘ２　　　　　　　　　　　　　　　　　
　Ｒ７Ｃ８　　　　　　　　　　　　ＦＭ１　　　　　
　　　　　　　　　　　Ｘ２　　　　５８　　　　　　
　　　　Ｒ８Ｃ８　　　　　　　　ＦＭ１　　ＦＮ３　
　　　　　　　　　　　Ｘ３　　　　　　　　　　　　
　　　　　　Ｒ７Ｃ８　　　　　　　　　　　　　　−
　　　　　　　　　　　　　　　　　　Ｘ３　　　　５
９　　　　　　　　　　Ｒ８Ｃ８　　　　　　　　　　
　　ＥＮ３　　　　　　　　　　　　　　　　Ｘ４　　
　　　　　　　　　　　　　　　　Ｒ７Ｃ８　　　　　
　　　　　　　ＦＮ３　　　　　　　　　　　　　　　
　Ｘ４──────────────────────
──────────────　　　　６０　　　　　
　　　　　Ｒ８Ｃ７　　　　　　　　　　　　ＥＭ１　
　　　　　　　　　　　　　　　Ｘ２　　　　　　　　
　　　　　　　　　　Ｒ７Ｃ７　　　　　　　　　　　
　ＦＭ１　　　　　　　　　　　　　　　　Ｘ２　　　
　６１　　　　　　　　　　Ｒ８Ｃ７　　　　　　　　
ＦＭ１　　ＦＮ３　　　　　　　　　　　　Ｘ３　　　
　　　　　　　　　　　　　　　Ｒ７Ｃ７　　　　　　
　　　　　　　　−　　　　　　　　　　　　　　　　
　　Ｘ３　　　　６２　　　　　　　　　　Ｒ８Ｃ７　
　　　　　　　　　　　ＥＮ３　　　　　　　　　　　
　　　　　Ｘ４　　　　　　　　　　　　　　　　　　
Ｒ７Ｃ７　　　　　　　　　　　　ＦＮ３　　　　　　
　　　　　　　　　　Ｘ４─────────────
───────────────────────　　
　　６３　　　　　　　　　　Ｒ８Ｃ６　　　　　　　
　　　　　ＥＭ１　　　　　　　　　　　　　　　　Ｘ
２　　　　　　　　　　　　　　　　　　Ｒ７Ｃ６　　
　　　　　　　　　　ＦＭ１　　　　　　　　　　　　
　　　　Ｘ２　　　　６４　　　　　　　　　　Ｒ８Ｃ
６　　　　　　　　ＦＭ１　　ＦＮ３　　　　　　　　
　　　　Ｘ３　　　　　　　　　　　　　　　　　　Ｒ
７Ｃ６　　　　　　　　　　　　　　−　　　　　　　
　　　　　　　　　　　Ｘ３　　　　６５　　　　　　
　　　　Ｒ８Ｃ６　　　　　　　　　　　　ＥＮ３　　
　　　　　　　　　　　　　　Ｘ４　　　　　　　　　
　　　　　　　　　Ｒ７Ｃ６　　　　　　　　　　　　
ＦＮ３　　　　　　　　　　　　　　　　Ｘ４────
─────────────────────────
───────　　　　６６　　　　　　　　　　Ｒ８
Ｃ５　　　　　　　　　　　　ＥＭ１　　　　　　　　
　　　　　　　　Ｘ２　　　　　　　　　　　　　　　
　　　Ｒ７Ｃ５　　　　　　　　　　　　ＦＭ１　　　
　　　　　　　　　　　　　Ｘ２　　　　６７　　　　
　　　　　　Ｒ８Ｃ５　　　　　　　　ＦＭ１　　ＦＮ
３　　　　　　　　　　　　Ｘ３　　　　　　　　　　
　　　　　　　　Ｒ７Ｃ５　　　　　　　　　　　　　
　−　　　　　　　　　　　　　　　　　　Ｘ３　　　
　６８　　　　　　　　　　Ｒ８Ｃ５　　　　　　　　
　　　　ＥＮ３　　　　　　　　　　　　　　　　Ｘ４
　　　　　　　　　　　　　　　　　　Ｒ７Ｃ５　　　
　　　　　　　　　ＦＮ３　　　　　　　　　　　　　
　　　Ｘ４────────────────────
────────────────　　　　７１　　　
　　　　　　　Ｒ８Ｃ４　　　　　　　　　　　　ＥＭ
１　　　　　　　　　　　　　　　　Ｘ２　　　　　　
　　　　　　　　　　　　Ｒ７Ｃ４　　　　　　　　　
　　　ＦＭ１　　　　　　　　　　　　　　　　Ｘ２　
　　　７２　　　　　　　　　　Ｒ８Ｃ４　　　　　　
　　ＦＭ１　　ＦＮ３　　　　　　　　　　　　Ｘ３　
　　　　　　　　　　　　　　　　　Ｒ７Ｃ４　　　　
　　　　　　　　　　−　　　　　　　　　　　　　　
　　　　Ｘ３　　　　７３　　　　　　　　　　Ｒ８Ｃ
４　　　　　　　　　　　　ＥＮ３　　　　　　　　　
　　　　　　　Ｘ４　　　　　　　　　　　　　　　　
　　Ｒ７Ｃ４　　　　　　　　　　　　ＦＮ３　　　　
　　　　　　　　　　　　Ｘ４───────────
─────────────────────────
　　　　７４　　　　　　　　　　Ｒ８Ｃ３　　　　　
　　　　　　　ＥＭ１　　　　　　　　　　　　　　　
　Ｘ２　　　　　　　　　　　　　　　　　　Ｒ７Ｃ３
　　　　　　　　　　　　ＦＭ１　　　　　　　　　　
　　　　　　Ｘ２　　　　７５　　　　　　　　　　Ｒ
８Ｃ３　　　　　　　　ＦＭ１　　ＦＮ３　　　　　　
　　　　　　Ｘ３　　　　　　　　　　　　　　　　　
　Ｒ７Ｃ３　　　　　　　　　　　　　　−　　　　　
　　　　　　　　　　　　　Ｘ３　　　　７６　　　　
　　　　　　Ｒ８Ｃ３　　　　　　　　　　　　ＥＮ３
　　　　　　　　　　　　　　　　Ｘ４　　　　　　　
　　　　　　　　　　　Ｒ７Ｃ３　　　　　　　　　　
　　ＦＮ３　　　　　　　　　　　　　　　　Ｘ４──
─────────────────────────
─────────　　　　７７　　　　　　　　　　
Ｒ８Ｃ２　　　　　　　　　　　　ＥＭ１　　　　　　
　　　　　　　　　　Ｘ２　　　　　　　　　　　　　
　　　　　Ｒ７Ｃ２　　　　　　　　　　　　ＦＭ１　
　　　　　　　　　　　　　　　Ｘ２　　　　７８　　
　　　　　　　　Ｒ８Ｃ２　　　　　　　　ＦＭ１　　
ＦＮ３　　　　　　　　　　　　Ｘ３　　　　　　　　
　　　　　　　　　　Ｒ７Ｃ２　　　　　　　　　　　
　　　−　　　　　　　　　　　　　　　　　　Ｘ３　
　　　７９　　　　　　　　　　Ｒ８Ｃ２　　　　　　
　　　　　　ＥＮ３　　　　　　　　　　　　　　　　
Ｘ４　　　　　　　　　　　　　　　　　　Ｒ７Ｃ２　
　　　　　　　　　　　ＦＮ３　　　　　　　　　　　
　　　　　Ｘ４──────────────────
──────────────────　　　　８０　
　　　　　　　　　Ｒ８Ｃ１　　　　　　　　　　　　
ＥＭ１　　　　　　　　　　　　　　　　Ｘ２　　　　
　　　　　　　　　　　　　　Ｒ７Ｃ１　　　　　　　
　　　　　ＦＭ１　　　　　　　　　　　　　　　　Ｘ
２　　　　８１　　　　　　　　　　Ｒ８Ｃ１　　　　
　　　　ＦＭ１　　ＦＮ３　　　　　　　　　　　　Ｘ
３　　　　　　　　　　　　　　　　　　Ｒ７Ｃ１　　
　　　　　　　　　　　　−　　　　　　　　　　　　
　　　　　　Ｘ３　　　　８２　　　　　　　　　　Ｒ
８Ｃ１　　　　　　　　　　　　ＥＮ３　　　　　　　
　　　　　　　　　Ｘ４　　　　　　　　　　　　　　
　　　　Ｒ７Ｃ１　　　　　　　　　　　　ＦＮ３　　
　　　　　　　　　　　　　　Ｘ４─────────
─────────────────────────
──　　　　８５　　　　　　　　　　Ｒ８Ｃ１　　　
　　　　　　　　　ＥＭ２　　　　　　　　　　　　　
　　　Ｘ３　　　　　　　　　　　　　　　　　　Ｒ８
Ｃ２　　　　　　　　　　　　ＦＭ２　　　　　　　　
　　　　　　　　Ｘ３　　　　８６　　　　　　　　　
　Ｒ８Ｃ１　　　　　　　　ＦＭ２　　ＦＮ４　　　　
　　　　　　　　Ｘ４　　　　　　　　　　　　　　　
　　　Ｒ８Ｃ２　　　　　　　　　　　　　　−　　　
　　　　　　　　　　　　　　　Ｘ４　　　　８７　　
　　　　　　　　Ｒ８Ｃ１　　　　　　　　　　　　Ｅ
Ｎ４　　　　　　　　　　　　　　　　Ｘ１　　　　　
　　　　　　　　　　　　　Ｒ８Ｃ２　　　　　　　　
　　　　ＦＮ４　　　　　　　　　　　　　　　　Ｘ１
─────────────────────────
───────────　　　　８８　　　　　　　　
　　Ｒ７Ｃ１　　　　　　　　　　　　ＥＭ２　　　　
　　　　　　　　　　　　Ｘ３　　　　　　　　　　　
　　　　　　　Ｒ７Ｃ２　　　　　　　　　　　　ＦＭ
２　　　　　　　　　　　　　　　　Ｘ３　　　　８９
　　　　　　　　　　Ｒ７Ｃ１　　　　　　　　ＦＭ２
　　ＦＮ４　　　　　　　　　　　　Ｘ４　　　　　　
　　　　　　　　　　　　Ｒ７Ｃ２　　　　　　　　　
　　　　　−　　　　　　　　　　　　　　　　　　Ｘ
４　　　　９０　　　　　　　　　　Ｒ７Ｃ１　　　　
　　　　　　　　ＥＮ４　　　　　　　　　　　　　　
　　Ｘ１　　　　　　　　　　　　　　　　　　Ｒ７Ｃ
２　　　　　　　　　　　　ＦＮ４　　　　　　　　　
　　　　　　　Ｘ１────────────────
────────────────────　　　　９
１　　　　　　　　　　Ｒ６Ｃ１　　　　　　　　　　
　　ＥＭ２　　　　　　　　　　　　　　　　Ｘ３　　
　　　　　　　　　　　　　　　　Ｒ６Ｃ２　　　　　
　　　　　　　ＦＭ２　　　　　　　　　　　　　　　
　Ｘ３　　　　９２　　　　　　　　　　Ｒ６Ｃ１　　
　　　　　　ＦＭ２　　ＦＮ４　　　　　　　　　　　
　Ｘ４　　　　　　　　　　　　　　　　　　Ｒ６Ｃ２
　　　　　　　　　　　　　　−　　　　　　　　　　
　　　　　　　　Ｘ４　　　　９３　　　　　　　　　
　Ｒ６Ｃ１　　　　　　　　　　　　ＥＮ４　　　　　
　　　　　　　　　　　Ｘ１　　　　　　　　　　　　
　　　　　　Ｒ６Ｃ２　　　　　　　　　　　　ＦＮ４
　　　　　　　　　　　　　　　　Ｘ１───────
─────────────────────────
────　　　　９４　　　　　　　　　　Ｒ５Ｃ１　
　　　　　　　　　　　ＥＭ２　　　　　　　　　　　
　　　　　Ｘ３　　　　　　　　　　　　　　　　　　
Ｒ５Ｃ２　　　　　　　　　　　　ＦＭ２　　　　　　
　　　　　　　　　　Ｘ３　　　　９５　　　　　　　
　　　Ｒ５Ｃ１　　　　　　　　ＦＭ２　　ＦＮ４　　
　　　　　　　　　　Ｘ４　　　　　　　　　　　　　
　　　　　Ｒ５Ｃ２　　　　　　　　　　　　　　−　
　　　　　　　　　　　　　　　　　Ｘ４　　　　９６
　　　　　　　　　　Ｒ５Ｃ１　　　　　　　　　　　
　ＥＮ４　　　　　　　　　　　　　　　　Ｘ１　　　
　　　　　　　　　　　　　　　Ｒ５Ｃ２　　　　　　
　　　　　　ＦＮ４　　　　　　　　　　　　　　　　
Ｘ１───────────────────────
─────────────　　　　９９　　　　　　
　　　　Ｒ４Ｃ１　　　　　　　　　　　　ＥＭ２　　
　　　　　　　　　　　　　　Ｘ３　　　　　　　　　
　　　　　　　　　Ｒ４Ｃ２　　　　　　　　　　　　
ＦＭ２　　　　　　　　　　　　　　　　Ｘ３　　　　
１００　　　　　　　　Ｒ４Ｃ１　　　　　　　　ＦＭ
２　　ＦＮ４　　　　　　　　　　　　Ｘ４　　　　　
　　　　　　　　　　　　　Ｒ４Ｃ２　　　　　　　　
　　　　　　−　　　　　　　　　　　　　　　　　　
Ｘ４　　　　１０１　　　　　　　　Ｒ４Ｃ１　　　　
　　　　　　　　ＥＮ４　　　　　　　　　　　　　　
　　Ｘ１　　　　　　　　　　　　　　　　　　Ｒ４Ｃ
２　　　　　　　　　　　　ＦＮ４　　　　　　　　　
　　　　　　　Ｘ１────────────────
────────────────────　　　　１
０２　　　　　　　　Ｒ３Ｃ１　　　　　　　　　　　
　ＥＭ２　　　　　　　　　　　　　　　　Ｘ３　　　
　　　　　　　　　　　　　　　Ｒ３Ｃ２　　　　　　
　　　　　　ＦＭ２　　　　　　　　　　　　　　　　
Ｘ３　　　　１０３　　　　　　　　Ｒ３Ｃ１　　　　
　　　　ＦＭ２　　ＦＮ４　　　　　　　　　　　　Ｘ
４　　　　　　　　　　　　　　　　　　Ｒ３Ｃ２　　
　　　　　　　　　　　　−　　　　　　　　　　　　
　　　　　　Ｘ４　　　　１０４　　　　　　　　Ｒ３
Ｃ１　　　　　　　　　　　　ＥＮ４　　　　　　　　
　　　　　　　　Ｘ１　　　　　　　　　　　　　　　
　　　Ｒ３Ｃ２　　　　　　　　　　　　ＦＮ４　　　
　　　　　　　　　　　　　Ｘ１──────────
─────────────────────────
─　　　　１０５　　　　　　　　Ｒ２Ｃ１　　　　　
　　　　　　　ＥＭ２　　　　　　　　　　　　　　　
　Ｘ３　　　　　　　　　　　　　　　　　　Ｒ２Ｃ２
　　　　　　　　　　　　ＦＭ２　　　　　　　　　　
　　　　　　Ｘ３　　　　１０６　　　　　　　　Ｒ２
Ｃ１　　　　　　　　ＦＭ２　　ＦＮ４　　　　　　　
　　　　　Ｘ４　　　　　　　　　　　　　　　　　　
Ｒ２Ｃ２　　　　　　　　　　　　　　−　　　　　　
　　　　　　　　　　　　Ｘ４　　　　１０７　　　　
　　　　Ｒ２Ｃ１　　　　　　　　　　　　ＥＮ４　　
　　　　　　　　　　　　　　Ｘ１─────────
Ｒ２Ｃ２──────ＦＮ４────────Ｘ１──
──　　　　１０８　　　　　　　　Ｒ１Ｃ１　　　　
　　　　　　　　ＥＭ２　　　　　　　　　　　　　　
　　Ｘ３　　　　　　　　　　　　　　　　　　Ｒ１Ｃ
２　　　　　　　　　　　　ＦＭ２　　　　　　　　　
　　　　　　　Ｘ３　　　　１０９　　　　　　　　Ｒ
１Ｃ１　　　　　　　　ＦＭ２　　ＦＮ４　　　　　　
　　　　　　Ｘ４　　　　　　　　　　　　　　　　　
　Ｒ１Ｃ２　　　　　　　　　　　　　　−　　　　　
　　　　　　　　　　　　　Ｘ４　　　　１１０　　　
　　　　　Ｒ１Ｃ１　　　　　　　　　　　　ＥＮ４　
　　　　　　　　　　　　　　　Ｘ１────────
─Ｒ１Ｃ２──────ＦＮ４────────Ｘ１─
───図４１は列１行ｉにおけるＣＬＢの接続を示し、
ｉは３および６の間である。また、列２行ｉにおけるＣ
ＬＢの接続も示される。

【０１３０】こうして、列１行ｉにおけるＣＬＢの出力
Ｘ１はＲｉ１が付された隣接する複合ＩＯＢに直接に結
合される。

【０１３１】この発明の構成可能ゲートアレイにおける
ＩＯＢがアレイの行または列ごとに３つのブロックにグ
ループ分けされることに注目されたい。こうして、行ｉ
に対して図４１において示されるように、３つのＩＯＢ
　　Ｒｉ１、Ｒｉ２、およびＲｉ３がある。Ｒｉ１およ
びＲｉ３は複合ＩＯＢであり、一方Ｒｉ２は単純ＩＯＢ
である。各々は相関のピンへの出力信号としての供給の
ための複数個の信号を受取るマルチプレクサを有する。これらの入力は参照Ｏによって示される。

【０１３２】ＣＬＢ　　Ｃ１Ｒｉ内の出力Ｘ１はＩＯＢ
　　Ｒｉ１内の出力に、ＣＬＢ　　Ｃ２Ｒｉ内の入力Ｅ
Ｍ２にかつＣＬＢ　　Ｃ３Ｒｉ内の入力ＦＭ２に直接に
結合される。

【０１３３】ＣＬＢ　　Ｃ１Ｒｉの出力Ｘ２は列１行Ｒ
ｉ−２およびｉ−１内のＣＬＢの入力ＦＮ３およびＥＮ
３のそれぞれに直接に結合される。また、出力Ｘ２は列
１行Ｒｉ＋１およびＲｉ＋２内のＣＬＢ内の入力ＥＭ３
およびＦＭ３のそれぞれに直接に結合される。

【０１３４】ＣＬＢ　　Ｃ１Ｒｉの出力Ｘ３は複合ＩＯ
Ｂ　　Ｒｉ３内の端子ＯにかつＣＬＢＣ２ＲｉおよびＣ
３ＲｉのＥＮ４およびＦＮ４入力にそれぞれに直接に結
合される。

【０１３５】ＣＬＢ　　Ｃ１Ｒｉの出力Ｘ４は単純ＩＯ
Ｂ　　Ｒｉ２のＯ端子に直接にかつＣＬＢ　　Ｃ１Ｒｉ
−２およびＣ１Ｒｉ−１のＦＭ１およびＥＭ１端子にそ
れぞれに直接に結合される。また、ＣＬＢ　　Ｃ１Ｒｉ
の出力Ｘ４は列１行ｉ＋１およびｉ＋２内のＣＬＢのＥ
Ｎ１およびＦＮ１入力にそれぞれに直接に結合される。

【０１３６】ＣＬＢ　　Ｃ２Ｒｉ内の出力Ｘ１は複合Ｉ
ＯＢ　　Ｒｉ１のＯ端子に、かつＣＬＢＣ１ＲｉのＥＮ
２端子に直接に結合される。出力Ｘ１もまたＣＬＢ　　
Ｃ３ＲｉおよびＣ４ＲｉのＥＭ２およびＦＭ２入力にそ
れぞれに結合される。

【０１３７】ＣＬＢ　　Ｃ２Ｒｉの出力Ｘ２はＣＬＢ　
　Ｃ２Ｒｉ−２およびＣ２Ｒｉ−１の入力ＦＮ３および
ＥＮ３に直接に結合される。Ｃ２Ｒｉの出力Ｘ２はまた
ＣＬＢＣ２Ｒｉ＋１およびＣ２Ｒｉ＋２のＥＭ３および
ＦＭ３入力に結合される。

【０１３８】ＣＬＢ　　Ｃ２Ｒｉの出力Ｘ３は複合ＩＯ
Ｂ　　Ｒｉ３のＯ端子に、ＣＬＢ　　Ｃ３ＲｉのＥＮ４
入力へのＣＬＢ　　Ｃ１ＲｉのＥＭ４入力にかつＣＬＢ
　　Ｃ４Ｒｉの入力ＦＮ４に直接に結合される。

【０１３９】ＣＬＢ　　Ｃ２Ｒｉの出力端子Ｘ４はＣＬ
Ｂ　　Ｃ２Ｒｉ−２およびＣ２Ｒｉ−１の入力ＦＭ１お
よびＥＭ１に直接に接続される。出力Ｘ４はまたＣＬＢ
　　Ｃ２Ｒｉ＋１およびＣ２Ｒｉ＋２の入力ＥＮ１およ
びＦＮ１にそれぞれに結合される。加えて、ＣＬＢ　　
Ｃ２Ｒｉの出力Ｘ４は単純ＩＯＢ　　Ｒｉ２のＯ端子に
直接に接続される。

【０１４０】ＣＬＢ　　Ｃ１Ｒｉの入力ＥＭ１ないしＥ
Ｍ４およびＥＮ１ないしＥＮ４は図４２に示される。端
子ＥＭ１はＣＬＢ　　Ｃ１Ｒｉ＋１の出力Ｘ４を受取る
ように結合される。入力ＥＮ１はＣＬＢ　　Ｃ１Ｒｉ−
１の出力Ｘ４を受取るように結合される。入力ＥＭ２は
複合ＩＯＢ　　Ｒｉ３から入力を受取るよに結合される
。入力ＥＮ２はＣＬＢ　　Ｃ２Ｒｉの出力Ｘ１を受取る
ように結合される。入力ＥＭ３はＣＬＢ　　Ｃ１Ｒｉ−
１の出力Ｘ２を受取るように結合される。入力ＥＮ３は
ＣＬＢ　　Ｃ１Ｒｉ＋１の出力Ｘ２を受取るように結合
される。入力ＥＭ４はＣＬＢＣ２Ｒｉの出力Ｘ３を受取
るように結合される。入力ＥＮ４は複合ＩＯＢ　　Ｒｉ
１から入力を受取るように結合される。

【０１４１】図４３において、ＣＬＢ　　Ｃ１Ｒｉおよ
びＣ２ＲｉのＦＭ１ないしＦＭ４およびＦＮ１ないしＦ
Ｎ４入力が示される。

【０１４２】ＣＬＢ　　Ｃ１Ｒｉ−２およびＣ２Ｒｉ−
２の出力Ｘ４はＣＬＢ　　Ｃ１ＲｉおよびＣ２ＲｉのＦ
Ｎ１入力にそれぞれに接続される。ＣＬＢ　　Ｃ１Ｒｉ
−２およびＣ２Ｒｉ−２の出力Ｘ２はＣＬＢ　　Ｃ１Ｒ
ｉおよびＣ２Ｒｉの入力ＦＭ３に直接に接続される。

【０１４３】ＣＬＢ　　Ｃ３ＲｉおよびＣ４Ｒｉの出力
Ｘ１はＣＬＢ　　Ｃ１ＲｉおよびＣ２ＲｉのＦＮ２入力
にそれぞれに直接に接続される。ＣＬＢ　　Ｃ３Ｒｉお
よびＣ４Ｒｉの出力Ｘ３はＣ１ＲｉおよびＣ２ＲｉのＦ
Ｍ４入力に直接に接続される。

【０１４４】ＣＬＢ　　Ｃ１Ｒｉ＋２およびＣ２Ｒｉ＋
２の出力Ｘ２はＣＬＢ　　Ｃ１ＲｉおよびＣ２ＲｉのＦ
Ｎ３入力にそれぞれに直接に接続される。ＣＬＢ　　Ｃ
１Ｒｉ＋２およびＣ２Ｒｉ＋２の出力Ｘ４はＣＬＢ　　
Ｃ１ＲｉおよびＣ２ＲｉのＦＭ１入力にそれぞれに直接
に接続される。

【０１４５】複合ＩＯＢ　　Ｒｉ１の端子ＤＩはＣＬＢ
　　Ｃ２ＲｉのＦＮ４入力に直接に結合される。単純Ｉ
ＯＢ　　Ｒｉ２から受取られた入力ＤＩはＣＬＢ　　Ｃ
１ＲｉのＦＮ４入力およびＦＭ２入力に直接に結合され
る。最後に、複合ＩＯＢ　　Ｒｉ３から抽出された入力
信号ＤＩはＣＬＢ　　Ｃ２ＲｉのＦＭ２入力に直接に結
合される。

【０１４６】プログラム可能一般的接続は図４４ないし
図５８において示される。それは装置の周囲にネットを
経路づけるための手段を与える。ＣＬＢおよびＩＯＢは
プログラム可能相互接続点ＰＩＰによってこのネットワ
ークを介してリンクされる。プログラム可能一般的接続
は長い線およびＢＧＩセグメントに細分され、それらは
１つまたは２つのＣＬＢにまたがる金属セグメントを組
入れる線であり、普通は図４ないし図３３を参照して上
記で説明されたようにスイッチングマトリックスまたは
セグメントボックス内で終了する。

【０１４７】ＰＩＰの位置および構成可能論理ブロック
および入力／出力ブロックの入力および出力へのそれら
の接続の選択の好ましい実現化例が以下のように示され
る。

【０１４８】図４４は出力Ｙ１ないしＹ４の長い線およ
びＢＧＩへのプログラム可能接続を示す。出力Ｙ１ない
しＹ４はまた図４６に示されるようにコミットされない
長い線に接続される。また、出力は図４７に示されるよ
うに垂直バス１および水平バス１に、垂直バス９および
水平バス９に異なって結合され、それはそれぞれのバス
内の長い線１ないし４に関係する。

【０１４９】図４４は出力Ｙ１が長い線３、４、および
１５と相関のＰＩＰに、かつＨＢＵＳ　　ｉ内のＢＧＡ
セグメント５、９、１３、および１４に結合されること
を示す。ＣＬＢ　　ＣｉＲｉの出力Ｙ２はＶＢＵＳ　　
ｉ＋１長い線１および２ならびに１５に、かつＢＧＩセ
グメント５、７、１１、および１４に結合される。Ｃｉ
Ｒｉの出力Ｙ３はＨＢＵＳ　　ｉ＋１長い線１、２、お
よび１５に、かつＢＧＩセグメント５、８、１２、およ
び１４に結合される。ＣｉＲｉの出力Ｙ４はＶＢＵＳｉ
長い線３、４、および１５に、かつＢＧＩセグメント５
、６、１０、および１４に結合される。

【０１５０】Ｃ１ないしＣ４およびＤ１ないしＤ４への
入力もまた図４４に示される。これらの入力は、メモリ
を節約するために好ましいシステムにおいて４−１マル
チプレクサを使用して単向性ＰＩＰとして結合される。もし所望であれば、双方向性ＰＩＰを使用してもよい。

【０１５１】入力Ｃ１はＨＢＵＳ　　ｉ上のＢＧＩセグ
メント７、９、１１、および１３に結合される。入力Ｄ
１はＨＢＵＳ　　ｉ上のＢＧＩセグメント６、８、１０
および１２に結合される。

【０１５２】入力Ｃ２はＶＢＵＳ　　ｉ＋１　　ＢＧＩ
セグメント６、８、１０および１２に結合され、一方入
力Ｄ２はＶＢＵＳ　　ｉ＋１　　ＢＧＩセグメント７、
９、１１、および１３に結合される。

【０１５３】入力Ｃ３はＨＢＵＳ　　ｉ＋１　　ＢＧＩ
セグメント６、８、１０、および１２に結合される。入
力Ｄ３はＨＢＵＳ　　ｉ＋１　　ＢＧＩセグメント７、
９、１１、および１３に結合される。

【０１５４】入力Ｃ４はＶＢＵＳ　　ｉ　　ＢＧＩセグ
メント７、９、１１、および１３に結合される。入力Ｄ
４はＶＢＵＳ　　ｉ　　ＢＧＩセグメント６、８、１０
、および１２に結合される。

【０１５５】図４５は隣接するバスからＣＬＢ　　Ｃｉ
Ｒｉへの長い線およびＢＧＩセグメントからの固定され
た入力を示す。

【０１５６】ＨＢＵＳ　　ｉに対して、長い線４は入力
Ａ１に結合され、長い線３は入力Ｂ１に結合され、ＢＧ
Ｉセグメント５は入力Ｇ１に結合され、ＢＧＩセグメン
ト１４は入力Ｈ１に結合され、かつ長い線１５は入力Ｋ
１に結合される。

【０１５７】ＶＢＵＳ　　ｉ＋１に対して、長い線１は
入力Ａ２に結合され、長い線２は入力Ｂ２に結合され、
ＢＧＩセグメント５は入力Ｇ２に結合され、ＢＧＩセグ
メント１４は入力Ｈ２に結合され、かつ長い線１５は入
力Ｋ２に結合される。

【０１５８】ＨＢＵＳ　　ｉ＋１に対して、長い線１は
入力Ａ３に結合され、長い線２は入力Ｂ３に結合され、
ＢＧＩセグメント５は入力Ｇ３に結合され、ＢＧＩセグ
メント１４は入力Ｈ３に結合され、かつ長い線１５は入
力Ｋ３に結合される。

【０１５９】ＶＢＵＳ　　ｉに対して、長い線４は入力
Ａ４に結合され、長い線３は入力Ｂ４に結合され、ＢＧ
Ｉセグメント５は入力Ｇ４に結合され、ＢＧＩセグメン
ト１４は入力Ｈ４に結合され、長い線１５は入力Ｋ４に
結合され、長い線１６は入力ＧＫに結合され、かつ長い
線１７は入力ＧＲに結合される。

【０１６０】構成可能論理ブロックのコミットされない
長い線への接続が図４６に示される。ＣＬＢ　　Ｒ３Ｃ
４のような各々のＣＬＢは１つのコミットされない長い
線に各々結合された出力Ｙ１ないしＹ４を有する。その
接続は述べられないであろう。なぜならそれらは図４６
において示されるからである。図４６において、垂直バ
スの線１８ないし２５および水平バスの線１６ないし２
３のみが示され、なぜならばこれらは唯一のコミットさ
れない長い線であるからである。図４６を読むたの例を
提示するために、ＣＬＢ　　Ｒ３Ｃ４出力Ｙ１はＨＢＵ
Ｓ　　３のコミットされない長い線２１に結合される。Ｒ３Ｃ４の出力Ｙ２はＶＢＵＳ　　５のコミットされな
い長い線２３に結合される。出力Ｙ３はＨＢＵＳ　　４
のコミットされない長い線２１に結合される。出力Ｙ４
はＶＢＵＳ　　４のコミットされない長い線２３に結合
される。コミットされない長い線がＣＬＢの入力へのプ
ログラム可能接続を有さないことに注目されたい。コミ
ットされない長い線の出力の接続の選択はアレイを介す
るネットのプログラミングを容易にする分布された均一
パターンを達成するために行なわれた。

【０１６１】図４７はＨＢＵＳ　　１、ＶＢＵＳ　　１
、ＶＢＵＳ　　９、およびＨＢＵＳ　　９内の長い線１
ないし４の接続を示す。図はＶＢＵＳ　　９のＨＢＵＳ
　　１およびＨＢＵＳ　　９との、ならびにＶＢＵＳ　
　１のＨＢＵＳ　　１およびＨＢＵＳ９との角の交点の
利用を示し、それらは４つの外側の長い線のいずれか１
つに供給された信号のチップの周囲中ずっとの伝播を可
能とする。このことは、所望とされるようにすべてのＩ
ＯＢへの制御入力としての単一の信号の利用を容易にす
る。

【０１６２】行１内のＣＬＢの出力Ｙ１はＨＢＵＳ　　
１長い線２、３、および４に結合されるＲ１Ｃ８のＹ１
出力を除いては、すべてＨＢＵＳ　　１長い線１、３、
および４に接続される。行１内のＣＬＢの出力Ｙ２はＲ
１Ｃ８を除いてはすべてＨＢＵＳ１長い線２に接続され
る。Ｒ１Ｃ８のＹ４出力はＨＢＵＳ　　１長い線１に結合さ
れる。

【０１６３】列８内のすべてのＣＬＢのＹ２出力は、Ｒ
８Ｃ８を除いては、ＶＢＵＳ９長い線１、２、および４
に結合される。列８内のすべてのＣＬＢのＹ３出力は、
Ｃ８Ｒ８を除いては、ＶＢＵＳ　　９長い線３に結合さ
れる。Ｃ８Ｒ８のＹ１出力はＶＢＵＳ　　９長い線４に
結合される。ＣＬＢ　　Ｃ８Ｒ８のＹ２出力はＶＢＵＳ
　　９長い線１、２、および３に結合される。

【０１６４】行８内のすべてのＣＬＢのＹ３出力は、Ｃ
１Ｒ８を除いては、ＨＢＵＳ　　９長い線１、２、およ
び４に結合される。行８内のＣＬＢのＹ４出力は、Ｃ１
Ｒ８を除いては、ＨＢＵＳ　　９長い線３に結合される
。

【０１６５】Ｃ１Ｒ８のＹ２出力はＨＢＵＳ　　９の長
い線４に結合される。Ｃ１Ｒ８のＹ３出力はＨＢＵＳ　
　９の長い線１、２、および３に結合される。列１内の
ＣＬＢは、Ｃ１Ｒ１を除いては、Ｙ４がＶＢＵＳ　　１
長い線１、３、および４に接続され、かつＹ１がＶＢＵ
Ｓ　　１長い線２に接続されるように接続される。ＣＬ
Ｂ　　Ｃ１Ｒ１出力Ｙ４はＶＢＵＳ　　１長い線２ない
し４に接続されかつ出力Ｙ３はＶＢＵＳ　　１長い線１
に接続される。

【０１６６】チップの周辺の周囲のいかなる長い線上の
信号の通過もＶＢＵＳ　　９およびＨＢＵＳ　　１の交
点での相互接続構造５９００によって、かつＶＢＵＳ１
およびＨＢＵＳ　　９の交点での相互接続構造５９０１
によって可能化される。これらの構造５９００および５
９０１は、周辺の周囲の４つの長い線のいずれか１つの
上での信号がそれぞれのバスの上での２つの外側の長い
線の１つに接続されることを可能とし、かつ逆もまた同
様である。

【０１６７】図４８はＩＯＢとＣＬＢとの間の長い線の
広がりを示す。実際、ＩＯＢからの信号入力はただ１つ
のＰＩＰ遅延を伴ってＣＬＢへの入力として直接に供給
され得る。また、ＣＬＢからの信号出力はただ１つのＰ
ＩＰ遅延を伴ってＩＯＢへの出力信号として供給され得
る。たとえば、ＣＬＢ　　Ｒ６Ｃ５で発生された信号Ｙ
１は単純ＩＯＢ　　Ｒ６−２への線６００１を横切る入
力としてＰＩＰ６０００を介してＨＢＵＳ　　６の長い
線４に沿って供給され得る。この態様において、アレイ
の内部におけるＣＬＢにおいて発生された信号は敏速に
チップの外側に伝播され得る。ＰＩＰのための長い線４
上の記号６００３が図５４のマルチプレクサ４５０１へ
の入力に対応することに注目されたい。

【０１６８】同様に、ＩＯＢ　　Ｒ６−２およびＩＯＢ
　　Ｒ６−１からの入力信号はＲ６Ｃ５およびＲ６Ｃ４
への直接入力Ｂ１として供給される長い線３にＰＩＰを
介して結合され得る。こうして、単一ＰＩＰ遅延を介し
て、たとえば、点６００２において、Ｒ６−１からの入
力信号は装置の内部におけるＣＬＢに直接に供給され得
る。類似の経路が、チップの頂部または底部において、ＩＯ
Ｂ　　Ｃ４−１、Ｃ４−２、Ｃ４−３、Ｃ５−１、Ｃ５
−２、およびＣ５−３から見られ得る。これらの接続は
チップ内の各列または行の端部においてＩＯＢに対して
類似してなされる。

【０１６９】各々のバスの４つの長い線１ないし４はそ
れらの端部においてプログラム可能プルアップ抵抗器を
有する（示されず）。これらの４つの長い線は装置の中
央においてＩＯＢおよびＣＬＢの間の接続性またはＣＬ
Ｂ間の長い広がりのために使用されると考えられる。プ
ルアップ抵抗器は、もし信号が線に到着しなければ、線
が論理的１状態になり得るような構成メモリ内のプログ
ラムデータによって可能化され得る。このことは、線が
全体の装置を横切ってスプリアス信号を搬送することを
止める。

【０１７０】プルアップの第２の特徴はトライステート
可能な多数のＣＬＢまたはＩＯＢ出力バッファからの線
を駆動することによってワイヤード−ＡＮＤを作る能力
である。

【０１７１】各々の出力バッファは論理０を通過すると
き、バッファが長い線に対してローを主張するように構
成されてもよい。論理１を通過するとき、バッファが線
に対してトライステート（高インピーダンス）（ｈｉｇ
ｈ　ｉｍｐｅｄａｎｃｅ）を主張する。もし他のバッフ
ァが線を駆動しなければ（すなわち、接続されたすべて
のバッファがトライステート−各々に対して論理１の場
合）、そのときプルアップ抵抗器は論理ハイを線上に強
制し、必要とされるＡＮＤ機能の結果を与える。

【０１７２】図４９ないし図５８は相互接続構造を有す
るＩＯＢ構造への接続を示す。図４９において、アレイ
の頂部側に沿う入力／出力ブロックの８つのグループの
入力端子Ｉおよび出力端子Ｏの水平バス１への接続が示
される。図において、線の交点での円形記号は双方向性
ＰＩＰ接続を示す。交点での四角形は出力Ｏ信号を発生
するＩＯＢ内のマルチプレクサへの接続を示す。図４９
を再検討すると、各々のＩＯＢ入力端子ＩがＰＩＰを介
して１つのＢＧＩセグメントおよび１つのコミットされ
ない長い線に結合されることが理解され得る。ＩＯＢ内
の各々の出力端子Ｏは入力マルチプレクサで１つのコミ
ットされない長い線および１つのＢＧＩセグメントに結
合される。加えて、トリプレット（ｔｒｉｐｌｅｔｓ）
のそれぞれの中心内の単純ＩＯＢの入力端子ＩはＰＩＰ
を介して長い線１５にすべて結合される。接続の分布は
装置上のネットワークのプログラミングを容易にする予
測可能な機構を設けるように選択された。様々な相互接
続機構は特定の応用の必要性を満足させるように実現化
され得る。

【０１７３】図５０は水平バス９への底部側に沿うＩＯ
Ｂへの接続を示す。図５１の接続のパターンは図４９の
それに類似である。同じ説明が適合する。

【０１７４】図５１は垂直バス１へのアレイの左側に沿
うＩＯＢ接続を示す。再び、この接続機構は図４９を参
照して説明されたそれに類似でありかつ説明は再び述べ
られない。

【０１７５】図５２は垂直バス９へのアレイの右側に沿
うＩＯＢ接続を示す。再び、この相互接続機構は図４９
を参照して説明されたそれと類似でありかつ再び説明さ
れない。

【０１７６】図５３ないし図５６はアレイの頂部側に沿
う垂直バスＶＢＵＳ　　ｉおよびＶＢＵＳ　　ｉ＋１へ
のＩＯＢ接続を示し、かつ制御信号ＧＫ、ＧＲおよびＫ
への入力を示す。ＩＯＢ　　Ｃｉ１の入力Ｉが図４９に
示される接続に加えて、ＰＩＰを介してＶＢＵＳ　　ｉ
の長い線３に結合されることに注目されたい。ＩＯＢ　
　Ｃｉ１の端子ＯはＩＯＢ内のマルチプレクサを介して
ＶＢＵＳ　　ｉの長い線４に結合される。ＧＫおよびＧ
Ｒ入力信号はＶＢＵＳ　　ｉの長い線１６および１７に
結合される。入力ＫはＨＢＵＳ　　１の長い線１５に直
接に結合される。

【０１７７】単純ＩＯＢ　　Ｃｉ２はその端子ＩがＰＩ
Ｐを介してＶＢＵＳ　　ｉの長い線３および１５に、か
つＶＢＵＳ　　ｉ＋１の長い線１に接続される。単純Ｉ
ＯＢ　　Ｃｉ２上の端子Ｏはそのマルチプレクサへの入
力として、ＶＢＵＳ　　ｉ＋１の長い線２およびＶＢＵ
Ｓ　　ｉの長い線４への接続を受取る。

【０１７８】複合ＩＯＢ　　Ｃｉ３はその入力端子Ｉが
ＶＢＵＳ　　ｉ＋１の長い線１に結合され、かつマルチ
プレクサはＶＢＵＳ　　ｉ＋１の長い線２上の信号を受
取るように結合された信号Ｏを発生する。ＩＯＢ　　Ｃ
ｉ３内の制御信号ＧＫおよびＧＲはＶＢＵＳ　　ｉの長
い線１６および１７に結合される。制御入力ＫはＨＢＵ
Ｓ　　１の長い線１５に結合される。

【０１７９】図５４は制御入力Ｋ、ＧＲ、およびＧＫと
同様に、垂直バスＶＢＵＳ　　ｉおよびＶＢＵＳ　　ｉ
＋１との、底部側に沿うＩＯＢへの接続を示す。これら
のＩＯＢへの接続が図５３を参照して説明されたそれに
類似であることに注目されたいが、例外として単純ＩＯ
Ｂ　　Ｃｉ２内の端子ＩがＶＢＵＳ　　ｉの長い線４に
かつＶＢＵＳ　　ｉ＋１の長い線２および１５に接続さ
れる。この態様で、ＶＢＵＳ　　ｉ＋１の長い線１５は
アレイの底部側に沿う単純ＩＯＢ　　Ｃｉ２からの信号
を受取るように接続され、一方ＶＢＵＳ　　ｉ線１５は
ＣＬＢの１つの列にわたるＩＯＢのためのアレイの頂部
側でのＩＯＢからの信号を受取るように結合される。

【０１８０】図５５は水平バスＨＢＵＳ　　ｉおよびＨ
ＢＵＳ　　ｉ＋１との、およびＶＢＵＳ１に沿って供給
された制御信号との、アレイの左側に沿うＩＯＢの接続
を示す。

【０１８１】複合ＩＯＢ　　Ｒｉ１はその端子ＯでのＨ
ＢＵＳ　　ｉの長い線３からの入力を受取る。Ｒｉ１の
Ｉ端子はＰＩＰを介してＨＢＵＳ　　ｉの長い線４に結
合される。制御信号Ｋ、ＧＲおよびＧＫはＶＢＵＳ　　
１の線１５、１７、および１６のそれぞれに結合される
。単純ＩＯＢ　　Ｒｉ２の出力ＯはＨＢＵＳ　　ｉの長
い線３およびＨＢＵＳ　　ｉ＋１の長い線１からの入力
を受取るように結合される。単純ＩＯＢ　　Ｒｉ２の端
子ＩはＰＩＰを介してＨＢＵＳ　　ｉの長い線４、ＨＢ
ＵＳ　　ｉ＋１の長い線２、およびＨＢＵＳ　　ｉ＋１
の長い線１５に結合される。

【０１８２】複合ＩＯＢ　　Ｒｉ３の端子ＯはＨＢＵＳ
　　ｉ＋１の長い線１からの入力を受取るように結合さ
れる。制御信号Ｋ、ＧＲ、およびＧＫはＶＢＵＳ　　１
の線１５、１７、および１６のそれぞれに結合される。複合ＩＯＢ　　Ｒｉ３内の端子ＩはＰＩＰを介してＨＢ
ＵＳ　　ｉ＋１の長い線２に結合される。

【０１８３】図５６は水平バスＨＢＵＳ　　ｉおよびＨ
ＢＵＳ　　ｉ＋１へのアレイの右側に沿うＩＯＢの接続
を示し、それは垂直バスＶＢＵＳ　　９から制御信号を
受取るためのものである。これらの接続は図５５を参照
して説明されたそれらに類似であり、かつ再びは述べら
れない。唯一の例外はＨＢＵＳ　　ｉの長い線１５が右
側（図５６）に沿うＲｉ２の端子Ｉに結合され、一方Ｈ
ＢＵＳ　　ｉ＋１の長い線１５が左側（図５５）に沿う
単純ＩＯＢの端子Ｉに結合されることである。

【０１８４】図５７はアレイの頂部および左側に沿う複
合ＩＯＢへの他の制御入力ＩＥＮ、ＯＥＮ、ＳＬ１、Ｓ
Ｌ２、およびＣＥＮの接続を示す。これらの信号の各々
のためのプログラム可能相互接続点はマルチプレクサへ
の入力からなる。こうして、２つの線の交点で四角形を
使用する協定は双方向性ＰＩＰよりむしろマルチプレク
サ内への入力を示す。

【０１８５】こうして、図５７に示されるように、信号
ＩＥＮを発生するマルチプレクサへの入力は、頂部に沿
うＩＯＢに対して隣接する水平バスＨＢＵＳ　　１の、
および左側に沿うＩＯＢに対して隣接する垂直バスＶＢ
ＵＳ　　１の長い線１およびＢＧＩセグメント９から供
給される。同様に、信号ＯＥＮは長い線１またはＢＧＩ
セグメント８のいずれかから供給される。信号ＳＬ１は
長い線２またはＢＧＩセグメント７のいずれかから供給
される。信号ＳＬ２はＢＧＩセグメント６の長い線３の
いずれかから供給される。信号ＣＥＮは長い線４または
ＢＧＩセグメント５のいずれかから供給される。

【０１８６】図５８はアレイの右および底部側に沿う複
合ＩＯＢの制御信号のためのマルチプレクサへの入力を
示す。こうして、信号ＩＥＮはＶＢＵＳ　　９またはＨ
ＢＵＳ９の長い線４またはＢＧＩセグメント１０のいず
れかから供給される。信号ＯＥＮは長い線４またはＢＧ
Ｉセグメント１１のいずれかから供給される。信号ＳＬ
１は長い線３またはＢＧＩセグメント１２のいずれかか
ら供給される。信号ＳＬ２は長い線２またはＢＧＩセグ
メント１３のいずれかから供給される。信号ＣＥＮは長
い線１またはＢＧＩセグメント１４のいずれかから供給
される。

【０１８７】

【ＶＩ．　　結論】この発明は、プログラム可能ゲート
アレイ装置のための新しい相互接続構造として特徴付け
られ得る。好ましい実施例は構成可能論理セルおよび構
成可能入力／出力セルを含むが、相互接続構造は、必ず
しも構成可能ではない論理セル、または入力／出力セル
を有するいかなる論理アレイタイプの構造にも適合され
得る。

【０１８８】全体として、そのアーキテクチュアは先行
技術の多くの問題を克服する。信号の伝播は、相互接続
構造またはＣＬＢの入力および出力配向によって左から
右へもはや抑制されない。この発明の相互接続構造はＰ
ＩＰ遅延をほとんど有しない状態での装置を横切る信号
の伝播を容易にする。これは長さにおいて２つのＣＬＢ
であるＢＧＩセグメントを使用し、コミットされない長
い線の使用、および８つの近隣のものの間に直接接続を
設けることによって達成される。また、より大きな融通
性がＢＧＩセグメントおよび長い線の間にプログラム可
能接続を与えることによって達成される。

【０１８９】この発明は、プログラム可能ゲートアレイ
の実現化を可能とし、そこにおいて相互接続の対称性、
多重源ネットを設ける能力、速度の不利益を被ることな
しにアレイを横切って長い距離を信号を伝播する能力、
およびより大きな組合わせ論理能力が結合される。

【０１９０】この発明はこうして先行技術によりもより
広い様々な応用に適合可能なプログラム可能ゲートアレ
イの実現化を可能にする。さらに、これらの実現化例は
ＰＧＡのための先行技術アーキテクチュアにおいて利用
可能であったよりもより大きな割合の能力で効率的に利
用され得るより大きな機能的密度を有するプログラム可
能ゲートアレイの製造を可能とする。

【０１９１】この発明の好ましい実施例の前述の説明は
例示および説明の目的のために提供されてきた。余すと
ころがないことまたはこの発明を開示された正確な形式
に限定することは意図されない。明らかに、多くの修正
および変更が当業者には明らかであろう。実施例はこの
発明の原理およびその実際的な応用を最良に説明するた
めに選択されかつ説明され、それによって当業者が様々
な実施例のためにおよび様々な修正を伴って考えられる
特定の使用に適するようにこの発明を理解することを可
能とする。この発明の範囲は前掲の特許請求の範囲およ
びそれらの均等物によって規定されることが意図される
。

【図面の簡単な説明】

【図１】この発明に従ったプログラム可能ゲートアレイ
のレイアウトを示す概略図である。

【図２】この発明に従ったプログラム可能ゲートアレイ
内の構成メモリの概略図である。

【図３】構成メモリ記憶セルの図である。

【図４】プログラム可能ゲートアレイ内の垂直バスのた
めの表記機構を示す。

【図５】プログラム可能ゲートアレイ内の水平バスのた
めの表記機構を示す。

【図６】プログラム可能ゲートアレイ内の水平および垂
直バスの線５ないし線１４におけるスイッチマトリック
スの配置を示す。

【図７】垂直バスと水平バスとの交点を示す。

【図８】垂直バスと水平のものとの代替の交点を示す。

【図９】垂直バス１および９の偶数番号の水平バスとの
、ならびに水平バス１および９の偶数番号の垂直バスと
の交点を示す。

【図１０】垂直バス１および９の奇数番号の水平バスと
の、ならびに水平バス１および９の奇数番号の垂直バス
との交点を示す。

【図１１】角における水平バス１の垂直バス１との交点
を示す。

【図１２】角における水平バス１の垂直バス９との交点
を示す。

【図１３】角における水平バス９の垂直バス１との交点
を示す。

【図１４】角における水平バス９の垂直バス９との交点
を示す。

【図１５】図１１ないし図１４の機構に代わって、すべ
ての４つの角の交点で使用され得る代替の角の接続機構
を示す。

【図１６】垂直バスの線１６および１７の大域リセット
および大域クロックバッファとの接続を示す。

【図１７】垂直線１６および１７の構成可能論理ブロッ
クとの接続を示す。

【図１８】大域クロックバッファ、水平オルタネートバ
ッファまたは垂直オルタネートバッファへの接続のため
の内部ＩＯＢ論理をバイパスする入力／出力パッドから
の信号経路を示す。

【図１９】大域クロックバッファへの入力を示す。

【図２０】水平オルタネートバッファの水平バス上の線
１５との、および垂直オルタネートバッファの垂直バス
上の線１５との接続を示す。

【図２１】入力／出力ブロックおよび構成可能論理ブロ
ックの線１５との接続を示す。

【図２２】垂直オルタネートバッファへの入力経路を示
す。

【図２３】水平オルタネートバッファへの入力経路を示
す。

【図２４】それによって発振器信号ＯＳＣがチップ上で
発生される水晶発振器回路を示す。

【図２５】図２４の発振器に対する外部接続を示す。

【図２６】双方向性パストランジスタを使用するプログ
ラム可能相互接続点の１つの実現化例を示す。

【図２７】単向性マルチプレクサ技術を使用するプログ
ラム可能相互接続点の代替の構成を示す。

【図２８】スイッチマトリックスの相互接続構造を示す
。

【図２９】プログラム可能相互接続において使用される
再電力付与バッファを示す。

【図３０】スイッチマトリックスへの各々の接続に対す
るスイッチマトリックス相互接続オプションを示す。

【図３１】垂直バス１および９上のセグメントボックス
内の相互接続を示す。

【図３２】水平バス１および９上のセグメントボックス
内の相互接続を示す。

【図３３】セグメントボックスへの各々の接続のための
セグメントボックス相互接続オプションを示す。

【図３４】構成可能論理ブロックの概観ブロック図であ
る。

【図３５】入力および出力を概略的に示しかつ構成可能
論理ブロックのための表記法を与える。

【図３６】複合入力／出力ブロックの入力および出力を
示す。

【図３７】単純入力／出力ブロックの入力および出力を
示す。

【図３８】次の隣接する構成可能論理ブロックの出力か
ら所与の論理ブロックの入力への直接接続を示す。

【図３９】隣接する構成可能論理ブロックから中央構成
可能論理ブロックの入力への直接接続を示す。

【図４０】中央構成可能論理ブロックの出力から隣接す
る、および次の隣接する構成可能論理ブロックへの直接
接続を示す。

【図４１】周辺構成可能論理ブロック上の出力Ｘ１ない
しＸ４の直接接続を示す。

【図４２】周辺構成可能論理ブロックの入力への直接接
続を示す。

【図４３】周辺構成可能論理ブロック上の入力Ｆ１ない
しＦ４への直接接続を示す。

【図４４】相互接続構造と構成可能論理ブロックとの間
のプログラム可能接続を示す。

【図４５】相互接続構造と構成可能論理ブロックとの間
の固定された接続を示す。

【図４６】アレイ内の構成可能論理ブロックのコミット
されない長い線へのプログラム可能接続を示す。

【図４７】ＣＬＢからの外側の長い線へのプログラム可
能接続を示す。

【図４８】長い線上の構成可能論理ブロックと入力／出
力ブロックとの間の広がりを示す。

【図４９】構成可能アレイの頂部側上の入力／出力ブロ
ックと水平バス１との間のプログラム可能接続を示す。

【図５０】構成可能アレイの底部側上の入力／出力ブロ
ックと水平バス９との間のプログラム可能接続を示す。

【図５１】アレイの左側上の入力／出力ブロックと垂直
バス１との間のプログラム可能相互接続を示す。

【図５２】アレイの右側上の入力／出力ブロックと垂直
バス９との間のプログラム可能相互接続を示す。

【図５３】アレイの頂部側上の入力／出力ブロックの入
力および出力の垂直バスへのプログラム可能接続と同様
に、クロックおよびリセット信号の複合入力／出力ブロ
ックへの接続を示す。

【図５４】クロックおよびリセット信号のアレイの底部
側上の入力／出力ブロックへの接続、およびこれらの底
部側入力／出力ブロックの垂直バスへの接続を示す。

【図５５】クロックおよびリセット信号の左側上の入力
／出力ブロックへの接続、およびこれらの左側入力／出
力ブロックの水平バスへの接続を示す。

【図５６】クロックおよびリセット信号のアレイの右側
上の入力／出力ブロックへの接続、およびこれらの右側
入力／出力ブロックの水平バスへの接続を示す。

【図５７】アレイの頂部および左側上の入力／出力ブロ
ック上の制御信号入力の隣接する相互接続バスへの接続
を示す。

【図５８】アレイの右および底部側上の入力／出力ブロ
ックへの制御信号入力の隣接する相互接続バスへの接続
を示す。

【符号の説明】

１　　パッド９８　　パッド６　　ＢＧＩセグメント１３　　ＢＧＩセグメント２４　　コミットされない長い線２００　　構成メモリ２０１　　線２０３　　線２０４　　検出論理２０８　　制御論理３０５　　インバータ６００　　スイッチマトリックス１５２１　　マルチプレクサ１６１１　　マルチプレクサ１６００　　オルタネートバッファ１６３５　　発振器増幅器

Claims

【特許請求の範囲】

【請求項１】　　論理装置のための構成可能相互接続構
造であって、その論理装置は、Ｃ列およびＲ行からなる
アレイ内に配列され、そこでは範囲１ないしＣにおいて
ｃが列を指定し、かつ範囲１ないしＲにおいてｒが行を
指定し、論理セルＣＬｃ　，ｒ　の各々が入力および出
力を有し、かつそれぞれの入力に供給されたセル入力信
号に応答してそれぞれの出力でセル出力信号を発生する
論理セルＣＬｃ　，ｒ　のアレイと、各々が入力／出力
パッドに結合され、かつ入力および出力を有し、それぞ
れの入力／出力パッドとそのそれぞれの入力および出力
との間にインタフェースを設ける複数個の入力／出力セ
ルとを含み、構成可能相互接続構造は、ユーザ規定相互
接続機能を特定するプログラムデータをストアする構成
記憶装置と、ｉが１ないしＲ＋１に等しい、アレイ内の
行に沿う複数個の水平バスＨＢｉ　およびｊが１ないし
Ｃ＋１に等しい、アレイの列に沿う複数個の垂直バスＶ
Ｂｊ　と、各々が複数個の水平接続および複数個の垂直
接続を有し、構成記憶装置内のプログラムデータに応答
して水平または垂直接続のそれぞれ１つを相互接続する
ための水平および垂直バスのそれぞれの交点での、複数
個の切換手段とを含み、その複数個の水平バスの各々は
、複数個の導電性水平セグメントをさらに含み、複数個
の水平セグメントのうちの少なくとも１つは第１の端部
が垂直バスＶＢｊ　との交点での切換手段の水平接続に
接続され、かつ第２の端部が別の垂直バスＶＢｋ　との
交点での切換手段の水平接続に接続され、かつ各々は論
理セルおよび入力／出力セルのそれぞれの入力または出
力をそれぞれの水平セグメントに相互接続するために複
数個の相互接続点に接続され、さらに、複数個の導電性
の水平の長い線を含み、各々はアレイを横切って延在し
、かつ各々は構成記憶装置内のプログラムデータに応答
して、それぞれの水平の長い線に論理セルおよび入力／
出力セルのそれぞれの出力を相互接続するために複数個
のプログラム可能相互接続点に接続され、かつ各々は論
理セルへのそれぞれの複数個の入力に、またはそれぞれ
の水平の長い線に隣接する入力／出力セルに直接に接続
され、その複数個の垂直バスの各々は、複数個の導電性
垂直セグメントを含み、複数個の垂直セグメントの少な
くとも１つは第１の端部が水平バスＨＢｉ　との交点で
の切換手段の垂直接続に接続され、かつ第２の端部が別
の水平バスＨＢｍ　との交点での切換手段の垂直接続に
接続され、かつ各々は論理セルおよび入力／出力セルの
それぞれの入力または出力をそれぞれの垂直セグメント
に相互接続するために複数個の相互接続点に接続され、
複数個の導電性の垂直の長い線を含み、各々はアレイを
横切って延在し、かつ各々は構成記憶装置内のプログラ
ムデータに応答して、それぞれの垂直の長い線に論理セ
ルおよび入力／出力セルのそれぞれの出力を相互接続す
るために複数個のプログラム可能相互接続点に接続され
、さらに、各々は論理セルへのそれぞれの複数個の入力
に、またはそれぞれの垂直の長い線に隣接する入力／出
力セルに直接に接続され、さらに、各々が構成記憶装置
内のプログラムデータに応答して、それぞれの水平セグ
メントと垂直の長い線との、またはそれぞれの垂直セグ
メントと水平の長い線との相互接続のための、水平およ
び垂直バスのそれぞれの交点での、複数個のプログラム
可能相互接続手段とを含む、構成可能相互接続構造。
【請求項２】　　複数個の水平セグメントのうち少なく
とも１つは第１の端部が、ｊが１ないしＣ−１に等しい
、垂直バスＶＢｊ　との交点での切換手段の水平接続に
接続され、かつ第２の端部が垂直バスＶＢｋ　との交点
での切換手段の水平接続に接続され、そこにおいてｋ＝
ｊ＋２である、請求項１に記載の相互接続構造。
【請求項３】　　複数個の垂直セグメントの少なくとも
１つは第１の端部が、ｊが１ないしＲ−１に等しい、水
平バスＨＢｊ　との交点での切換手段の垂直接続に接続
され、かつ第２の端部が水平バスＨＢｋ　との交点での
切換手段の垂直接続に接続され、そこにおいてＫ＝ｊ＋
２である、請求項１に記載の相互接続構造。
【請求項４】　　少なくとも１つのバスがアレイを横切
って延在する導電性のコミットされない長い線を含み、
各々がコミットされない長い線に接続され、構成記憶装
置内のプログラムデータに応答して、その１つのバスに
隣接する論理セルおよび入力／出力セルのそれぞれの出
力をコミットされない長い線に相互接続するための第１
の複数個のプログラム可能相互接続点と、各々がコミッ
トされない長い線に接続され、構成記憶装置内のプログ
ラムデータに応答して、コミットされない長い線を少な
くとも１つの他のバスに相互接続するための、第２の複
数個のプログラム可能相互接続点とを含む、請求項１に
記載の相互接続構造。
【請求項５】　　複数個の水平セグメントのサブセット
の各メンバが第１の端部で垂直バスＶＢｉ　との交点で
の切換手段に接続され、かつ第２の端部で、垂直バスＶ
Ｂｍ　との交点での切換手段に接続され、そこにおいて
ｍ＝１＋ｋでありかつｋは１よりも大きい、請求項１に
記載の相互接続構造。
【請求項６】　　複数個の垂直セグメントのサブセット
の各メンバが第１の端部で水平バスＶＢｉ　との交点で
の切換手段に接続され、かつ第２の端部で水平バスＨＢ
ｍ　との交点での切換手段に接続され、そこにおいてｍ
＝１＋ｋであり、かつｋは１よりも大きい、請求項１に
記載の相互接続構造。
【請求項７】　　各々の水平バスがＮ水平セグメントを
含み、かつ切換手段の複数個のサブセットの各メンバは
切換手段の左側上でのＭ水平接続、および切換手段の右
側上でのＭ水平接続を含み、そこではＭはＮよりも少な
く、かつそこにおいて、少なくとも、サブセットの１つ
のメンバが位置付けられる交点を介する（Ｎ−Ｍ）水平
セグメントが論理セルの２つまたはそれ以上の列にかか
る、請求項１に記載の相互接続構造。
【請求項８】　　各々の垂直バスがＮ垂直セグメントを
含み、かつ複数個の切換手段のサブセットの各メンバは
切換手段の左側上でのＭ垂直接続、および切換手段の右
側上でのＭ垂直接続を含み、そこではＭはＮよりも少な
く、かつそこにおいて、少なくとも、サブセットの１つ
のメンバが位置付けられる交点を介する（Ｎ−Ｍ）垂直
セグメントが論理セルの２つまたはそれ以上の行にかか
る、請求項１に記載の相互接続構造。
【請求項９】水平バスの各々におけるアレイを横切って
延在する水平制御線と、垂直バスの各々におけるアレイ
を横切って延在する垂直制御線と、各々が所与のバス内
の制御線に接続され、構成記憶装置内のプログラムデー
タに応答して、所与のバスに隣接する論理セルおよび入
力／出力セルのそれぞれの出力を制御線に相互接続する
ための、第１の複数個のプログラム可能相互接続点と、
各々が所与のバス内の制御線に接続され、制御線に隣接
する論理セルおよび入力／出力セルのそれぞれの入力を
相互接続するための、第２の複数個の相互接続点と、制
御信号を導電線に駆動するための手段と、各々がそれぞ
れのバス内の制御線に、かつ導電線に結合され、構成記
憶装置内のプログラムデータに応答して、信号をそれぞ
れのバス内の制御線から導電線に駆動するための、また
は信号を導電線からそれぞれのバス内の制御線に駆動す
るための、複数個の構成可能制御線駆動手段とをさらに
含む、請求項１に記載の相互接続構造。
【請求項１０】　　少なくとも１つの水平セグメントに
結合され、構成記憶装置内のプログラムデータに応答し
て、第１の方向に伝播する１つの水平セグメント上の信
号を再電力付与するために、第２の方向に伝播する１つ
の水平セグメント上の信号を再電力付与するためにまた
は第１の方向もしくは第２の方向のいずれかに伝播する
信号を通過させるために構成可能である、構成可能再電
力付与手段をさらに含む、請求項１に記載の相互接続構
造。
【請求項１１】　　少なくとも１つの垂直セグメントに
結合され、構成記憶装置内のプログラムデータに応答し
て、第１の方向に伝播する１つの垂直セグメント上の信
号を再電力付与するために、第２の方向に伝播する１つ
の垂直セグメント上の信号を再電力付与するために、ま
たは第１の方向もしくは第２の方向のいずれかに伝播す
る信号を通過させるために構成可能である、構成可能再
電力付与手段をさらに含む、請求項１に記載の相互接続
構造。
【請求項１２】　　構成可能相互接続構造が論理セルの
入力および出力に関して対称的に配置される、請求項１
に記載の相互接続構造。
【請求項１３】　　少なくとも１つの水平セグメントに
接続された複数個の相互接続点が論理セルの入力への直
接接続の第１のサブセットおよびプログラム可能相互接
続手段の第２のサブセットを含み、構成記憶装置に結合
され、構成記憶装置内のプログラムデータに応答して、
論理セルのそれぞれの入力または出力をそれぞれの水平
セグメントに相互接続する、請求項１に記載の相互接続
構造。
【請求項１４】　　少なくとも１つの垂直セグメントに
接続された複数個の相互接続点が論理セルの入力への直
接接続の第１のサブセットおよびプログラム可能相互接
続手段の第２のサブセットを含み、構成記憶装置に結合
され、構成記憶装置内のプログラムデータに応答して、
論理セルのそれぞれの入力または出力をそれぞれの垂直
セグメントに相互接続する、請求項１に記載の相互接続
構造。
【請求項１５】　　構成可能論理装置のための構成可能
相互接続構造であって、その構成可能論理装置はユーザ
規定データ処理機能を特定するプログラムデータをスト
アする構成記憶装置、Ｃ列およびＲ行からなるアレイ内
に配列された構成可能論理セルＣＬｃ　，ｒ　のアレイ
を含み、そこでは範囲１ないしＣにおいてｃが列を指定
し、かつ範囲１ないしＲにおいてｒが行を指定し、構成
可能論理セルＣＬｃ　，ｒ　の各々は複数個の入力およ
び出力を有し、構成記憶装置に結合され、かつそれぞれ
の複数個の入力に供給されるセル入力信号に応答してか
つ構成記憶装置内のプログラムデータに応答して、それ
ぞれの複数個の出力でセル出力信号を発生し、複数個の
構成可能入力／出力セルを含み、各々は入力／出力パッ
ドに結合されかつ入力および出力を有し、さらに構成記
憶装置に結合され、構成記憶装置内のプログラムデータ
に応答して、それぞれの入力／出力パッドとそのそれぞ
れの入力および出力との間に構成可能インタフェースを
設け、構成可能相互接続構造は、ｉが１ないしＲ＋１に
等しい、アレイ内の行に沿う複数個の水平バスＨＢｉ　
、およびｊがｉないしＣ＋１に等しい、アレイの列に沿
う複数個の垂直バスＶＢｊ　と、各々が複数個の水平接
続および複数個の垂直接続を有し、構成記憶装置内のプ
ログラムデータに応答して、水平または垂直接続のそれ
ぞれの１つずつを相互接続するため、水平および垂直バ
スのそれぞれの交点での複数個の切換手段とを含み、そ
の複数個の水平バスの各々は、複数個の導電性水平セグ
メントを含み、その複数個の水平セグメントの少なくと
も１つは第１の端部が垂直バスＶＢｊ　との交点での切
換手段の水平接続に接続されかつ第２の端部が別の垂直
バスＶＢｋ　との交点での切換手段の水平接続に接続さ
れ、かつ各々は構成可能論理セルおよび入力／出力セル
のそれぞれの入力または出力をそれぞれの水平セグメン
トに相互接続するために、複数個の相互接続点に接続さ
れ、さらに、複数個の導電性水平の長い線を含み、各々
はアレイを横切って延在し、かつ各々は、構成記憶装置
内のプログラムデータに応答して、構成可能論理セルお
よび入力／出力セルのそれぞれの出力をそれぞれの水平
の長い線に相互接続するために複数個のプログラム可能
相互接続点に接続され、かつ各々は構成可能論理セルへ
のそれぞれの複数個の入力にまたはそれぞれの水平の長
い線に隣接する入力／出力セルに直接に接続され、その
複数個の垂直バスの各々は、複数個の導電性垂直セグメ
ントを含み、複数個の垂直セグメントの少なくとも１つ
は第１の端部が水平バスＨＢｉ　との交点での切換手段
の垂直接続に接続され、かつ第２の端部が別の水平バス
ＨＢｍ　との交点での切換手段の垂直接続に接続されか
つ各々は構成可能論理セルおよび入力／出力セルのそれ
ぞれの入力または出力をそのそれぞれの垂直セグメント
に相互接続するために、複数個の相互接続点に接続され
、複数個の導電性垂直の長い線を含み、各々はアレイを
横切って延在し、かつ各々は構成記憶装置内のプログラ
ムデータに応答して、構成可能論理セルおよび入力／出
力セルのそれぞれの出力をそれぞれの垂直の長い線に相
互接続するために、複数個のプログラム可能相互接続点
に接続され、かつ各々は構成可能論理セルへのそれぞれ
の複数個の入力にまたはそれぞれの長い垂直線に隣接す
る入力／出力セルに接続され、さらに、各々が構成記憶
装置内のプログラムデータに応答して、それぞれの水平
セグメントと垂直の長い線またはそれぞれの垂直セグメ
ントと水平の長い線を相互接続するための、水平および
垂直バスのそれぞれの交点での、複数個のプログラム可
能相互接続手段とを含む、構成可能相互接続構造。
【請求項１６】　　複数個の水平セグメントの少なくと
も１つは第１の端部が、ｊが１ないしＣ−１に等しい、
垂直バスＶＢｊ　との交点での切換手段の水平接続に接
続され、かつ第２の端部が垂直バスＶＢｋ　との交点で
の切換手段の水平接続に接続され、そこにおいてｋ＝ｊ
＋２である、請求項１５に記載の相互接続構造。
【請求項１７】　　複数個の垂直セグメントの少なくと
も１つは第１の端部が、ｊが１ないしＲ−１に等しい、
水平バスＨＢｊ　との交点での切換手段の垂直接続に接
続され、かつ第２の端部が水平バスＨＢｋ　との交点で
の切換手段の垂直接続に接続され、そこにおいてｋ＝ｊ
＋２である、請求項１５に記載の相互接続構造。
【請求項１８】　　複数個のバスの少なくとも１つのバ
スがアレイを横切って延在する導電性のコミットされな
い長い線を含み、各々がコミットされない長い線に接続
され、構成記憶装置内のプログラムデータに応答して、
１つのバスに隣接する構成可能論理セルおよび入力／出
力セルのそれぞれの出力をコミットされない長い線に相
互接続するための第１の複数個のプログラム可能相互接
続点と、各々がコミットされない長い線に接続され、構
成記憶装置内のプログラムデータに応答して、コミット
されない長い線を複数個のバスの別のものへ相互接続す
るための、第２の複数個のプログラム可能相互接続点と
を含む、請求項１５に記載の相互接続構造。
【請求項１９】　　複数個の水平セグメントのサブセッ
トの各メンバが第１の端部で垂直バスＶＢｉ　との交点
での切換手段に接続され、かつ第２の端部で垂直バスＶ
Ｂｍ　との交点での切換手段に接続され、そこではｍ＝
１＋ｋでありｋは１よりも大きい、請求項１５に記載の
相互接続構造。
【請求項２０】　　複数個の垂直セグメントのサブセッ
トの各メンバが第１の端部で水平バスＨＢｉ　との交点
での切換手段に接続され、かつ第２の端部で水平バスＨ
Ｂｍ　との交点での切換手段に接続され、そこではｍ＝
１＋ｋであり、ｋは１よりも大きい、請求項１５に記載
の相互接続構造。
【請求項２１】　　各々の水平バスがＮ水平セグメント
を含み、かつ複数個の切換手段のサブセットの各メンバ
が切換手段の左側上でのＭ水平接続および切換手段の右
側上でのＭ水平接続を含み、そこではＭはＮより少なく
、かつそこにおいて少なくとも、サブセットの１つのメ
ンバが位置付けられる交点を介する（Ｎ−Ｍ）水平セグ
メントが構成可能論理セルの２つまたはそれ以上の列に
かかる、請求項１５に記載の相互接続構造。
【請求項２２】　　各々の垂直バスがＮ垂直セグメント
を含み、かつ複数個の切換手段のサブセットの各メンバ
が切換手段の左側上でのＭ垂直接続および切換手段の右
側上でのＭ垂直接続を含み、そこではＭはＮよりも少な
く、かつそこにおいて少なくとも、サブセットの１つの
メンバが位置付けられる交点を介する（Ｎ−Ｍ）垂直セ
グメントが構成可能論理セルの２つまたはそれ以上の行
にかかる、請求項１５に記載の相互接続構造。
【請求項２３】　　水平バスの各々においてアレイを横
切って延在する水平制御線と、垂直バスの各々において
アレイを横切って延在する垂直制御線と、各々が所与の
バス内の制御線に接続され、構成記憶装置内のプログラ
ムデータに応答して、所与のバスに隣接する構成可能論
理セルおよび入力／出力セルのそれぞれの出力を制御線
に相互接続するための、第１の複数個のプログラム可能
相互接続点と、各々が所与のバス内の制御線に接続され
、制御線に隣接する構成可能論理セルおよび入力／出力
セルのそれぞれの入力を相互接続するための、第２の複
数個の相互接続点と、導電線への制御信号を駆動するた
めの、手段と、各々がそれぞれのバス内の制御線および
導電線に結合され、構成記憶装置内のプログラムデータ
に応答して、信号をそれぞれのバス内の制御線から導電
線に駆動するための、または信号を導電線からそれぞれ
のバス内の制御線に駆動するための、複数個の構成可能
制御線駆動手段とをさらに含む、請求項１５に記載の相
互接続構造。
【請求項２４】　　少なくとも１つの水平セグメントに
結合され、構成記憶装置内のプログラムデータに応答し
て、第１の方向に伝播する１つの水平セグメント上の信
号を再電力付与するために、第２の方向に伝播する１つ
の水平セグメント上の信号を再電力付与するために、ま
たは第１の方向または第２の方向のいずれかに伝播する
信号を通過させるために構成可能である、構成可能再電
力付与手段をさらに含む、請求項１５に記載の相互接続
構造。
【請求項２５】　　構成可能相互接続構造が構成可能論
理セルの入力および出力に関して対称的に配置される、
請求項１５に記載の相互接続構造。
【請求項２６】　　少なくとも１つの水平セグメントに
接続された複数個の相互接続点が構成可能論理セルの入
力への直接接続の第１のサブセットおよびプログラム可
能相互接続手段の第２のサブセットを含み、構成記憶装
置に結合され、構成記憶装置内のプログラムデータに応
答して、構成可能論理セルのそれぞれの入力または出力
をそれぞれの水平セグメントに相互接続する、請求項１
５に記載の相互接続構造。
【請求項２７】　　少なくとも１つの垂直セグメントに
接続された複数個の相互接続点が構成可能論理セルの入
力への直接接続の第１のサブセットおよびプログラム可
能相互接続手段の第２のサブセットを含み、構成記憶装
置に結合され、構成記憶装置内のプログラムデータに応
答して、構成可能論理セルのそれぞれの入力または出力
をそれぞれの垂直セグメントに相互接続する、請求項１
５に記載の相互接続構造。
【請求項２８】　　構成可能論理装置のための構成可能
相互接続構造であって、その構成可能論理装置はユーザ
規定データ処理機能を特定するプログラムデータをスト
アする構成記憶装置、Ｃ列およびＲ行からなるアレイ内
に配列された構成可能論理セルＣＬｃ　，ｒ　のアレイ
を含み、そこでは範囲１ないしＣにおいてｃが列を指定
しかつ範囲１ないしＲにおいてｒが行を指定し、構成可
能論理セルＣＬｃ　，ｒ　の各々は複数個の入力および
出力を有し、かつ構成記憶装置に結合され、さらにそれ
ぞれの複数個の入力に供給されたセル入力信号に応答し
てかつ構成記憶装置内のプログラムデータに応答して、
それぞれの複数個の出力でセル出力信号を発生し、複数
個の構成可能入力／出力セルを含み、各々は入力／出力
パッドに結合されかつ入力および出力を有し、かつ構成
記憶装置に結合され、構成記憶装置内のプログラムデー
タに応答して、それぞれの入力／出力パッドとそれぞれ
の入力および出力との間に構成可能インタフェースを設
け、構成可能相互接続構造は、ｉが１ないしＲ＋１に等
しい、アレイ内の行に沿う複数個の水平バスＨＢｉ　お
よびｊが１ないしＣ＋１に等しい、アレイの列に沿う、
複数個の垂直バスＶＢｊ　と、各々が複数個の水平接続
および複数個の垂直接続を有し、構成記憶装置内のプロ
グラムデータに応答して水平または垂直接続のそれぞれ
１つずつを相互接続するための、水平および垂直バスの
それぞれの交点での、複数個の切換手段とを含み、その
複数個の水平バスの各々は、複数個の導電性水平セグメ
ントを含み、複数個の水平セグメントのうちの少なくと
も１つは第１の端部が垂直バスＶＢｊ　との交点での切
換手段の水平接続に接続され、かつ第２の端部が別の垂
直バスＶＢｋとの交点での切換手段の水平接続に接続さ
れ、かつ各々は構成可能論理セルおよび入力／出力セル
のそれぞれの入力または出力をそれぞれの水平セグメン
トに相互接続するために、複数個の相互接続点に接続さ
れ、さらに、複数個の導電性水平の長い線を含み、各々
はアレイを横切って延在し、かつ各々は構成記憶装置内
のプログラムデータに応答して論理セルおよび入力／出
力セルのそれぞれの出力をそれぞれの水平の長い線に相
互接続するために、複数個のプログラム可能相互接続点
に接続され、かつ各々は構成可能論理セルへのそれぞれ
の複数個の入力にまたはそれぞれの水平の長い線に隣接
する入力／出力セルに直接に接続され、複数個の導電性
コミットされない水平の長い線を含み、各々はアレイを
横切って延在し、かつ各々は構成記憶装置内のプログラ
ムデータに応答して、構成可能論理セルおよび入力／出
力セルのそれぞれの出力をそれぞれの水平のコミットさ
れない長い線に相互接続するために、複数個のプログラ
ム可能相互接続点に接続され、その複数個の垂直バスの
各々は、複数個の導電性垂直セグメントを含み、複数個
の垂直セグメントのうちの少なくとも１つは第１の端部
が水平バスＨＢｉ　との交点での切換手段の垂直接続に
接続され、かつ第２の端部が別の水平バスＨＢｍ　との
交点での切換手段の垂直接続に接続されかつ各々は構成
可能論理セルおよび入力／出力セルのそれぞれの入力ま
たは出力をそれぞれの垂直セグメントに相互接続するた
めに、複数個の相互接続点に接続され、複数個の導電性
垂直の長い線を含み、各々はアレイを横切って延在し、
かつ各々は構成記憶装置内のプログラムデータに応答し
て、構成可能論理セルおよび入力／出力セルのそれぞれ
の出力をそれぞれの垂直の長い線に相互接続するために
、複数個のプログラム可能相互接続点に接続され、かつ
各々は構成可能論理セルへのそれぞれの複数個の入力に
またはそれぞれの長い垂直線に隣接する入力／出力セル
に直接に接続され、複数個の導電性コミットされない垂
直の長い線を含み、各々はアレイを横切って延在し、か
つ各々は構成記憶装置内のプログラムデータに応答して
、構成可能論理セルおよび入力／出力セルのそれぞれの
出力をそれぞれの垂直のコミットされない長い線に相互
接続するために、複数個のプログラム可能相互接続点に
接続され、各々が構成記憶装置内のプログラムデータに
応答して、それぞれの水平セグメントおよび垂直の長い
線またはそれぞれの垂直セグメントおよび水平の長い線
を相互接続するための、水平および垂直バスのそれぞれ
の交点での、第１の複数個のプログラム可能相互接続手
段と、各々が構成記憶装置内のプログラムデータに応答
して、それぞれの水平セグメントおよび垂直のコミット
されない長い線またはそれぞれの垂直セグメントおよび
水平のコミットされない長い線を相互接続するための、
水平および垂直バスのそれぞれの交点での、第２の複数
個のプログラム可能相互接続手段とを含む、構成可能相
互接続構造。
【請求項２９】　　複数個の水平セグメントのサブセッ
トの各メンバが第１の端部で垂直バスＶＢｉ　との交点
での切換手段に接続され、かつ第２の端部で垂直バスＶ
Ｂｍ　との交点での切換手段に接続され、そこではｍ＝
１＋ｋでありｋは１よりも大きい、請求項２８に記載の
相互接続構造。
【請求項３０】　　複数個の垂直セグメントのサブセッ
トの各メンバが第１の端部で水平バスＨＢｉ　との交点
での切換手段に接続され、かつ第２の端部で水平バスＨ
Ｂｍ　との交点での切換手段に接続され、そこではｍ＝
１＋ｋでありｋは１よりも大きい、請求項２８に記載の
相互接続構造。
【請求項３１】　　各々の水平バスがＮ水平セグメント
を含み、かつ複数個の切換手段のサブセットの各メンバ
が切換手段の左側上でのＭ水平接続および切換手段の右
側上でのＭ水平接続とを含み、そこではＭはＮより少な
く、かつそこにおいて少なくとも、サブセットの１つの
メンバが位置付けられる交点を介するＮ−Ｍ水平セグメ
ントが構成可能論理セルの２つまたはそれ以上の列にか
かる、請求項２８に記載の相互接続構造。
【請求項３２】　　各々の垂直バスがＮ垂直セグメント
を含み、かつ複数個の切換手段のサブセットの各メンバ
が切換手段の左側上でのＭ垂直接続および切換手段の右
側上でのＭ垂直接続を含み、そこではＭはＮよりも少な
く、かつそこにおいて少なくとも、サブセットの１つの
メンバが位置付けられる交点を介するＮ−Ｍ垂直セグメ
ントが構成可能論理セルの２つまたはそれ以上の行にか
かる、請求項２８に記載の相互接続構造。
【請求項３３】　　水平バスの各々におけるアレイを横
切って延在する水平制御線と、垂直バスの各々における
アレイを横切って延在する垂直制御線と、各々が所与の
バス内の制御線に接続され、構成記憶装置内のプログラ
ムデータに応答して、所与のバスに隣接する構成可能論
理セルおよび入力／出力セルのそれぞれの出力を制御線
に相互接続するための、第１の複数個のプログラム可能
相互接続点と、各々が所与のバス内の制御線に接続され
、制御線に隣接する構成可能論理セルおよび入力／出力
セルのそれぞれの入力を相互接続するための、第２の複
数個の相互接続点と、制御信号を導電線に駆動するため
の手段と、各々がそれぞれのバス内の制御線にかつ導電
線に結合され、構成記憶装置内のプログラムデータに応
答して、信号をそれぞれのバス内の制御線から導電線に
駆動するための、または導電線からそれぞれのバス内の
制御線に駆動するための、複数個の構成可能制御線駆動
手段とをさらに含む、請求項２８に記載の相互接続構造
。
【請求項３４】　　少なくとも１つの水平セグメントに
結合され、構成記憶装置内のプログラムデータに応答し
て、第１の方向に伝播する１つの水平セグメント上の信
号を再電力付与するために、第２の方向に伝播する１つ
の水平セグメント上の信号を再電力付与するために、ま
たは第１の方向または第２の方向のいずれかに伝播する
信号を通過させるために構成可能である、構成可能再電
力付与手段をさらに含む、請求項２８に記載の相互接続
構造。
【請求項３５】　　少なくとも１つの垂直セグメントに
結合され、構成記憶装置内のプログラムデータに応答し
て、第１の方向に伝播する１つの垂直セグメント上の信
号を再電力付与するために、第２の方向に伝播する１つ
の垂直セグメント上の信号を再電力付与するために、ま
たは第１の方向または第２の方向のいずれかに伝播する
信号を通過させるために構成可能である、構成可能再電
力付与手段をさらに含む、請求項２８に記載の相互接続
構造。
【請求項３６】　　構成可能相互接続構造が構成可能論
理セルの入力および出力に関して対称的に配置される、
請求項２８に記載の相互接続構造。
【請求項３７】　　少なくとも１つの水平セグメントに
接続された複数個の相互接続点が構成可能論理セルの入
力への直接接続の第１のサブセットおよびプログラム可
能相互接続手段の第２のサブセットを含み、構成記憶装
置に結合され、構成記憶装置内のプログラムデータに応
答して、構成可能論理セルのそれぞれの入力または出力
をそれぞれの水平セグメントに相互接続する、請求項２
８に記載の相互接続構造。
【請求項３８】　　少なくとも１つの垂直セグメントに
接続された複数個の相互接続点が構成可能論理セルの入
力への直接接続の第１のサブセットおよびプログラム可
能相互接続手段の第２のサブセットを含み、構成記憶装
置に結合され、構成記憶装置内のプログラムデータに応
答して、構成可能論理セルのそれぞれの入力または出力
をそれぞれの垂直セグメントに相互接続する、請求項２
８に記載の相互接続構造。