JPS5833977B2 - アレイプロセツサ - Google Patents

アレイプロセツサ

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JPS5833977B2
JPS5833977B2 JP54044120A JP4412079A JPS5833977B2 JP S5833977 B2 JPS5833977 B2 JP S5833977B2 JP 54044120 A JP54044120 A JP 54044120A JP 4412079 A JP4412079 A JP 4412079A JP S5833977 B2 JPS5833977 B2 JP S5833977B2
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JP
Japan
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array
chip
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integrated circuit
chips
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JP54044120A
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JPS54144843A (en
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スチユアート・フイデイアン・レツダウエイ
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INTAANASHONARU KONPYUUTAAZU Ltd
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INTAANASHONARU KONPYUUTAAZU Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023—Two dimensional arrays, e.g. mesh, torus

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  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明はアレイプロセッサに関する。
アレイプロセッサは制（財）信号の共通の流れの制（財
）のもとて並列に別々なデータの流れとして作動可能で
ある複数個の処理素子を備えているデータ処理方式とし
てここに定義される。
かくしてすべての素子は基本的に同じ作動シーケンス（
個々の素子内で活動ピットによりまたは素子の特定のグ
ループを指定する制の信号により修飾が可能であるとし
て）であるが、異るデータを遂行する。
かかるプロセッサで素子の数だけ多くの作動が同時に遂
行されるので、データ生産は非常に高速になりうる。
かかるプロセッサにおいて、処理素子は隣接素子にデー
タを伝送することを可能にするデータ通路により互に接
続される。
たとえば２次元矩形列において、各素子は東西南北方向
にその４つの最も近い仲間に接続される。
その反復的な構造のため、アレイプロセッサは集積回路
技術による実施が特に適する。
特に各処理素子は矩形の大規模集積回路ＬＳＩチップと
して形成され、すなわち好ましくは、処理素子の副アレ
イが単−ＬＳＩチップとして形成されうる。
集積回路技術においては、ゲートに対するコストは低い
が、ピンに対するコストは比較的高い。
それゆえ、各チップの接続の数をできるだけ少くするこ
とが好ましい。
本発明の１つの目的は隣接処理素子間の所定手順データ
のために処理チップに必要とされるピンの数に減少する
ことにある。
本発明によれば、矩形配列で行および列に配置された複
数の集積回路チップを備えたアレイプロセッサにおいて
、 各集積回路チップ１０は処理素子ＰＥ１１゜ＰＥＩ ２
．ＰＥ２１ 、ＰＥ２２の副アレイを有し、各集積回路
チップの副アレイの端に沿った前記処理素子は外部接続
ピンを介して隣接するチップの副アレイの端に沿った処
理素子に接続されており、こ この接続は各集積回路チップの副アレイにおいて−の対
角にある処理素子（ＰＥ１１ 、ＰＥ２２から隣接する
２つの集積回路チップにおける２つの処理素子に対して
１つの外部接続ピンＮＷ、ＳＥによりなされていること
を特徴とするアレイプロセッサを提供する。
各分岐通路に接続されたピンの少くとも１つが２つまた
はそれ以上の異るデータ通路間で事実上共用されること
がわかる。
それゆえ必要とされるピン数は減少される。
以下本発明によるアレイプロセッサの一実施例について
図面を参照して説明する。
第１図は２×２の副アレイに配列された４つの処理素子
ＰＥＩ １ 、ＰＥ１２．ＰＥ２１ 、ＰＥ２２を含む
ＬＳＩチップを示す。
完成されたアレイプロセッサにおいて、各素子は東西南
北方向のその最も近い仲間に接続される。
同じチップの素子間（たとえばＰＥ１１とＰＥ１２間）
の接続はもちろんチップそれ自身内の内部接続の手段に
より形成される。
しかるに他のチップの素子への接続はチップの外部ピン
の方法で行なわれねばならない。
−見して、チップの各素子から２個づつ、合計８個のピ
ンがこの目的のために必要であることがわかるであろう
。
しかるにここに示した実施例においては、わずか６個の
ピン（Ｎ、Ｅ、ＳＥ、Ｓ。
ＷおよびＮＷで指示された）がこの目的のために各チッ
プに設けられる。
かくして各チップにつき２個のピンが減少され、これは
重要かつ価値ある節約である。
もちろん第１図に示されたこれらに付加して、各チップ
が電源人力、制御コードなど他の複数個のピンを有する
ことが理解される。
第２図を参照すると、第１図に示されたような多数のチ
ップが２方向矩形列に互に接続されている。
すべてのチップは同一である。しかしながら図示のよう
に、一つおきの縦列のチップは１８０゜回転され、その
結果偶数縦列のチップはそのＮピンが実際には“南”を
向く。
この理由は後に説明される。
各”対角線”ピン（ＮＷまたはＳＥ）はその対角線ピン
に最も近い２つの隣接ピンの各々で最も近い非対角線ピ
ンに接続される。
かくして、これらの対角線ピンへの接続が３つ分岐を有
するすることが理解されつる。
第２図はまた所定手順コードがすべてのチップに伝送さ
れる方法を示す。
このコードは２つのピットＲ１，Ｒ２からなり、その意
味は以下の通りである。
Ｒ１Ｒ２方向 ００北 ０１東 １０南 １１西 第２図に示すように、ビットＲ１は偶数縦列について逆
転される。
これはこれらの縦列が１８０゜だけ回転されていること
による。
第３図を参照すると、これは各チップに組み込まれるデ
コード回路を示す。
この回路は所定手順コードＲ１，Ｒ２（偶数縦列の場合
はＲ１，８，２）を解読し、４つの制何線Ｎ０ＲＴＨ，
ＥＡＳＴ、５ＯＵＴＨおよびＷＥＳＴの適当な１つに２
進数の”１″を生ずる。
デローダはまた制御信号ＲＯＵＴＥｔ−受ける。ＲＯＵ
ＴＥ＝１のときデコーダは可能にされるが、ＲＯＵＴＥ
＝Ｏのときはそれは不可能にされ、かつすべての４つの
制何線はＯｊｔに保持される。
第４〜７図はチップの４つの処理素子ＰＥ１１〜ＰＥ２
２、並びにこれらの素子間およびピンＮ。
Ｅ、ＳＥ、Ｓ、ＷおよびＮＷの接続を制御するゲートヲ
示す。
各処理素子の内部構造はこの発明の一部を形成しないの
でこの明細書においてはこれ以上の説明ｃコされない。
しかしそれは我々の英国特許第１，４４５，７１４号明
細書または係属中の英国特許出願１０８７３／７６に述
べられたももと同様である。
各処理素子は２つの出力ＡおよびＢを有する。
出力Ａは隣接素子に所定手順のためのデータを生じ、−
力出力Ｂは後述される列応答信号を形成するためのデー
タを生ずる。
発明のある形態においては、信号出力は両方ともこれら
の機能に役立ちうる。
さて第４図を参照すると、処理素子ＰＥＩＩへの入力が
３つの原因の１つから選択される。
（ａ）ＮＯＲＴＨ＝１で処理素子ＰＦ２１からの出力Ａ
２１が選択されるとき。
（ｂ）ＷＥＳＴ＝１で素子ＰＥ１２からの出力Ａ１２が
選択されるとき。
（ｃ）ＳＯＵＴＨ＝１またはＥＡＳＴ＝１でＮＷビンか
らの人力選択されるとき。
さらにＷＥＳＴ＝１またはＮ０ＲＴＨ＝１のとき、隣接
チップの素子への所定手順のため素子ＰＨ１１からの出
力Ａ１１がピンＮＷに適用される場合でもよい。
他の素子ＰＥ１２．ＰＥ２１およびＰＥ２２のゲート回
路は第５〜７図に示され、かつ第４図のそれと非常に似
ている。
それゆえこれらの図を詳細に説明することは必要ではな
い。
第４〜７図に小された回路は、データが方向コードの値
にしたがって隣接処理素子間の正確な方向に所定手順で
送られることを確保することが理解されつる。
たとえばもし方向コードＲ１，Ｒ２が（０，０）なら各
素子の出力Ａはその北側の仲間の入力に発送される。
また各３つの分岐した接続について、いずれかの与えら
れた時点で１つの分岐のみがデータを送ることを許され
、かつ１つのみがデータを受けることを許され、第３の
分岐は不可能にされ、それゆえ送ることも受けることも
できない。
隣接素子間の所定手順データの代りに、各列毎に１組の
列応答信号を発生することが要望される。
かかる各応答信号は問題の列のすべての処理素子カラノ
出力Ｂのアンド機能からなる。
この作動モードは設定ＲＯＵＴＥ＝Ｏにより選択される
。
第４図を参照すると、ＲＯＵＴＥ＝０のときアンドゲー
ト４１が可能となり、オアゲート４２の方法によりＮＷ
ピンに適用されつるように処理素子ＰＥ１１およびＰＥ
１２からの出力Ｂ１１およびＢ１２のアンド機能を許容
する。
同様に第６図に示されるように、ＰＯ［ＪＴＥ ＝ Ｏ
のときアンドゲート６１が可能になり、オアゲート６２
の方法でＷピンに適用されるように出力Ｂ２１およびＢ
２２のアンド機能を許容する。
かくして２×２副アレイの上列の２つの素子ＰＥＩＩお
よびＰＥ１２の出力のアンド機能はＮＷピンに現われ、
−万態アレイの下列の２つの素子ＰＥ２１ 、ＰＥ２２
の出力のアンド機能はＷピンに現われる。
第８図を参照すると、これはチップの１列およびそれら
の列応答信号が形成される方法を示す。
一つおきの縦列のチップが１８０°回転されるで、隣接
列の素子の応答ピンＮＷおよびＷがデータ通路の手段に
よりすでに互に接続され、それが素子間の所定手順デー
タのために使用されることが理解されうる。
かかる各通路に現われる信号はそれが接続される２つの
応答ピンの出力のワイヤードアンド機能であり、かくし
て４つの処理素子からのＢ出力のアンド機能である。
回路からの出力はかかるワイヤード論理を可能にするよ
うに６オープンコレクタ”型であるものと仮定される。
この図に示されるように、各列からのこれらのアンド機
能は所望の列応答信号を発生するように各列毎にアンド
回路８１ですべていっしょに結合される。
一つおきの列にチップ’ｋ１８０’回転する理由がここ
に認識されつる。
この特徴は列の４つの素子のアンド結合がチップにどん
な余分な外部接続もなく形成され、かくしてアンド回路
８１の入力の数を減少することを可能にする。
アンド回路における複雑さの減少は１８０’回転により
必要となる付加的インバータ（第２図）補償して余りあ
ることがわかる。
最後の節で説明した特徴は係属中の英国特許出願第１７
４０４／７８の要旨を形成する。
【図面の簡単な説明】
第１図は処理素子の副アレイを実施しているＬＳＩチッ
プを示し、第２図はＬＳＩチップがアレイプロセッサを
形成するように接続された方法を示し、第３図は各チッ
プのデコード回路を示し、第４〜７図はチップの種々の
ゲート回路を示し、第８図は列応答信号が列から引き渡
される方法を示す。 ＰＥＩ １ 、ＰＥＩ ２ 、ＰＥ２１ 、ＰＥ２２・
・・・・・処理素子、Ｎ、Ｅ、ＳＥ、Ｓ、Ｗ、ＮＷ・・
・・・・ピン、Ｒ１，Ｒ２・・・・・・方向コード、Ｒ
ＯＵＴＥ・・・・・・制御信号、４１．６１，８１・・
・・・・アンド回路、４２，６２・・・・・・オア回路
。

Claims (1)

  1. 【特許請求の範囲】 １ 矩形配列で行および列に配置された複数の集積回路
    チップ４備えたアレイプロセッサにわいて、各集積回路
    チップ１０は処理素子ＰＨ１１。 ＰＥＩ ２ 、ＰＥ２１ 、ＰＥ２２の副アレイを有し
    、各集積回路チップの副アレイの端に沿った前記処理素
    子は外部接続ピンを介して隣接するチップの副アレイの
    端に沿った処理素子に接続されており、 この接続は各集積回路チップの副チップにおいて−の対
    角にある処理素子ＰＥＩ １ 、ＰＥ２２から隣接する
    ２つの集積回路チップにおける２つの処理素子に対して
    １つの外部接続ピンＮＷ、ＳＥによりなされていること
    を特徴とするアレイプロセッサ。
JP54044120A 1978-05-03 1979-04-11 アレイプロセツサ Expired JPS5833977B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB1740378 1978-05-03

Publications (2)

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JPS54144843A JPS54144843A (en) 1979-11-12
JPS5833977B2 true JPS5833977B2 (ja) 1983-07-23

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ID=10094585

Family Applications (1)

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JP54044120A Expired JPS5833977B2 (ja) 1978-05-03 1979-04-11 アレイプロセツサ

Country Status (4)

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US (1) US4270170A (ja)
JP (1) JPS5833977B2 (ja)
DE (1) DE2916066C3 (ja)
FR (1) FR2425058A1 (ja)

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