JP2509947B2 - ネットワ−ク制御方式 - Google Patents
ネットワ−ク制御方式Info
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
- G06F15/17343—Direct connection machines, e.g. completely connected computers, point to point communication networks wherein the interconnection is dynamically configurable, e.g. having loosely coupled nearest neighbor architecture
Description
【発明の詳細な説明】 〔目 次〕 概 要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 第１実施例（第２図〜第５図） 第２実施例（第６図、第７図） 発明の効果 〔概 要〕 複数プロセッサを相互接続するネットワークの制御に
関し、 超立方体型ネットワークの全ノード対全ノード通信を
均等に疏通させ、ネットワーク内に輻輳を発生させない
制御を経済的に実現できるネットワーク制御方式を目的
とし、ｄを０以上の整数として、2d個のノードが、各該
ノードに接続された各ｄ組のリンクによって、各該ノー
ドがｄ次元の超立方体型のネットワークの各頂点をなす
ように相互に接続され、且つ各該ノードにおいては、各
該ノードごとに設けられた入出力リンクにより、該ノー
ドと装置との間を接続し、これにより各該ノードを経由
した２つの装置相互間の通信路を構成するように制御し
たネットワーク制御方式において、 2d個のフェーズに対応する、2d個の異なる接続パター
ンを設定し、 各該ノードにおいては、該フェーズを指定する信号に
同期して、各該ノードに結合された該リンク相互間の接
続及び該リンクと該入出力リンクとの接続を、該接続パ
ターンに従って制御するように構成されている。
関し、 超立方体型ネットワークの全ノード対全ノード通信を
均等に疏通させ、ネットワーク内に輻輳を発生させない
制御を経済的に実現できるネットワーク制御方式を目的
とし、ｄを０以上の整数として、2d個のノードが、各該
ノードに接続された各ｄ組のリンクによって、各該ノー
ドがｄ次元の超立方体型のネットワークの各頂点をなす
ように相互に接続され、且つ各該ノードにおいては、各
該ノードごとに設けられた入出力リンクにより、該ノー
ドと装置との間を接続し、これにより各該ノードを経由
した２つの装置相互間の通信路を構成するように制御し
たネットワーク制御方式において、 2d個のフェーズに対応する、2d個の異なる接続パター
ンを設定し、 各該ノードにおいては、該フェーズを指定する信号に
同期して、各該ノードに結合された該リンク相互間の接
続及び該リンクと該入出力リンクとの接続を、該接続パ
ターンに従って制御するように構成されている。
本発明は、複数プロセッサを相互接続するネットワー
クの制御、特に超立方体型ネットワークにおけるネット
ワーク制御方式に関する。
クの制御、特に超立方体型ネットワークにおけるネット
ワーク制御方式に関する。
公知のように、ｄ次元の超立方体型ネットワークは、
2d個のノードのノード間を各１組のリンクで接続して、
何れのノードもｄ個の他ノードと接続するように構成し
たネットワークであり、このようなネットワークは例え
ば次のようにして構成することができる。
2d個のノードのノード間を各１組のリンクで接続して、
何れのノードもｄ個の他ノードと接続するように構成し
たネットワークであり、このようなネットワークは例え
ば次のようにして構成することができる。
即ち、2d個のノードを０〜2d−１の番号のノード名で
識別するようにして、各ノードをｄビットの２進数で表
し、各ノードは自身のノード名と１ビットのみ異なるノ
ード名を持つｄ個のノードと、各１組のリンクで接続す
る。
識別するようにして、各ノードをｄビットの２進数で表
し、各ノードは自身のノード名と１ビットのみ異なるノ
ード名を持つｄ個のノードと、各１組のリンクで接続す
る。
第９図は３次元（ｄ＝３）の超立方体型ネットワーク
の接続構成例を示す図であり、23＝８個のノード１〜８
を、ノード名（図の各ノードの下に示す）に従って、前
記の関係のノード間を接続する。
の接続構成例を示す図であり、23＝８個のノード１〜８
を、ノード名（図の各ノードの下に示す）に従って、前
記の関係のノード間を接続する。
なお、この場合に各ノードの３リンクに第１〜３の番
号を付し、ノード名の第ｉビットが異なるノードとの接
続に第ｉリンクを使用するルールにすれば、後述のよう
に制御上便利である。
号を付し、ノード名の第ｉビットが異なるノードとの接
続に第ｉリンクを使用するルールにすれば、後述のよう
に制御上便利である。
このような各ノードに、少なくとも各１個の入力及び
出力リンクで、プロセッサ等の所要の装置を接続し、任
意の２プロセッサ間の通信を行うようにする。
出力リンクで、プロセッサ等の所要の装置を接続し、任
意の２プロセッサ間の通信を行うようにする。
第10図は、そのようなネットワークの典型的な一制御
方式における、ノードの構成例を示すブロック図であ
る。
方式における、ノードの構成例を示すブロック図であ
る。
図において、各ノード19は所要数のノード間を結ぶ送
受信１対の各リンクのメッセージ送受信を制御する受信
制御部10、送信制御部11、及びプロセッサからネットワ
ークへのメッセージ入力を制御する入力制御部12、プロ
セッサのメッセージ出力を制御する出力制御部13、送受
信メッセージを一旦記憶するバッファメモリ14及び送受
信メッセージの宛先を識別して中継先を制御するルータ
15を、バス16で接続した構成とする。
受信１対の各リンクのメッセージ送受信を制御する受信
制御部10、送信制御部11、及びプロセッサからネットワ
ークへのメッセージ入力を制御する入力制御部12、プロ
セッサのメッセージ出力を制御する出力制御部13、送受
信メッセージを一旦記憶するバッファメモリ14及び送受
信メッセージの宛先を識別して中継先を制御するルータ
15を、バス16で接続した構成とする。
こゝで、受信制御部10、入力制御部12は入力されるメ
ッセージを、それぞれバッファメモリ14の所定の領域に
格納し、又送信制御部11、出力制御部12はルータ15の制
御により、指定された領域のメッセージをバッファメモ
リ14から読み出して送信する機能を持つ。
ッセージを、それぞれバッファメモリ14の所定の領域に
格納し、又送信制御部11、出力制御部12はルータ15の制
御により、指定された領域のメッセージをバッファメモ
リ14から読み出して送信する機能を持つ。
ルータ15は例えば適当な処理装置で制御のためのプロ
グラムを実行するように構成され、その処理によってバ
ッファメモリ14に格納された受信メッセージの宛先ノー
ド名を識別して中継送信先を決定し、所要の送信制御部
11、出力制御部13に指令する。
グラムを実行するように構成され、その処理によってバ
ッファメモリ14に格納された受信メッセージの宛先ノー
ド名を識別して中継送信先を決定し、所要の送信制御部
11、出力制御部13に指令する。
各ノードにおいて、プロセッサは発信するメッセージ
の例えば先頭に宛先ノード名を付して入力制御部12から
入力し、入力制御部12はバッファメモリ14の所定領域に
そのメッセージを格納し、要すればルータ15にメッセー
ジ格納を通知する。
の例えば先頭に宛先ノード名を付して入力制御部12から
入力し、入力制御部12はバッファメモリ14の所定領域に
そのメッセージを格納し、要すればルータ15にメッセー
ジ格納を通知する。
受信制御部11も、そのリンクで接続された相手ノード
から送信される前記の形式のメッセージを受信したとき
は、同様にバッファメモリ14に格納する。
から送信される前記の形式のメッセージを受信したとき
は、同様にバッファメモリ14に格納する。
ルータ15はバッファメモリ14に格納された受信メッセ
ージの先頭の宛先ノード名を、自ノード名と比較し、一
致すれば自ノード宛であるので、出力制御部13に指令し
てそのメッセージをプロセッサへ出力する。
ージの先頭の宛先ノード名を、自ノード名と比較し、一
致すれば自ノード宛であるので、出力制御部13に指令し
てそのメッセージをプロセッサへ出力する。
ノード名が自ノード名と一致しない場合には、両ノー
ド名の一致しないビットに対応する番号のリンクのうち
の１リンクの送信制御部11に、そのメッセージの送出を
指令する。その際、複数の候補リンクの何れかを選べば
よいが、例えば使用中でない（空きの）リンクの中で最
も番号の若いリンクを選択する等の制御を決めておく。
ド名の一致しないビットに対応する番号のリンクのうち
の１リンクの送信制御部11に、そのメッセージの送出を
指令する。その際、複数の候補リンクの何れかを選べば
よいが、例えば使用中でない（空きの）リンクの中で最
も番号の若いリンクを選択する等の制御を決めておく。
例えば第９図のネットワークウ例に太線で示すよう
に、ノード000からノード101へメッセージを送る場合に
は、ノード000に接続されているプロセッサから発信さ
れたメッセージが、ノード000のバッファメモリ14に入
り、そこのルータ15がメッセージの宛先101と自ノード
名000とを比較し、異なるビットに対応する第１及び第
３リンクを送信リンクの候補として検出する。
に、ノード000からノード101へメッセージを送る場合に
は、ノード000に接続されているプロセッサから発信さ
れたメッセージが、ノード000のバッファメモリ14に入
り、そこのルータ15がメッセージの宛先101と自ノード
名000とを比較し、異なるビットに対応する第１及び第
３リンクを送信リンクの候補として検出する。
こゝで、例えば第３リンクを選ぶとすると、メッセー
ジはノード000のバッファメモリ14から送信制御部11を
経て第３リンクへ送出され、ノード100の受信制御部10
によりバッファメモリ14に格納される。
ジはノード000のバッファメモリ14から送信制御部11を
経て第３リンクへ送出され、ノード100の受信制御部10
によりバッファメモリ14に格納される。
ノード100のルータ15は、前記の場合と同様にメッセ
ージの宛先101と自ノード名100との比較により、異なる
ビットに対応する第１リンクを送信リンクの候補として
検出し、メッセージはノード100のバッファメモリ14か
ら送信制御部11を経て第１リンクへ送出され、ノード10
1の受信制御部10によりバッファメモリ14に格納される
ので、ノード101ではルータ15が自ノード宛であること
を識別し、出力制御部13に指令してメッセージをプロセ
ッサへ出力する。
ージの宛先101と自ノード名100との比較により、異なる
ビットに対応する第１リンクを送信リンクの候補として
検出し、メッセージはノード100のバッファメモリ14か
ら送信制御部11を経て第１リンクへ送出され、ノード10
1の受信制御部10によりバッファメモリ14に格納される
ので、ノード101ではルータ15が自ノード宛であること
を識別し、出力制御部13に指令してメッセージをプロセ
ッサへ出力する。
以上のような各ノードの制御は、それぞれ独立に行わ
れて、ネットワーク内では一般に複数のメッセージの転
送が並列に処理されている。
れて、ネットワーク内では一般に複数のメッセージの転
送が並列に処理されている。
前記のようなネットワークでは、ノード間の通信トラ
ヒック平均的には一様に生じたとしても、一般に各リン
クを通るメッセージ量のアンバランスが生じ、その場合
にはトラヒックの集中したりリンクの終了が終わるま
で、他のリンクが空き続けるような状態になり、リンク
の利用率を低下させる可能性があり、ネットワークの処
理能力を十分利用できないという問題がある。
ヒック平均的には一様に生じたとしても、一般に各リン
クを通るメッセージ量のアンバランスが生じ、その場合
にはトラヒックの集中したりリンクの終了が終わるま
で、他のリンクが空き続けるような状態になり、リンク
の利用率を低下させる可能性があり、ネットワークの処
理能力を十分利用できないという問題がある。
又、処理能力が通信トラヒックに追随できないノード
が生じると、それでネットワークの処理能力が抑えられ
るので、前記のアンバランスを考慮して、ピーク負荷に
耐え得る十分高い処理能力のルータが各ノードに必要と
なり、その結果ネットワークのコストを高くするという
問題もある。
が生じると、それでネットワークの処理能力が抑えられ
るので、前記のアンバランスを考慮して、ピーク負荷に
耐え得る十分高い処理能力のルータが各ノードに必要と
なり、その結果ネットワークのコストを高くするという
問題もある。
本発明は、前記のような超立方体型ネットワークの全
ノード対全ノード通信をき等に疏通させて、ネットワー
ク内に輻輳を発生させない制御を経済的に実現できるネ
ットワーク制御方式を目的とする。
ノード対全ノード通信をき等に疏通させて、ネットワー
ク内に輻輳を発生させない制御を経済的に実現できるネ
ットワーク制御方式を目的とする。
第１図は、本発明の構成を示すブロック図である。
図は超立方体型ネットワークのノードの構成を示し、
ノード20の21はノード間を接続する所定数のリンク22及
びプロセッサ等の装置と接続する所定数の入力リンク23
及び出力リンク24を収容し、接続パターン設定部25が、
フェーズ信号26に同期して設定する接続パターンに従っ
て、リンク22、入力リンク23及び出力リンク24の間の接
続を行うスイッチ部である。
ノード20の21はノード間を接続する所定数のリンク22及
びプロセッサ等の装置と接続する所定数の入力リンク23
及び出力リンク24を収容し、接続パターン設定部25が、
フェーズ信号26に同期して設定する接続パターンに従っ
て、リンク22、入力リンク23及び出力リンク24の間の接
続を行うスイッチ部である。
第１図はｄ次元の超立方体型ネットワークを構成する
2d個の各ノード20の構成を示し、各ノードはｄ組のリン
ク22によって、ｄ個の他のノード20と接続され、入力リ
ンク23及び出力リンク24でプロセッサ等と接続して、任
意のプロセッサ間の通信路を構成するようにされる。
2d個の各ノード20の構成を示し、各ノードはｄ組のリン
ク22によって、ｄ個の他のノード20と接続され、入力リ
ンク23及び出力リンク24でプロセッサ等と接続して、任
意のプロセッサ間の通信路を構成するようにされる。
各ノード20において、リンク22、入力リンク23、出力
リンク24はスイッチ部21に接続される。
リンク24はスイッチ部21に接続される。
接続パターン設定部25は、全ノード20に一斉に供給さ
れる2d個のフェーズを１周期とする、フェーズ信号26に
同期して、2d個の異なる接続パターンを設定してスイッ
チ部21に供給する。
れる2d個のフェーズを１周期とする、フェーズ信号26に
同期して、2d個の異なる接続パターンを設定してスイッ
チ部21に供給する。
スイッチ部21は供給される接続パターンによって定ま
る接続により、リンク22間及びリンク22と入力リンク23
及び出力リンク24間を接続するように、１周期のフェー
ズ信号の間に2d種類の接続制御を行う。
る接続により、リンク22間及びリンク22と入力リンク23
及び出力リンク24間を接続するように、１周期のフェー
ズ信号の間に2d種類の接続制御を行う。
適当な接続パターンを設定することにより、以上の制
御の結果、１周期の間に、各ノード入力リンク23と2d個
の異なるノード（自ノードを含む）の出力リンク24の各
々との間に通信路が設定されるフェーズが必ず存在する
ようにすることができる。
御の結果、１周期の間に、各ノード入力リンク23と2d個
の異なるノード（自ノードを含む）の出力リンク24の各
々との間に通信路が設定されるフェーズが必ず存在する
ようにすることができる。
従ってネットワーク内には、メッセージの中継におい
てリンクの空きを待つような輻輳状態は発生せず、全ノ
ード対全ノードの均等な通信の疎通を維持することがで
きる。
てリンクの空きを待つような輻輳状態は発生せず、全ノ
ード対全ノードの均等な通信の疎通を維持することがで
きる。
以下の本発明の実施例の説明において、４次元超立方
体型ネットワークを例とする。
体型ネットワークを例とする。
４次元超立方体型ネットワークは前記のリンク接続ル
ールに従って、例えば第２図に示すような構成とする。
図において、正方形枠はノードを示し、枠内の数字はノ
ード名とし、ノード間を接続するリンクに付した数字
は、各リンクの番号である。
ールに従って、例えば第２図に示すような構成とする。
図において、正方形枠はノードを示し、枠内の数字はノ
ード名とし、ノード間を接続するリンクに付した数字
は、各リンクの番号である。
第１実施例 第３図は各ノードの構成例を示すブロック図である。
各ノード30は所定のノードと接続するリンク31〜34を有
し、又入力リンク35及び出力リンク36、37によってプロ
セッサと接続する。
各ノード30は所定のノードと接続するリンク31〜34を有
し、又入力リンク35及び出力リンク36、37によってプロ
セッサと接続する。
リンク31〜34及び出力リンク36、37はスイッチ回路40
に接続し、又入力リンク35はバッファ42に入力メッセー
ジを格納するように接続され、バッファ42から後述のよ
うにして順次取り出されるメッセージを入力線39により
スイッチ回路40へ入力する。
に接続し、又入力リンク35はバッファ42に入力メッセー
ジを格納するように接続され、バッファ42から後述のよ
うにして順次取り出されるメッセージを入力線39により
スイッチ回路40へ入力する。
バッファ42は、例えば全ノードに対応する16個の領域
に、プロセッサから各ノード宛メッセージが順次格納さ
れるようにする。
に、プロセッサから各ノード宛メッセージが順次格納さ
れるようにする。
スイッチ回路40によるリンク間の接続、及びバッファ
42から取り出すメッセージの選択は、制御部41が接続パ
ターン設定部43から受け取る接続パターンと、レジスタ
44に保持る自ノード名に従って信号線45、46に発生する
制御信号によって制御する。
42から取り出すメッセージの選択は、制御部41が接続パ
ターン設定部43から受け取る接続パターンと、レジスタ
44に保持る自ノード名に従って信号線45、46に発生する
制御信号によって制御する。
接続パターン設定部43は、このネットワークに共通に
設けるグローバルコントローラ50から各ノード30へ一斉
にフェーズ信号として送られるビット列（本例の場合４
次元であるので４ビット）を受信し、４ビットの接続パ
ターンとして制御部41に渡す。
設けるグローバルコントローラ50から各ノード30へ一斉
にフェーズ信号として送られるビット列（本例の場合４
次元であるので４ビット）を受信し、４ビットの接続パ
ターンとして制御部41に渡す。
グローバルコントローラ50は、１メッセージを伝送す
る必要な時間として設定する一定時間ごとに、ビット列
発生器51によって異なるビット列を発生して、信号線52
によって偶ノード名の全ノードに送出し、同時に同じビ
ット列の各ビット値を反転器53で反転したビット列を、
信号線54によって奇ノード名の全ノードに送出する。
る必要な時間として設定する一定時間ごとに、ビット列
発生器51によって異なるビット列を発生して、信号線52
によって偶ノード名の全ノードに送出し、同時に同じビ
ット列の各ビット値を反転器53で反転したビット列を、
信号線54によって奇ノード名の全ノードに送出する。
ビット列発生器51は、１周期で2d種類の異なるビット
列を発生するように構成される。
列を発生するように構成される。
こゝで偶ノード名とは、ノード名のビット列に‘1'ビ
ットを０又は偶数個含むノード名をいい、‘1'ビットが
奇数の場合を奇ノード名というものとし、本例において
ノード名0000、0101等は偶ノード名、0001、1011等は奇
ノード名である。
ットを０又は偶数個含むノード名をいい、‘1'ビットが
奇数の場合を奇ノード名というものとし、本例において
ノード名0000、0101等は偶ノード名、0001、1011等は奇
ノード名である。
各ノード30の制御部41は、例えば接続パターンをデコ
ードして、スイッチ回路40を制御する所要の信号を発生
し、信号線45に送ってスイッチ回路40を制御することに
より、スイッチ回路40のスイッチによってリンク31〜34
相互間、及びリンク31〜34と入力線39、及び出力リンク
36、37との接続を行う。
ードして、スイッチ回路40を制御する所要の信号を発生
し、信号線45に送ってスイッチ回路40を制御することに
より、スイッチ回路40のスイッチによってリンク31〜34
相互間、及びリンク31〜34と入力線39、及び出力リンク
36、37との接続を行う。
スイッチ回路40は、以下に述べる接続規則に従う接続
を行うように構成する。即ち、接続パターン第１〜第ｄ
ビットを第１〜第ｄリンクに順番に対応させて、最初の
‘1'ビットに対応するリンクに入力線39を接続し、その
後に‘1'ビットがあれば、それらを順次２リンクの組に
分けて各組ごとに２リンク間を接続する。
を行うように構成する。即ち、接続パターン第１〜第ｄ
ビットを第１〜第ｄリンクに順番に対応させて、最初の
‘1'ビットに対応するリンクに入力線39を接続し、その
後に‘1'ビットがあれば、それらを順次２リンクの組に
分けて各組ごとに２リンク間を接続する。
‘1'ビットに対応するリンクが２個であった場合、及
び前記のようにして最後に１個の端数リンクが残る場合
（即ち‘1'ビットの個数が偶数の場合）には最後の‘1'
ビットに対応するリンクを出力リンク36に接続する。
び前記のようにして最後に１個の端数リンクが残る場合
（即ち‘1'ビットの個数が偶数の場合）には最後の‘1'
ビットに対応するリンクを出力リンク36に接続する。
又、接続パターンに‘1'ビットが無い場合には、入力
線39を出力リンク36に接続する。
線39を出力リンク36に接続する。
接続パターンの‘0'ビットに対応するリンクについて
は、それらを前記と同じように順次２リンクの組に分け
て各組ごとに２リンク間を接続し、‘0'ビットに対応す
るリンクが１個であった場合、及び前記のようにして最
後に１個の端数リンクが残る場合（即ち‘0'ビットが奇
数個の場合）には、そのリンクを出力リンク37に接続す
る。
は、それらを前記と同じように順次２リンクの組に分け
て各組ごとに２リンク間を接続し、‘0'ビットに対応す
るリンクが１個であった場合、及び前記のようにして最
後に１個の端数リンクが残る場合（即ち‘0'ビットが奇
数個の場合）には、そのリンクを出力リンク37に接続す
る。
第４図は第２図のネットワーク例の場合の、各接続パ
ターンに対応するスイッチ回路の接続状態を示す図であ
り、図において１〜４の数字でリンク31〜34のリンク番
号を示し、又Ｉは入力線39、O1、O2は出力線36、37を示
すものとする。
ターンに対応するスイッチ回路の接続状態を示す図であ
り、図において１〜４の数字でリンク31〜34のリンク番
号を示し、又Ｉは入力線39、O1、O2は出力線36、37を示
すものとする。
又、制御部40は接続パターンとレジスタ44の自ノード
名との排他的論理分（即ち、自ノード名のビットのうち
接続パターンで‘1'のビットに対応するビットのみ反転
したもの）を宛先ノード名として生成し、バッファ42か
らその宛先に割り当てた領域のメッセージを読み出し
て、入力線39（Ｉ）に入力する。
名との排他的論理分（即ち、自ノード名のビットのうち
接続パターンで‘1'のビットに対応するビットのみ反転
したもの）を宛先ノード名として生成し、バッファ42か
らその宛先に割り当てた領域のメッセージを読み出し
て、入力線39（Ｉ）に入力する。
グローバルコントローラ50から送られる接続パターン
に同期して、以上の制御を各ノード30で実行することに
より、例えば偶ノード名のノードに接続パターン0011が
配布されたフェーズ（従って奇ノード名のノードの接続
パターンは1100）では、例えばノード1001からはノード
1010へ第２図に太線で示す経路で通信路ができる。
に同期して、以上の制御を各ノード30で実行することに
より、例えば偶ノード名のノードに接続パターン0011が
配布されたフェーズ（従って奇ノード名のノードの接続
パターンは1100）では、例えばノード1001からはノード
1010へ第２図に太線で示す経路で通信路ができる。
即ち、ノード1001では、第４図の接続パターン0011の
場合の接続によって、入力線Ｉが第１リンクに接続され
るので、ノード1000に入力メッセージが送られる。
場合の接続によって、入力線Ｉが第１リンクに接続され
るので、ノード1000に入力メッセージが送られる。
ノード1000では、第４図の接続パターン1100の場合の
接続によって、第１リンクが第２リンクに接続されるの
で、第１リンクに到着したメッセージは、第２リンクに
よってノード1010に中継される。
接続によって、第１リンクが第２リンクに接続されるの
で、第１リンクに到着したメッセージは、第２リンクに
よってノード1010に中継される。
ノード1010では、再び第４図の接続パターン0011の場
合の接続によって、第２リンクは出力リンクO1に接続さ
れ、以上によりノード1001のプロセッサから入力された
メッセージが、ノード1010のプロセッサへ出力される。
合の接続によって、第２リンクは出力リンクO1に接続さ
れ、以上によりノード1001のプロセッサから入力された
メッセージが、ノード1010のプロセッサへ出力される。
このようにして、各フェーズにおいて全ノードから何
れかのノードへの通信路が同時に構成される状態を第５
図に示す。第５図（ａ）は偶ノード名のノードの接続パ
ターンが0010の場合、（ｂ）は0101、（ｃ）は1111の場
合の例である。
れかのノードへの通信路が同時に構成される状態を第５
図に示す。第５図（ａ）は偶ノード名のノードの接続パ
ターンが0010の場合、（ｂ）は0101、（ｃ）は1111の場
合の例である。
なお、以上の例では第４図に示すように、出力リンク
O1とO2を同時に使用する場合が無いが、これは前記接続
規則からも明らかなように、次元数ｄが偶数のためであ
り、ｄが奇数の場合即ち接続パターンが奇数ビットの場
合には、‘1'ビットが偶数個であれば、‘0'ビットは奇
数個になり、両者の最後にビットに対応するリンクが、
出力リンクO1とO2にそれぞれ接続されなければならない
ので、２個の出力リンクが必要になる。
O1とO2を同時に使用する場合が無いが、これは前記接続
規則からも明らかなように、次元数ｄが偶数のためであ
り、ｄが奇数の場合即ち接続パターンが奇数ビットの場
合には、‘1'ビットが偶数個であれば、‘0'ビットは奇
数個になり、両者の最後にビットに対応するリンクが、
出力リンクO1とO2にそれぞれ接続されなければならない
ので、２個の出力リンクが必要になる。
第２実施例 第６図は他の実施例のノードの構成を示すブロック図
である。
である。
各ノード60は所定のノードと接続する、各２リンクを
１組とするリンク61a、61b〜64a、64bを有し、又入力リ
ンク35及び出力リンク36、37によってプロセッサと接続
し、リンク61a、61b〜64a、64bの各リンク対を第１〜第
４リンク対として、各リンク対を第２図の場合のリンク
と同様に、所定の４ノードと接続してネットワークを構
成する。
１組とするリンク61a、61b〜64a、64bを有し、又入力リ
ンク35及び出力リンク36、37によってプロセッサと接続
し、リンク61a、61b〜64a、64bの各リンク対を第１〜第
４リンク対として、各リンク対を第２図の場合のリンク
と同様に、所定の４ノードと接続してネットワークを構
成する。
各リンク対のリンク61a、61b〜64a、64bはそれぞれス
イッチボックス65〜68のリンク端子L1、L2に接続する。
イッチボックス65〜68のリンク端子L1、L2に接続する。
スイッチボックス65〜68の各々は、第７図に示すよう
に２個の入力端子I1、I2、出力端子O1、O2、及びリンク
端子L1、L2と制御端子Ｃを有し、制御端子Ｃの信号によ
り、端子間の接続を第７図（ａ）に示す第１状態と、
（ｂ）に示す第２状態とに切り換えることができるよう
に構成し、スイッチボックス65から順に出力端子O1、O2
を、次のスイッチボックス66の入力端子I1、I2に接続す
るというようにして縦続きに接続し、最後のスイッチボ
ックス68の出力端子O1、O2に出力リンク36、37を接続す
る。
に２個の入力端子I1、I2、出力端子O1、O2、及びリンク
端子L1、L2と制御端子Ｃを有し、制御端子Ｃの信号によ
り、端子間の接続を第７図（ａ）に示す第１状態と、
（ｂ）に示す第２状態とに切り換えることができるよう
に構成し、スイッチボックス65から順に出力端子O1、O2
を、次のスイッチボックス66の入力端子I1、I2に接続す
るというようにして縦続きに接続し、最後のスイッチボ
ックス68の出力端子O1、O2に出力リンク36、37を接続す
る。
又入力リンク35はバッファ69に入力メッセージを格納
するように接続され、バッファ69から後述のようにして
順次取り出されるメッセージを入力線70、71により最初
のスイッチボックス65の入力端子I1、I2に接続する。
するように接続され、バッファ69から後述のようにして
順次取り出されるメッセージを入力線70、71により最初
のスイッチボックス65の入力端子I1、I2に接続する。
バッファ69は、例えば前記第１実施例の場合と同様
に、全ノードに対応する16個の領域に、プロセッサから
各ノード宛メッセージが順次格納されるようにする。
に、全ノードに対応する16個の領域に、プロセッサから
各ノード宛メッセージが順次格納されるようにする。
スイッチボックス65〜68の前記２状態の組合わせによ
ってリンク間の所要の接続を行うものとし、制御部72が
接続パターン設定部43から受け取る接続パターンに従っ
て信号線73〜76に出す制御信号を各スイッチボックス65
〜68の制御端子Ｃに入力して制御する。
ってリンク間の所要の接続を行うものとし、制御部72が
接続パターン設定部43から受け取る接続パターンに従っ
て信号線73〜76に出す制御信号を各スイッチボックス65
〜68の制御端子Ｃに入力して制御する。
又制御部72は、接続パターンとレジスタ44に保持する
自ノード名との排他的論理和として一方の宛先ノード名
を生成し、又その全ビットを反転したノード名を他方の
宛先ノード名として、自ノードとの通信路が設定される
宛先ノードを決定し、信号線77によりバッファ69からそ
れら宛先の２メッセージを読み出して、入力線70及び71
によってスイッチ65に入力する。
自ノード名との排他的論理和として一方の宛先ノード名
を生成し、又その全ビットを反転したノード名を他方の
宛先ノード名として、自ノードとの通信路が設定される
宛先ノードを決定し、信号線77によりバッファ69からそ
れら宛先の２メッセージを読み出して、入力線70及び71
によってスイッチ65に入力する。
接続パターン設定部43は、このネットワークに共通に
設けるグローバルコントローラ55のビット列発生器51か
ら信号線56によって、各ノード60へ一斉にフェーズ信号
として送られるビット列（本例の場合４ビット）を受信
し、４ビットの接続パターンとして制御部72に渡す。
設けるグローバルコントローラ55のビット列発生器51か
ら信号線56によって、各ノード60へ一斉にフェーズ信号
として送られるビット列（本例の場合４ビット）を受信
し、４ビットの接続パターンとして制御部72に渡す。
ビット列発生器51は前記のように、１メッセージを伝
送するに必要な時間として設定する一定時間ごとに異な
るビット列を発生して、１周期間に2d種類のビット列を
発生する。
送するに必要な時間として設定する一定時間ごとに異な
るビット列を発生して、１周期間に2d種類のビット列を
発生する。
各ノード60の制御部72は、受け取った接続パターンの
第１〜第４ビットを、それぞれスイッチボックス65〜68
に対応させて、‘1'ビットの場合スイッチボックスが第
１状態に切り換えられ、‘0'ビットの場合第２状態に切
り換えられるように、信号線73〜76に信号を送る。又、
前記のようにしてバッファ69から読み出す２メッセージ
を、入力線70及び71に入力する。
第１〜第４ビットを、それぞれスイッチボックス65〜68
に対応させて、‘1'ビットの場合スイッチボックスが第
１状態に切り換えられ、‘0'ビットの場合第２状態に切
り換えられるように、信号線73〜76に信号を送る。又、
前記のようにしてバッファ69から読み出す２メッセージ
を、入力線70及び71に入力する。
グローバルコントローラ55から送られる接続パターン
に同期して、以上の制御を各ノード60で実行することに
より、第８図に例示するようなノード間の接続が構成さ
れる。
に同期して、以上の制御を各ノード60で実行することに
より、第８図に例示するようなノード間の接続が構成さ
れる。
第８図は通信路の設定状態の一例をネットワークの一
部について示す図である。
部について示す図である。
図は第２図と同じノード間接続関係を説明のために様
式に変えて示し、破線の長方形で示すスイッチボックス
を４個横に並べたものを、左端に表示したノード名の各
ノードとし、各ノードのスイッチボックスは、右から接
続パターンの第１〜第４ビットに対応させる。
式に変えて示し、破線の長方形で示すスイッチボックス
を４個横に並べたものを、左端に表示したノード名の各
ノードとし、各ノードのスイッチボックスは、右から接
続パターンの第１〜第４ビットに対応させる。
第８図は接続パターンが0110の場合の接続を示し、従
って全ノードの第２及び第３のスイッチボックスが前記
の第１状態、第１及び第４スイッチボックスが第２状態
にセットされる。
って全ノードの第２及び第３のスイッチボックスが前記
の第１状態、第１及び第４スイッチボックスが第２状態
にセットされる。
その結果、例えばノード0000のI1入力は、太線で示す
ように、第１スイッチボックスを通過して、第２スイッ
チボックスでノード0010に接続し、こゝで第３スイッチ
ボックスによりノード0110に接続し、その第４スイッチ
ボックスを通過して、O1へ出力されるように通信路が構
成される。
ように、第１スイッチボックスを通過して、第２スイッ
チボックスでノード0010に接続し、こゝで第３スイッチ
ボックスによりノード0110に接続し、その第４スイッチ
ボックスを通過して、O1へ出力されるように通信路が構
成される。
このように、各ノードのノード名と接続パターンとの
排他的論理割で定まる宛先ノード名に対して、各ノード
のノード名と宛先ノード名との一致しないビットに対応
する番号のリンクにメッセージを転送する前記従来例で
説明したルーティングが、比較的簡単な制御で全ノード
について自動的に行われる。
排他的論理割で定まる宛先ノード名に対して、各ノード
のノード名と宛先ノード名との一致しないビットに対応
する番号のリンクにメッセージを転送する前記従来例で
説明したルーティングが、比較的簡単な制御で全ノード
について自動的に行われる。
他方ノード0000のI2入力については、太線で示すよう
に、第１スイッチボックスでノード0001に接続し、その
第２、第３スイッチボックスを通過して、第４スイッチ
ボックスでノード1001に接続されて、ノード1001のO2に
出力される。
に、第１スイッチボックスでノード0001に接続し、その
第２、第３スイッチボックスを通過して、第４スイッチ
ボックスでノード1001に接続されて、ノード1001のO2に
出力される。
即ち、前記宛先ノード名を反転した宛先ノード名1001
を宛先として、前記と同様のルーティングが自動的に行
われる。
を宛先として、前記と同様のルーティングが自動的に行
われる。
この第２実施例によれば、各ノード間に２リンクを要
する点で前記の第１実施例より不利な場合があるが、同
一構成のスイッチボックスを必要数接続すれば、任意の
規模のネットワークに応じたスイッチ機構を構成するこ
とができ、且つ接続制御が比較的簡明であるという利点
がある。
する点で前記の第１実施例より不利な場合があるが、同
一構成のスイッチボックスを必要数接続すれば、任意の
規模のネットワークに応じたスイッチ機構を構成するこ
とができ、且つ接続制御が比較的簡明であるという利点
がある。
なお、第８図に示されるネットワークの外見は、公知
のマルチステージ結合ネットワークの一種であるシャフ
ルエクスチェンジ方式等に似ているが、前記の説明から
明らかなスイッチボックスの機構及びその制御法におい
て著しく異なり、又その結果、従来の方式で必要であっ
たメッセージ輻輳を処理するための機構が、本方式では
不要になる。
のマルチステージ結合ネットワークの一種であるシャフ
ルエクスチェンジ方式等に似ているが、前記の説明から
明らかなスイッチボックスの機構及びその制御法におい
て著しく異なり、又その結果、従来の方式で必要であっ
たメッセージ輻輳を処理するための機構が、本方式では
不要になる。
以上の説明から明らかなように本発明によれば、複数
プロセッサを相互接続するための超立方体型ネットワー
クにおいて、全ノード対全ノード通信を均等に通過させ
て、ネットワーク内に輻輳を発生させない制御を経済的
に実現できるという著しい工業的効果がある。
プロセッサを相互接続するための超立方体型ネットワー
クにおいて、全ノード対全ノード通信を均等に通過させ
て、ネットワーク内に輻輳を発生させない制御を経済的
に実現できるという著しい工業的効果がある。
第１図は本発明の構成を示すブロック図、 第２図は４次元超立方体型ネットワークを示す図、 第３図は本発明の第１実施例構成のブロック図、 第４図はスイッチ回路の接続の説明図、 第５図は通信路の設定状態を示す図、 第６図は本発明の第２実施例構成のブロック図、 第７図はスイッチボックスの説明図、 第８図は通信路の設定状態を示す図 第９図は超立方体型ネットワークの説明図、 第10図は従来の構成例を示すブロック図 である。 図において、 １〜８、19、20、30、60はノード、 10は受信制御部、11は送信制御部、 12は入力制御部、13は出力制御部、 14はバッファメモリ、15はルータ、 16はバス、21はスイッチ部、 22、31〜34、61a〜64bはリンク、 23、35は入力リンク、24、36、37は出力リンク、 25、43は接続パターン設定部、 26はフェーズ信号、39、70、71は入力線、 40はスイッチ回路、41、72は制御部、 42、69はバッファ、44はレジスタ、 50、55はグローバルコントローラ、 51はビット列発生器、52は反転器、 65〜68はスイッチボックス を示す。
Claims (3)
- 【請求項１】ｄを０以上の整数として、2d個のノード
が、各該ノードに接続された各ｄ組のリンクによって、
各該ノードがｄ次元の超立方体型のネットワークの各頂
点をなすように相互に接続され、且つ各該ノードにおい
ては、各該ノードごとに設けられた入出力リンクによ
り、該ノードと装置との間を接続し、これにより各該ノ
ードを経由した２つの装置相互間の通信路を構成するよ
うに制御したネットワーク制御方式において、 2d個のフェーズに対応する、2d個の異なる接続パターン
を設定し、 各該ノードにおいては、該フェーズを指定する信号に同
期して、各該ノードに結合された該リンク相互間の接続
及び該リンクと該入出力リンクとの接続を、該接続パタ
ーンに従って制御するように構成されていることを特徴
とするネットワーク制御方式。 - 【請求項２】前記ノードはｄビットのビット列からなる
ノード名によって識別され、 前記ネットワークは、該ノード名が１個のビットのみで
異なる、２個の該ノード相互間を１個の前記リンクで接
続して構成され、 各該ノードごとの前記入出力リンクは、１個の入力リン
クと、２個の出力リンクからなり、 前記接続パターンは、各該ノードに接続するｄ組のリン
クにそれぞれを対応させたｄビットのビット列で表し
て、該ノード名に０個又は偶数個の‘1'ビットを含むノ
ードの該接続パターンが、該ノード名に奇数個の‘1'ビ
ットを含むノードの同じ前記フェーズの該接続パターン
の全ビットを反転したビット列であるように設定され、 各該ノードの前記リンク間及びリンクと入出力リンク間
の接続は、該接続パターンの‘1'ビットに対応する該リ
ンクについて、所定の順序で最初の該リンクと該入力リ
ンクを接続し、次から順次２リンクの組に分けて各組ご
とに該２リンク間を接続し、最後に１個の該リンクが残
る場合には該リンクを一方の前記出力リンクに接続し、 該接続パターンに‘1'ビットが無い場合には、該入力リ
ンクを該出力リンクに接続し、 該接続パターンの‘0'ビットに対応するリンクについ
て、前記所定の順序で順次２リンクの組に分けて各組ご
とに該２リンク間を接続し、最後に１個の該リンクが残
る場合には、該リンクを他方の前記出力リンクに接続す
る特許請求の範囲第１項記載のネットワーク制御方式。 - 【請求項３】前記ノードはｄビットのビット列からなる
ノード名によって識別され、 前記ネットワークは、該ノード名が１個のビットのみで
異なる、２個の該ノード相互間を２個を１組とする前記
リンクで接続して構成され、 各該ノードごとの前記入出力リンクは、２個の入力リン
クと、２個の出力リンクからなり、 前記接続パターンは、各該ノードに接続するｄ組のリン
クにそれぞれ対応させたｄビットのビット列で表し、 第１及び第２入力端子、第１及び第２出力端子及び第１
及び第２リンク端子を有し、第１入力端子と第１リンク
端子、第２入力端子と第２出力端子、及び第２リンク端
子と第１出力端子がそれぞれ接続される第１状態と、第
１入力端子と第１出力端子、第２入力端子と第１リンク
端子、及び第２リンク端子と第２出力端子がそれぞれ接
続される第２状態とを有するスイッチｄ個を、該スイッ
チの第１及び第２出力端子を、次の該スイッチの第１及
び第２入力端子にそれぞれ接続する態様で縦続きに接続
したスイッチ列を、各該ノードごとに設け、 該スイッチ列の各該スイッチを前記接続パターンのビッ
トに対応させ、第１及び第２リンク端子にそれぞれ１組
の２個の前記リンクを接続し、 該スイッチ列の一端のスイッチの第１及び第２入力端子
に前記入力リンクを、他端のスイッチの第１及び第２出
力端子に前記出力リンクをそれぞれ接続し、 各該ノードの前記リンク間及びリンクと入出力リンク間
の接続は、該スイッチ列について、前記接続パターンの
‘1'ビットに対応する該スイッチを前記第１状態に、該
接続パターンの‘0'ビットに対応する該スイッチを前記
第２状態に設定することによって行う特許請求の範囲第
１項記載のネットワーク制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205416A JP2509947B2 (ja) | 1987-08-19 | 1987-08-19 | ネットワ−ク制御方式 |
| EP88307621A EP0304285B1 (en) | 1987-08-19 | 1988-08-17 | Network control system |
| DE88307621T DE3885041T2 (de) | 1987-08-19 | 1988-08-17 | Netzwerkkontrollsystem. |
| US08/022,417 US5420982A (en) | 1987-08-19 | 1993-02-16 | Hyper-cube network control system having different connection patterns corresponding to phase signals for interconnecting inter-node links and between input/output links |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205416A JP2509947B2 (ja) | 1987-08-19 | 1987-08-19 | ネットワ−ク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449350A JPS6449350A (en) | 1989-02-23 |
| JP2509947B2 true JP2509947B2 (ja) | 1996-06-26 |
Family
ID=16506487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62205416A Expired - Lifetime JP2509947B2 (ja) | 1987-08-19 | 1987-08-19 | ネットワ−ク制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5420982A (ja) |
| EP (1) | EP0304285B1 (ja) |
| JP (1) | JP2509947B2 (ja) |
| DE (1) | DE3885041T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3072646B2 (ja) * | 1989-03-20 | 2000-07-31 | 富士通株式会社 | 並列計算機間通信制御方式 |
| US5794059A (en) | 1990-11-13 | 1998-08-11 | International Business Machines Corporation | N-dimensional modified hypercube |
| GB2251320A (en) * | 1990-12-20 | 1992-07-01 | Motorola Ltd | Parallel processor |
| JPH06290158A (ja) * | 1993-03-31 | 1994-10-18 | Fujitsu Ltd | 再構成可能なトーラス・ネットワーク方式 |
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| JP3251138B2 (ja) * | 1994-10-31 | 2002-01-28 | 富士通株式会社 | ハッシュ方式 |
| US5996020A (en) * | 1995-07-21 | 1999-11-30 | National Security Agency | Multiple level minimum logic network |
| KR100208949B1 (ko) * | 1996-10-14 | 1999-07-15 | 윤종용 | 확장된 링-베니언 네트워크 및 그 경로 제어방법 |
| US6182185B1 (en) * | 1998-11-23 | 2001-01-30 | Adc Telecommunications, Inc. | Port switches |
| KR100349671B1 (ko) * | 1999-12-13 | 2002-08-22 | 한국전자통신연구원 | 3-링크 노드 상호연결 장치 및 그 방법과 그를 이용한 병렬처리 시스템 |
| CN105205032B (zh) * | 2015-08-25 | 2018-06-26 | 华为技术有限公司 | Cpu互连装置、系统及其控制方法、控制装置 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3312943A (en) * | 1963-02-28 | 1967-04-04 | Westinghouse Electric Corp | Computer organization |
| US3296426A (en) * | 1963-07-05 | 1967-01-03 | Westinghouse Electric Corp | Computing device |
| US3308436A (en) * | 1963-08-05 | 1967-03-07 | Westinghouse Electric Corp | Parallel computer system control |
| US3364472A (en) * | 1964-03-06 | 1968-01-16 | Westinghouse Electric Corp | Computation unit |
| US3815095A (en) * | 1972-08-29 | 1974-06-04 | Texas Instruments Inc | General-purpose array processor |
| JPS53124943A (en) * | 1977-04-08 | 1978-10-31 | Agency Of Ind Science & Technol | Composite information processor |
| US4270170A (en) * | 1978-05-03 | 1981-05-26 | International Computers Limited | Array processor |
| JPS57121746A (en) * | 1981-01-22 | 1982-07-29 | Nec Corp | Information processing device |
| US4470114A (en) * | 1982-03-01 | 1984-09-04 | Burroughs Corporation | High speed interconnection network for a cluster of processors |
| US4709327A (en) * | 1983-05-31 | 1987-11-24 | Hillis W Daniel | Parallel processor/memory circuit |
| IT1206331B (it) * | 1983-10-25 | 1989-04-14 | Honeywell Inf Systems | Architettura di sistema di elaborazione dati. |
| CA1240400A (en) * | 1984-12-20 | 1988-08-09 | Herbert R. Carleton | Topologically-distributed-memory multiprocessor computer |
| US4805091A (en) * | 1985-06-04 | 1989-02-14 | Thinking Machines Corporation | Method and apparatus for interconnecting processors in a hyper-dimensional array |
| US5047917A (en) * | 1985-07-12 | 1991-09-10 | The California Institute Of Technology | Apparatus for intrasystem communications within a binary n-cube including buffer lock bit |
| US4739476A (en) * | 1985-08-01 | 1988-04-19 | General Electric Company | Local interconnection scheme for parallel processing architectures |
| GB8521672D0 (en) * | 1985-08-30 | 1985-10-02 | Univ Southampton | Data processing device |
| US4814980A (en) * | 1986-04-01 | 1989-03-21 | California Institute Of Technology | Concurrent hypercube system with improved message passing |
| US4870568A (en) * | 1986-06-25 | 1989-09-26 | Thinking Machines Corporation | Method for searching a database system including parallel processors |
| US4819035A (en) * | 1986-09-11 | 1989-04-04 | Asahi Kogaku Kogyo Kabushiki Kaisha | Color separation optical reading apparatus |
| US4766534A (en) * | 1986-10-16 | 1988-08-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Parallel processing network and method |
| US4933933A (en) * | 1986-12-19 | 1990-06-12 | The California Institute Of Technology | Torus routing chip |
| US5058001A (en) * | 1987-03-05 | 1991-10-15 | International Business Machines Corporation | Two-dimensional array of processing elements for emulating a multi-dimensional network |
| US4891751A (en) * | 1987-03-27 | 1990-01-02 | Floating Point Systems, Inc. | Massively parallel vector processing computer |
| US4933936A (en) * | 1987-08-17 | 1990-06-12 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Distributed computing system with dual independent communications paths between computers and employing split tokens |
| US4868818A (en) * | 1987-10-29 | 1989-09-19 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Fault tolerant hypercube computer system architecture |
-
1987
- 1987-08-19 JP JP62205416A patent/JP2509947B2/ja not_active Expired - Lifetime
-
1988
- 1988-08-17 EP EP88307621A patent/EP0304285B1/en not_active Expired - Lifetime
- 1988-08-17 DE DE88307621T patent/DE3885041T2/de not_active Expired - Fee Related
-
1993
- 1993-02-16 US US08/022,417 patent/US5420982A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| EP0304285B1 (en) | 1993-10-20 |
| JPS6449350A (en) | 1989-02-23 |
| DE3885041T2 (de) | 1994-02-10 |
| US5420982A (en) | 1995-05-30 |
| EP0304285A3 (en) | 1989-08-09 |
| EP0304285A2 (en) | 1989-02-22 |
| DE3885041D1 (de) | 1993-11-25 |
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