JPH06290158A - 再構成可能なトーラス・ネットワーク方式 - Google Patents
再構成可能なトーラス・ネットワーク方式Info
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- JPH06290158A JPH06290158A JP5074409A JP7440993A JPH06290158A JP H06290158 A JPH06290158 A JP H06290158A JP 5074409 A JP5074409 A JP 5074409A JP 7440993 A JP7440993 A JP 7440993A JP H06290158 A JPH06290158 A JP H06290158A
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- 238000004458 analytical method Methods 0.000 description 12
- 239000000470 constituent Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
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Abstract
(57)【要約】
【目的】ｎ次元のトーラス・ネットワークで接続された
並列計算機の再構成方式に関し、トーラス・ネットワー
クをサブユニットに分割し、マルチユーザによる利用
や、高速なグローバル演算、放送処理を可能とすること
を目的とする。 【構成】ｎ次元のトーラス・ネットワークをｎ回折り畳
んで、その結果得られたトーラスを一つのｎ次元の層に
埋め込むことにより、トーラス・ネットワークに通常存
在する長いリターン・パスを短くするインターリーブ接
続手段１と、該インターリーブ接続手段１によって折り
畳んだトーラスの折り畳み点にスイッチを設けるスイッ
チ手段２と、該スイッチ手段によって配置したスイッチ
を切り換えることにより、並列計算機を構成するトーラ
ス・ネットワークを複数のサブユニットに分割したり、
分割したサブユニットを結合するスイッチング手段３と
で構成する。スイッチ間を結ぶ通信路を用いることによ
り、距離の遠いプロセサ・エレメント間の通信を高速に
行なうことが可能となり、グローバル演算や放送処理を
高速で行える。
並列計算機の再構成方式に関し、トーラス・ネットワー
クをサブユニットに分割し、マルチユーザによる利用
や、高速なグローバル演算、放送処理を可能とすること
を目的とする。 【構成】ｎ次元のトーラス・ネットワークをｎ回折り畳
んで、その結果得られたトーラスを一つのｎ次元の層に
埋め込むことにより、トーラス・ネットワークに通常存
在する長いリターン・パスを短くするインターリーブ接
続手段１と、該インターリーブ接続手段１によって折り
畳んだトーラスの折り畳み点にスイッチを設けるスイッ
チ手段２と、該スイッチ手段によって配置したスイッチ
を切り換えることにより、並列計算機を構成するトーラ
ス・ネットワークを複数のサブユニットに分割したり、
分割したサブユニットを結合するスイッチング手段３と
で構成する。スイッチ間を結ぶ通信路を用いることによ
り、距離の遠いプロセサ・エレメント間の通信を高速に
行なうことが可能となり、グローバル演算や放送処理を
高速で行える。
Description
【０００１】
【産業上の利用分野】本発明は、並列計算機における再
構成可能なトーラス・ネットワーク方式に係り、更に詳
しくは、トーラス・ネットワークを同じ位相のトーラス
を持つ複数のサブシステムに分割し、複数のユーザによ
る利用や、高速のグローバル演算、放送処理を可能にす
る再構成可能なトーラス・ネットワーク方式に関する。
構成可能なトーラス・ネットワーク方式に係り、更に詳
しくは、トーラス・ネットワークを同じ位相のトーラス
を持つ複数のサブシステムに分割し、複数のユーザによ
る利用や、高速のグローバル演算、放送処理を可能にす
る再構成可能なトーラス・ネットワーク方式に関する。
【０００２】
【従来の技術】並列計算機の結合方法としては、メッシ
ュ、バイナリハイパ−キューブ、ハイパ−キューブ、ト
ーラス等のネットワークがある。ハードウエア・コスト
を一定とした場合には，ｋ−ａｒｙ ハイパ−キューブ
のネットワークのなかで、２次元や３次元などの低次元
のトーラス・ネットワークが低レイテンシ、高スループ
ットを実現する優れたネットワーク・トポロジであるこ
とが知られている。
ュ、バイナリハイパ−キューブ、ハイパ−キューブ、ト
ーラス等のネットワークがある。ハードウエア・コスト
を一定とした場合には，ｋ−ａｒｙ ハイパ−キューブ
のネットワークのなかで、２次元や３次元などの低次元
のトーラス・ネットワークが低レイテンシ、高スループ
ットを実現する優れたネットワーク・トポロジであるこ
とが知られている。
【０００３】図１１（ａ）は、一次元のトーラス・ネッ
トワークの例である。８個のノードをトーラス・ネット
ワークで接続している。トーラス・ネットワークの特徴
は、端と端のプロセサ（図１１（ａ）ではプロセサ０と
プロセサ７）間が接続されていることである。このパス
をリターン・パスという。トーラス・ネットワークを実
装する場合、リターン・パスのワイアがラップアラウン
ドするので、ワイア長が非常に長くなるという問題があ
る。
トワークの例である。８個のノードをトーラス・ネット
ワークで接続している。トーラス・ネットワークの特徴
は、端と端のプロセサ（図１１（ａ）ではプロセサ０と
プロセサ７）間が接続されていることである。このパス
をリターン・パスという。トーラス・ネットワークを実
装する場合、リターン・パスのワイアがラップアラウン
ドするので、ワイア長が非常に長くなるという問題があ
る。
【０００４】一方、並列計算機では、並列計算機を構成
する複数のプロセサをいくつかのプロセサ群に分割し、
複数ユーザで利用できることが望ましい。メッシュ・ネ
ットワークで接続された並列計算機を分割して複数のシ
ステムとして利用する場合、プロセサを同じ位相を持つ
ネットワークに再構成することによって、各サブネット
ワークごとに一つのシステムを割り当てることで実現で
きる。
する複数のプロセサをいくつかのプロセサ群に分割し、
複数ユーザで利用できることが望ましい。メッシュ・ネ
ットワークで接続された並列計算機を分割して複数のシ
ステムとして利用する場合、プロセサを同じ位相を持つ
ネットワークに再構成することによって、各サブネット
ワークごとに一つのシステムを割り当てることで実現で
きる。
【０００５】一方、トーラス・ネットワークを分割する
方法としては、これまで、再帰トーラス結合アーキテク
チャが提案されている（松山、青山、「再帰トーラス結
合アーキテクチャ」、電子情報通信学会技術研究報告、
ＣＰＳＹ91-4-33, 1991, pp.49-58)。この方式は、トー
ラス・ネットワーク上にオン／オフのスイッチを配置す
ることにより、ネットワークに再帰的な階層構造を埋め
込むものである。図１１（ｂ）は、この方式を８プロセ
サからなる一次元トーラス・ネットワークについて示し
た概念図である。同図では、８個のプロセサを最大４分
割できるように３個のスイッチを持たせている。このス
イッチは、２個のプロセサ間（例えばプロセサ１とプロ
セサ２間）にリターン・パスをまたぐように設けられ
る。そして、スイッチがＯＮ状態の場合には２プロセサ
間およびリターン・パスを直結し、スイッチがＯＦＦ状
態の場合にはプロセサ−リターン・パス間を直結する。
これにより、スイッチをＯＦＦ状態にすることにより、
ネットワークを分割することが可能である。
方法としては、これまで、再帰トーラス結合アーキテク
チャが提案されている（松山、青山、「再帰トーラス結
合アーキテクチャ」、電子情報通信学会技術研究報告、
ＣＰＳＹ91-4-33, 1991, pp.49-58)。この方式は、トー
ラス・ネットワーク上にオン／オフのスイッチを配置す
ることにより、ネットワークに再帰的な階層構造を埋め
込むものである。図１１（ｂ）は、この方式を８プロセ
サからなる一次元トーラス・ネットワークについて示し
た概念図である。同図では、８個のプロセサを最大４分
割できるように３個のスイッチを持たせている。このス
イッチは、２個のプロセサ間（例えばプロセサ１とプロ
セサ２間）にリターン・パスをまたぐように設けられ
る。そして、スイッチがＯＮ状態の場合には２プロセサ
間およびリターン・パスを直結し、スイッチがＯＦＦ状
態の場合にはプロセサ−リターン・パス間を直結する。
これにより、スイッチをＯＦＦ状態にすることにより、
ネットワークを分割することが可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、この方
式は、トーラス・ネットワークに存在するリターン・パ
スの問題を解決していない。
式は、トーラス・ネットワークに存在するリターン・パ
スの問題を解決していない。
【０００７】ｎ次元のトーラス・ネットワークを単純に
実装した場合、ｎ次元のメッシュの端と端を繋ぐための
リターン・パスのワイアがラップアラウンドする。上記
の分割方式の場合、長いリターン・パスはそのまま存在
し、リターン・パス中にスイッチが挿入された実装形態
を採ることになる。スイッチはリターン・パスと接続す
るとともに、プロセサ間のパスとも接続する必要がある
（図１１（ｂ））。
実装した場合、ｎ次元のメッシュの端と端を繋ぐための
リターン・パスのワイアがラップアラウンドする。上記
の分割方式の場合、長いリターン・パスはそのまま存在
し、リターン・パス中にスイッチが挿入された実装形態
を採ることになる。スイッチはリターン・パスと接続す
るとともに、プロセサ間のパスとも接続する必要がある
（図１１（ｂ））。
【０００８】以上のように、上記の従来の分割方式は、
長いリターン・パスのワイアが存在するとともに、その
間にスイッチも実装しなければならないという問題があ
る。本発明は、メッシュの端と端が接続されているトー
ラス結合ネットワークにおいて、同じ位相のサブ・ネッ
トワークを長いリターン・パスを分散した構造で再構成
可能とし、複数のユーザによる並列計算機の利用を可能
とするとともに、グローバル演算や放送処理を高速に行
えるようにすることを目的とする。
長いリターン・パスのワイアが存在するとともに、その
間にスイッチも実装しなければならないという問題があ
る。本発明は、メッシュの端と端が接続されているトー
ラス結合ネットワークにおいて、同じ位相のサブ・ネッ
トワークを長いリターン・パスを分散した構造で再構成
可能とし、複数のユーザによる並列計算機の利用を可能
とするとともに、グローバル演算や放送処理を高速に行
えるようにすることを目的とする。
【０００９】
【課題を解決するための手段】第１図は、本発明の機能
ブロック図である。本発明は、ｎ次元のトーラス・ネッ
トワークで接続された並列計算機を前提とする。さら
に、該並列計算機は、該ネットワークを切り換えるスイ
ッチを有することを前提とする。
ブロック図である。本発明は、ｎ次元のトーラス・ネッ
トワークで接続された並列計算機を前提とする。さら
に、該並列計算機は、該ネットワークを切り換えるスイ
ッチを有することを前提とする。
【００１０】まず、インターリーブ接続手段１を有す
る。インターリーブ接続手段１は、ｎ次元のトーラスを
ｎ回折り畳み、その結果を１つのｎ次元の層に埋め込ん
で接続する。これにより、折り畳んだトーラスで各プロ
セサが接続され、通常のトーラス・ネットワークにおけ
る両端のプロセサが近い位置に配置され、リターン・パ
スの通信路の長さがネットワーク全体に分散され、通常
のトーラス・ネットワークにおける両端のプロセサ間を
結ぶ長いリターン・パスが短くなる。
る。インターリーブ接続手段１は、ｎ次元のトーラスを
ｎ回折り畳み、その結果を１つのｎ次元の層に埋め込ん
で接続する。これにより、折り畳んだトーラスで各プロ
セサが接続され、通常のトーラス・ネットワークにおけ
る両端のプロセサが近い位置に配置され、リターン・パ
スの通信路の長さがネットワーク全体に分散され、通常
のトーラス・ネットワークにおける両端のプロセサ間を
結ぶ長いリターン・パスが短くなる。
【００１１】次に、スイッチ手段２を有する。スイッチ
手段２は、前記インターリーブ接続手段１によって接続
されたトーラス・ネットワークの通信路中の折り畳んだ
点にスイッチを配置する。該スイッチは、前記インター
リーブ接続手段１で接続されたトーラス・ネットワーク
の２個のプロセサおよび隣り合う２個のスイッチと繋げ
てある。すなわち、スイッチは４つの端子をもち、その
うちの２端子が入力に、他の２端子が出力になる。
手段２は、前記インターリーブ接続手段１によって接続
されたトーラス・ネットワークの通信路中の折り畳んだ
点にスイッチを配置する。該スイッチは、前記インター
リーブ接続手段１で接続されたトーラス・ネットワーク
の２個のプロセサおよび隣り合う２個のスイッチと繋げ
てある。すなわち、スイッチは４つの端子をもち、その
うちの２端子が入力に、他の２端子が出力になる。
【００１２】最後に、スイッチング手段３を有する。ス
イッチング手段３は、前記スイッチ手段２のスイッチを
切り換える。すなわち、二つの入力端子のそれぞれを、
いずれかの出力端子と接続する。これにより、トーラス
・ネットワークの分割してサブ・トーラス・ネットワー
クを生成したり、あるいは、サブトーラス・ネットワー
クを結合する。
イッチング手段３は、前記スイッチ手段２のスイッチを
切り換える。すなわち、二つの入力端子のそれぞれを、
いずれかの出力端子と接続する。これにより、トーラス
・ネットワークの分割してサブ・トーラス・ネットワー
クを生成したり、あるいは、サブトーラス・ネットワー
クを結合する。
【００１３】
【作用】次に、図１に示した機能ブロック図の作用を説
明する。図２は、本発明の原理説明図である。説明を簡
単化するため、８プロセサからなる１次元のトーラス・
ネットワークで考えることにする。
明する。図２は、本発明の原理説明図である。説明を簡
単化するため、８プロセサからなる１次元のトーラス・
ネットワークで考えることにする。
【００１４】同図（ａ）は、通常のトーラス・ネットワ
ーク構成である。０番〜７番の８個のプロセサが順次接
続され、７番と０番のプロセサ間がリターン・パスで接
続されている。
ーク構成である。０番〜７番の８個のプロセサが順次接
続され、７番と０番のプロセサ間がリターン・パスで接
続されている。
【００１５】まず、インターリーブ接続手段１およびス
イッチ手段２により、同図（ａ）に示した通常のトーラ
ス・ネットワークを分割可能なネットワーク構成にす
る。すなわち、インターリーブ接続手段１により、通常
のトーラス・ネットワークを折り畳む（同図（ｂ））。
この場合、分割の最小構成を２プロセサとするためにプ
ロセサを２個ずつの組として扱い、折り畳んでいる。折
り畳み処理により、折り畳み点１〜３ができる。ところ
で、最小構成は２プロセサに限るものではない。
イッチ手段２により、同図（ａ）に示した通常のトーラ
ス・ネットワークを分割可能なネットワーク構成にす
る。すなわち、インターリーブ接続手段１により、通常
のトーラス・ネットワークを折り畳む（同図（ｂ））。
この場合、分割の最小構成を２プロセサとするためにプ
ロセサを２個ずつの組として扱い、折り畳んでいる。折
り畳み処理により、折り畳み点１〜３ができる。ところ
で、最小構成は２プロセサに限るものではない。
【００１６】そして、スイッチ手段２により、インター
リーブ接続手段１により折り畳んだ部分（折り畳み点）
にスイッチを挿入する（同図（ｃ））。同図の場合、サ
ブトーラスの最小構成を２プロセサとしており、１番と
７番のプロセサ間、６番と２番のプロセサ間、３番と５
番のプロセサ間スイッチが配置される。サブトーラスの
最小構成を４プロセサとした場合には、折り畳み点は１
つとなり、同図（ｃ）のスイッチ２の位置にスイッチが
配置されることになる。
リーブ接続手段１により折り畳んだ部分（折り畳み点）
にスイッチを挿入する（同図（ｃ））。同図の場合、サ
ブトーラスの最小構成を２プロセサとしており、１番と
７番のプロセサ間、６番と２番のプロセサ間、３番と５
番のプロセサ間スイッチが配置される。サブトーラスの
最小構成を４プロセサとした場合には、折り畳み点は１
つとなり、同図（ｃ）のスイッチ２の位置にスイッチが
配置されることになる。
【００１７】前記インターリーブ接続手段１およびスイ
ッチ手段２によって構成した分割可能なトーラス・ネッ
トワークのスイッチを、スイッチング手段３が切り換え
る。同図（ｄ）はスイッチの４つの端子を示している。
同図（ｃ）の場合、スイッチ１、スイッチ２、スイッチ
３の端子１−端子２、端子３−端子４をそれぞれ接続す
るように切り換えると、８プロセサからなるトーラス・
ネットワークを４個のサブトーラスに分割することがで
きる。
ッチ手段２によって構成した分割可能なトーラス・ネッ
トワークのスイッチを、スイッチング手段３が切り換え
る。同図（ｄ）はスイッチの４つの端子を示している。
同図（ｃ）の場合、スイッチ１、スイッチ２、スイッチ
３の端子１−端子２、端子３−端子４をそれぞれ接続す
るように切り換えると、８プロセサからなるトーラス・
ネットワークを４個のサブトーラスに分割することがで
きる。
【００１８】また、スイッチ１およびスイッチ３につい
ては端子１−端子４、端子２−端子３をそれぞれ接続す
るように切り換え、スイッチ２については端子１−端子
２、端子３−端子４を接続するように切り換えると、８
プロセサからなるトーラス・ネットワークを２個のサブ
トーラスに分割することができる。
ては端子１−端子４、端子２−端子３をそれぞれ接続す
るように切り換え、スイッチ２については端子１−端子
２、端子３−端子４を接続するように切り換えると、８
プロセサからなるトーラス・ネットワークを２個のサブ
トーラスに分割することができる。
【００１９】スイッチの切り換えは、並列計算機のシス
テム管理側で一定時間間隔ごとに行ってもよいし（静的
モード：この場合、時分割でサブトーラスの形態を変化
させ、該サブトーラスを時分割で複数ユーザが使用する
ことが可能になる）、ユーザが発するメッセージによっ
て動的に行なってもよい（動的モード）。
テム管理側で一定時間間隔ごとに行ってもよいし（静的
モード：この場合、時分割でサブトーラスの形態を変化
させ、該サブトーラスを時分割で複数ユーザが使用する
ことが可能になる）、ユーザが発するメッセージによっ
て動的に行なってもよい（動的モード）。
【００２０】また、分割したサブトーラス間で通信を行
なう場合、スイッチ間を結ぶパスを介して通信すること
が可能で、従来のトーラス・ネットワークよりも高速な
通信が可能になる（エクスプレス・トーラス）。このエ
クスプレス・トーラスを使うことにより、並列計算機で
頻繁に行われるグローバル演算や放送の処理を高速に行
なうことが可能になる。
なう場合、スイッチ間を結ぶパスを介して通信すること
が可能で、従来のトーラス・ネットワークよりも高速な
通信が可能になる（エクスプレス・トーラス）。このエ
クスプレス・トーラスを使うことにより、並列計算機で
頻繁に行われるグローバル演算や放送の処理を高速に行
なうことが可能になる。
【００２１】
【実施例】次に、実施例を説明する。本発明のトーラス
・ネットワークの分割は、１次元のトーラス・ネットワ
ークにも多次元のトーラス・ネットワークにも適用で
き、また、正方形だけでなく、長方形のネットワークに
も適用することが可能である。
・ネットワークの分割は、１次元のトーラス・ネットワ
ークにも多次元のトーラス・ネットワークにも適用で
き、また、正方形だけでなく、長方形のネットワークに
も適用することが可能である。
【００２２】ここでは、最初に、一次元のトーラス・ネ
ットワークの分割について説明し、その後で２次元の場
合に拡張して説明する。図３は、１次元の場合の一実施
例のシステム構成図である。
ットワークの分割について説明し、その後で２次元の場
合に拡張して説明する。図３は、１次元の場合の一実施
例のシステム構成図である。
【００２３】０番から１５番の１６プロセサを１次元の
トーラス・ネットワークで接続している。分割の最小単
位を２プロセサとして、折り畳んだ構成にしている。同
図において、上に示した数字は物理的なプロセサのＩＤ
であり、ネットワーク中の数字は論理的なプロセサＩＤ
である。折り畳むことにより、プロセサの論理的な並び
順は０−１−１５−１４−２−３−１３−１２−４−５
−１１−１０−６−７−９−８となる。これらのプロセ
サを同図（ａ）のようにインターリーブ接続し、スイッ
チを配置することにより、再構成可能なトーラス・ネッ
トワークになる。
トーラス・ネットワークで接続している。分割の最小単
位を２プロセサとして、折り畳んだ構成にしている。同
図において、上に示した数字は物理的なプロセサのＩＤ
であり、ネットワーク中の数字は論理的なプロセサＩＤ
である。折り畳むことにより、プロセサの論理的な並び
順は０−１−１５−１４−２−３−１３−１２−４−５
−１１−１０−６−７−９−８となる。これらのプロセ
サを同図（ａ）のようにインターリーブ接続し、スイッ
チを配置することにより、再構成可能なトーラス・ネッ
トワークになる。
【００２４】再構成の最小単位を２プロセサにしている
ので、２プロセサごとにスイッチを挿入している。そし
て、トーラス・ネットワークを再構成するためにはスイ
ッチの状態は２種類存在する。同図（ｂ）は、スイッチ
の２種類の状態（スルー・スイッチとターン・スイッ
チ）を表している。スイッチの表記のなかの数字（１〜
４）は、スイッチの入出力端子である。スルー・スイッ
チは、トーラス・ネットワークのサブトーラスを論理的
に結合するスイッチの状態であり、ターン・スイッチ
は、トーラス・ネットワークをサブトーラスに論理的に
分割するスイッチの状態である。
ので、２プロセサごとにスイッチを挿入している。そし
て、トーラス・ネットワークを再構成するためにはスイ
ッチの状態は２種類存在する。同図（ｂ）は、スイッチ
の２種類の状態（スルー・スイッチとターン・スイッ
チ）を表している。スイッチの表記のなかの数字（１〜
４）は、スイッチの入出力端子である。スルー・スイッ
チは、トーラス・ネットワークのサブトーラスを論理的
に結合するスイッチの状態であり、ターン・スイッチ
は、トーラス・ネットワークをサブトーラスに論理的に
分割するスイッチの状態である。
【００２５】同図（ａ）では、２プロセサごとに埋め込
まれたスイッチは全てスルー・スイッチの状態になって
いる。例えば、プロセサ３−プロセサ１３間（ここでは
論理プロセサＩＤで表記する）のスルー・スイッチは、
端子２がプロセサ３と、端子４がプロセサ１３と、端子
１は左隣のスルー・スイッチと、端子３は右隣のスルー
・スイッチと接続され、プロセサ２、３およびプロセサ
１３、１２からなる二つのサブトーラスを繋いでいる。
まれたスイッチは全てスルー・スイッチの状態になって
いる。例えば、プロセサ３−プロセサ１３間（ここでは
論理プロセサＩＤで表記する）のスルー・スイッチは、
端子２がプロセサ３と、端子４がプロセサ１３と、端子
１は左隣のスルー・スイッチと、端子３は右隣のスルー
・スイッチと接続され、プロセサ２、３およびプロセサ
１３、１２からなる二つのサブトーラスを繋いでいる。
【００２６】ネットワークの両端にはターン・スイッチ
が配置されている。左端のターン・スイッチは、右隣の
スルー・スイッチの端子１−プロセサ０を接続し、トー
ラス・ネットワークの左側を終端している。同様に、右
端のターン・スイッチは、左隣のスルー・スイッチの端
子３−プロセサ８を接続し、トーラス・ネットワークの
右側を終端している。
が配置されている。左端のターン・スイッチは、右隣の
スルー・スイッチの端子１−プロセサ０を接続し、トー
ラス・ネットワークの左側を終端している。同様に、右
端のターン・スイッチは、左隣のスルー・スイッチの端
子３−プロセサ８を接続し、トーラス・ネットワークの
右側を終端している。
【００２７】以上のプロセサ間のスイッチをスルー・ス
イッチ／ターン・スイッチの二つの状態で切り換えるこ
とにより、トーラス・ネットワークを論理的に結合した
り分割したりすることができ、トーラス・ネットワーク
の再構成が可能になる。
イッチ／ターン・スイッチの二つの状態で切り換えるこ
とにより、トーラス・ネットワークを論理的に結合した
り分割したりすることができ、トーラス・ネットワーク
の再構成が可能になる。
【００２８】図４は、図３（ａ）の１６プロセサの１次
元トーラス・ネットワークのスイッチを切り換えて得ら
れる再構成したトーラス・ネットワークの例である。同
図（ａ）は、プロセサ７とプロセサ８（以下、物理プロ
セサＩＤでプロセサを表現するものとする）の間のスイ
ッチをターン・スイッチに切り換えている。これによ
り、１６プロセサのトーラス・ネットワークは、二つの
８プロセサのサブトーラスに分割される。
元トーラス・ネットワークのスイッチを切り換えて得ら
れる再構成したトーラス・ネットワークの例である。同
図（ａ）は、プロセサ７とプロセサ８（以下、物理プロ
セサＩＤでプロセサを表現するものとする）の間のスイ
ッチをターン・スイッチに切り換えている。これによ
り、１６プロセサのトーラス・ネットワークは、二つの
８プロセサのサブトーラスに分割される。
【００２９】同様に、プロセサ３とプロセサ４間、およ
び、プロセサ７とプロセサ８間、プロセサ１１とプロセ
サ１２間のスイッチをターン・スイッチに切り換える
と、同図（ｂ）のように４プロセサの四つのサブトーラ
スに分割される。
び、プロセサ７とプロセサ８間、プロセサ１１とプロセ
サ１２間のスイッチをターン・スイッチに切り換える
と、同図（ｂ）のように４プロセサの四つのサブトーラ
スに分割される。
【００３０】さらに、図３（ａ）の再構成可能なトーラ
ス・ネットワークの全てのスイッチをターン・スイッチ
に切り換えると、２プロセサの八つのサブトーラスに分
割される。
ス・ネットワークの全てのスイッチをターン・スイッチ
に切り換えると、２プロセサの八つのサブトーラスに分
割される。
【００３１】以上のように、スイッチをターンとスルー
の間で切り換えることにより、トーラス・ネットワーク
の分割や結合が可能である。図５、図６は、二次元の再
構成可能なトーラス・ネットワークの実施例である。両
図とも、１６×１６個のプロセサ群からなる。
の間で切り換えることにより、トーラス・ネットワーク
の分割や結合が可能である。図５、図６は、二次元の再
構成可能なトーラス・ネットワークの実施例である。両
図とも、１６×１６個のプロセサ群からなる。
【００３２】図５は、分割の最小構成を４×４個のプロ
セサ群とし、その回りにスイッチを配置している。同図
の場合は、４つの８×８のサブトーラスに分割するよう
にスイッチの状態を決定している（サブトーラス内のプ
ロセサの論理ＩＤは０〜６３）。すなわち、サブトーラ
ス内のスイッチはスルー状態に設定し、サブトーラスの
回り、すなわち、隣のサブトーラスとの間に位置するス
イッチをターン状態にしている。
セサ群とし、その回りにスイッチを配置している。同図
の場合は、４つの８×８のサブトーラスに分割するよう
にスイッチの状態を決定している（サブトーラス内のプ
ロセサの論理ＩＤは０〜６３）。すなわち、サブトーラ
ス内のスイッチはスルー状態に設定し、サブトーラスの
回り、すなわち、隣のサブトーラスとの間に位置するス
イッチをターン状態にしている。
【００３３】図６も図５と同様に４×４個のプロセサ群
を分割の最小構成としている。同図の場合は、１６個の
４×４個のサブトーラスに分割するようにスイッチの状
態を設定している（サブトーラス内のプロセサの論理Ｉ
Ｄは０〜１５）。すなわち、同図中の全てのスイッチは
ターン状態になっている。
を分割の最小構成としている。同図の場合は、１６個の
４×４個のサブトーラスに分割するようにスイッチの状
態を設定している（サブトーラス内のプロセサの論理Ｉ
Ｄは０〜１５）。すなわち、同図中の全てのスイッチは
ターン状態になっている。
【００３４】次に、以上に説明したスイッチの状態の決
定方式、すなわち、再構成可能なトーラス・ネットワー
クの再構成方式について説明する。再構成可能なトーラ
ス・ネットワークは次の二つの方式で再構成することが
可能である。
定方式、すなわち、再構成可能なトーラス・ネットワー
クの再構成方式について説明する。再構成可能なトーラ
ス・ネットワークは次の二つの方式で再構成することが
可能である。
【００３５】・疑似静的モード ・動的モード 疑似静的モードでは、各スイッチの状態をシステム側、
例えばシステム管理者が制御する。本モードは、並列計
算機のマルチユーザ環境を実現する単純で十分な方式で
ある。
例えばシステム管理者が制御する。本モードは、並列計
算機のマルチユーザ環境を実現する単純で十分な方式で
ある。
【００３６】時間を、例えば数ミリ秒ごとの大きなブロ
ックに分割し、そのブロックごとにスイッチの状態を変
化させてサブトーラスの構成を変える。それぞれの時間
ブロックを異なるユーザに割り当てて、マルチユーザ環
境を実現するのである。例えば、６４×６４プロセサの
分散メモリ型並列計算機（ＤＭＰＰ）において、あるフ
ェーズでは６４×６４のトーラスとして全ＤＭＰＰをあ
るユーザに利用させ、また、あるフェーズでは４つの１
６×１６のトーラスとして構成してそれぞれを別のユー
ザに利用させるのである。
ックに分割し、そのブロックごとにスイッチの状態を変
化させてサブトーラスの構成を変える。それぞれの時間
ブロックを異なるユーザに割り当てて、マルチユーザ環
境を実現するのである。例えば、６４×６４プロセサの
分散メモリ型並列計算機（ＤＭＰＰ）において、あるフ
ェーズでは６４×６４のトーラスとして全ＤＭＰＰをあ
るユーザに利用させ、また、あるフェーズでは４つの１
６×１６のトーラスとして構成してそれぞれを別のユー
ザに利用させるのである。
【００３７】以上の疑似静的モードでは、各フェーズの
前に各スイッチの状態をシステム側でターンかスルーの
状態にセットすればよい。そして、１フェーズ内では、
スイッチの状態は一定であり、プロセサ間の通信経路中
でスイッチを通るルーティングはフェーズ内では固定さ
れている。
前に各スイッチの状態をシステム側でターンかスルーの
状態にセットすればよい。そして、１フェーズ内では、
スイッチの状態は一定であり、プロセサ間の通信経路中
でスイッチを通るルーティングはフェーズ内では固定さ
れている。
【００３８】一方、動的モードは、ユーザがプロセサ間
でやりとりするメッセージによってスイッチの状態を変
化させてトーラス・ネットワークを再構成する方式であ
る。該メッセージがスイッチに到着したとき、スイッチ
がメッセージの内容を解析したうえ、スイッチの状態を
変化させて、トーラスの再構成を行なう。
でやりとりするメッセージによってスイッチの状態を変
化させてトーラス・ネットワークを再構成する方式であ
る。該メッセージがスイッチに到着したとき、スイッチ
がメッセージの内容を解析したうえ、スイッチの状態を
変化させて、トーラスの再構成を行なう。
【００３９】図７は、動的モードでのスイッチ制御方式
の説明図である。同図（ａ）は、ユーザが送出するメッ
セージの構成図である。メッセージは、ヘッダ部とデー
タ部（Ｄａｔａ）からなり、ヘッダ部は、メッセージの
宛て先の物理プロセサＩＤ（Ｄｅｓｔｉｎａｔｉｏｎ）
と、サブトーラスの大きさを表す数値（Ｂｉｔｍａｓ
ｋ）等からなる。サブトーラスの大きさを示す数値Ｂｉ
ｔｍａｓｋは、サブトーラスの次元数分ある。例えば、
プロセサ数ｍの一次元のサブトーラスのＢｉｔｍａｓｋ
の値をｂとすると、ｂ＝ｍ−１とする。また、ｎ次元の
サブトーラスならば、ｎ個ののＢｉｔｍａｓｋ値ｂ
k （ｋ＝１，２，・・，ｎ）を持たせる。４×４の２次
元のサブトーラスはらば、ｂ1 ＝３、ｂ2 ＝３となる。
の説明図である。同図（ａ）は、ユーザが送出するメッ
セージの構成図である。メッセージは、ヘッダ部とデー
タ部（Ｄａｔａ）からなり、ヘッダ部は、メッセージの
宛て先の物理プロセサＩＤ（Ｄｅｓｔｉｎａｔｉｏｎ）
と、サブトーラスの大きさを表す数値（Ｂｉｔｍａｓ
ｋ）等からなる。サブトーラスの大きさを示す数値Ｂｉ
ｔｍａｓｋは、サブトーラスの次元数分ある。例えば、
プロセサ数ｍの一次元のサブトーラスのＢｉｔｍａｓｋ
の値をｂとすると、ｂ＝ｍ−１とする。また、ｎ次元の
サブトーラスならば、ｎ個ののＢｉｔｍａｓｋ値ｂ
k （ｋ＝１，２，・・，ｎ）を持たせる。４×４の２次
元のサブトーラスはらば、ｂ1 ＝３、ｂ2 ＝３となる。
【００４０】同図（ａ）のメッセージをユーザが送出
し、該メッセージがスイッチに達すると、該スイッチは
ヘッダ部分の情報を解析し、スイッチの状態をターンに
するか、スルーにするか決定する。
し、該メッセージがスイッチに達すると、該スイッチは
ヘッダ部分の情報を解析し、スイッチの状態をターンに
するか、スルーにするか決定する。
【００４１】同図（ｂ）は、スイッチの表記の説明図で
ある。スイッチはプロセサｉおよびプロセサｊの二つの
プロセサに挟まれており、プロセサｉはスイッチの端子
２に、プロセサｊは端子４に接続され、また、スイッチ
の端子１は左隣のスイッチの端子３と、さらに、スイッ
チの端子３は右隣のスイッチの端子１と接続されてい
る。
ある。スイッチはプロセサｉおよびプロセサｊの二つの
プロセサに挟まれており、プロセサｉはスイッチの端子
２に、プロセサｊは端子４に接続され、また、スイッチ
の端子１は左隣のスイッチの端子３と、さらに、スイッ
チの端子３は右隣のスイッチの端子１と接続されてい
る。
【００４２】ヘッダ部の情報を解析し、スイッチをスル
ーの状態にする場合には、スイッチ内で端子１−端子
４、および、端子２−端子３を接続する。また、ターン
状態にする場合には、端子１−端子２、端子３−端子４
をスイッチ内で接続する。
ーの状態にする場合には、スイッチ内で端子１−端子
４、および、端子２−端子３を接続する。また、ターン
状態にする場合には、端子１−端子２、端子３−端子４
をスイッチ内で接続する。
【００４３】同図（ｃ）は、スイッチの実現例である。
スイッチはヘッダ解析部と、例えばバタフライ・ネット
ワークで実現できる。ヘッダ解析部の解析結果がスルー
ならば、入力１、２、３、４をそれぞれ出力４、３、
２、１と繋がるようにバタフライ・ネットワークを制御
する。一方、ヘッダ解析部の解析結果がターンならば、
入力１、２、３、４をそれぞれ出力２、１、４、３と繋
がるようにバタフライ・ネットワークを制御する。
スイッチはヘッダ解析部と、例えばバタフライ・ネット
ワークで実現できる。ヘッダ解析部の解析結果がスルー
ならば、入力１、２、３、４をそれぞれ出力４、３、
２、１と繋がるようにバタフライ・ネットワークを制御
する。一方、ヘッダ解析部の解析結果がターンならば、
入力１、２、３、４をそれぞれ出力２、１、４、３と繋
がるようにバタフライ・ネットワークを制御する。
【００４４】図８は、ヘッダ解析部の動作フローチャー
トである。同図（ａ）は、メッセージのヘッダ中のＢｉ
ｔｍａｓｋの値を使ってスイッチを制御する方式であ
る。
トである。同図（ａ）は、メッセージのヘッダ中のＢｉ
ｔｍａｓｋの値を使ってスイッチを制御する方式であ
る。
【００４５】ユーザがメッセージを送出し、該メッセー
ジがスイッチに到着すると、まず、ヘッダ解析部はメッ
セージのヘッダ中のＢｉｔｍａｓｋの値ｂを読み込む
（Ｓ１）。そして、値ｂと、両隣のプロセサの物理ＩＤ
であるｉ，ｊとの間で、ビットごとのｏｒをとる（Ｓ
２）。例えば、一次元サブトーラスの大きさを８プロセ
サ、両隣のプロセサの物理ＩＤを３，４とすると、ｂ＝
７（‘０１１１’（２進数））、ｉ＝３（‘００１１’
（２進数））、ｉ＝４（‘０１００’（２進数））とな
り、ｂ or ｉ＝７（‘０１１１’（２進数））、ｂ or
ｊ＝７（‘０１１１’（２進数））となる。
ジがスイッチに到着すると、まず、ヘッダ解析部はメッ
セージのヘッダ中のＢｉｔｍａｓｋの値ｂを読み込む
（Ｓ１）。そして、値ｂと、両隣のプロセサの物理ＩＤ
であるｉ，ｊとの間で、ビットごとのｏｒをとる（Ｓ
２）。例えば、一次元サブトーラスの大きさを８プロセ
サ、両隣のプロセサの物理ＩＤを３，４とすると、ｂ＝
７（‘０１１１’（２進数））、ｉ＝３（‘００１１’
（２進数））、ｉ＝４（‘０１００’（２進数））とな
り、ｂ or ｉ＝７（‘０１１１’（２進数））、ｂ or
ｊ＝７（‘０１１１’（２進数））となる。
【００４６】次に、ｂ or ｉの値とｂ or ｊの値が等し
いか否かを判定する（Ｓ３）。そして、等しいならば
（Ｙｅｓ）該スイッチをスルー状態に（Ｓ４）、等しく
ないならば（Ｎｏ）該スイッチをターン状態にする（Ｓ
５）。
いか否かを判定する（Ｓ３）。そして、等しいならば
（Ｙｅｓ）該スイッチをスルー状態に（Ｓ４）、等しく
ないならば（Ｎｏ）該スイッチをターン状態にする（Ｓ
５）。
【００４７】この制御方式によれば、ユーザがＢｉｔｍ
ａｓｋの値を指定することにより、サブトーラスを再構
成することが可能になる。例えば、図３（ａ）の１６プ
ロセサ、最小サブトーラス構成２プロセサの一次元トー
ラス・ネットワークの場合、ユーザがｂ＝７とすると、
プロセサ７とプロセサ８の間のスイッチについて ｂ or ｉ ≠ ｂ or ｊ となり、他のスイッチは ｂ or ｉ ＝ ｂ or ｊ となる。これにより、プロセサ７とプロセサ８の間のス
イッチがターンに、他のスイッチがスルーになるように
スイッチを動作させる。
ａｓｋの値を指定することにより、サブトーラスを再構
成することが可能になる。例えば、図３（ａ）の１６プ
ロセサ、最小サブトーラス構成２プロセサの一次元トー
ラス・ネットワークの場合、ユーザがｂ＝７とすると、
プロセサ７とプロセサ８の間のスイッチについて ｂ or ｉ ≠ ｂ or ｊ となり、他のスイッチは ｂ or ｉ ＝ ｂ or ｊ となる。これにより、プロセサ７とプロセサ８の間のス
イッチがターンに、他のスイッチがスルーになるように
スイッチを動作させる。
【００４８】また、ユーザがｂ＝３とした場合には、プ
ロセサ３−プロセサ４間、プロセサ７−プロセサ８間、
プロセサ１１−プロセサ１２間のスイッチについて ｂ or ｉ ≠ ｂ or ｊ となり、他のスイッチは ｂ or ｉ ＝ ｂ or ｊ となる。これにより、プロセサ３−プロセサ４間、プロ
セサ７−プロセサ８間、プロセサ１１−プロセサ１２間
のスイッチがターンに、他のスイッチがスルーになるよ
うにスイッチを動作させる。
ロセサ３−プロセサ４間、プロセサ７−プロセサ８間、
プロセサ１１−プロセサ１２間のスイッチについて ｂ or ｉ ≠ ｂ or ｊ となり、他のスイッチは ｂ or ｉ ＝ ｂ or ｊ となる。これにより、プロセサ３−プロセサ４間、プロ
セサ７−プロセサ８間、プロセサ１１−プロセサ１２間
のスイッチがターンに、他のスイッチがスルーになるよ
うにスイッチを動作させる。
【００４９】同図（ｂ）は、メッセージのヘッダ中のＤ
ｅｓｔｉｎａｔｉｏｎ値を使った制御方式の動作フロー
チャートである。ユーザがメッセージを送出し、該メッ
セージがスイッチに到着すると、まず、ヘッダ解析部は
メッセージのヘッダ中の宛て先Ｄｅｓｔｉｎａｔｉｏｎ
の値ｎｉｄを読み込む（Ｓ１１）。ｎidは、宛て先のプ
ロセサの物理ＩＤである。
ｅｓｔｉｎａｔｉｏｎ値を使った制御方式の動作フロー
チャートである。ユーザがメッセージを送出し、該メッ
セージがスイッチに到着すると、まず、ヘッダ解析部は
メッセージのヘッダ中の宛て先Ｄｅｓｔｉｎａｔｉｏｎ
の値ｎｉｄを読み込む（Ｓ１１）。ｎidは、宛て先のプ
ロセサの物理ＩＤである。
【００５０】次に、該メッセージの入力経路により処理
方法を変える（Ｓ１２）。スイッチの端子１あるいは端
子２（プロセサｉ）からの場合、次に、ｎidの値とプロ
セサｊの値を比較し（Ｓ１３）、ｎid≧ｊならば（Ｙｅ
ｓ）該スイッチをスルーになるように制御し（Ｓ１
４）、ｎid＜ｊならば（Ｎｏ）該スイッチをターンにな
るように制御する（Ｓ１５）。一方、該メッセージの入
力経路がスイッチの端子３あるいは端子４（プロセサ
ｊ）からの場合は、同様に、ｎidの値とプロセサｊの値
を比較し（Ｓ１６）、ｎid≧ｊならば（Ｙｅｓ）該スイ
ッチをターンになるように制御し（Ｓ１７）、ｎid＜ｊ
ならば（Ｎｏ）該スイッチをスルーになるように制御す
る（Ｓ１８）。
方法を変える（Ｓ１２）。スイッチの端子１あるいは端
子２（プロセサｉ）からの場合、次に、ｎidの値とプロ
セサｊの値を比較し（Ｓ１３）、ｎid≧ｊならば（Ｙｅ
ｓ）該スイッチをスルーになるように制御し（Ｓ１
４）、ｎid＜ｊならば（Ｎｏ）該スイッチをターンにな
るように制御する（Ｓ１５）。一方、該メッセージの入
力経路がスイッチの端子３あるいは端子４（プロセサ
ｊ）からの場合は、同様に、ｎidの値とプロセサｊの値
を比較し（Ｓ１６）、ｎid≧ｊならば（Ｙｅｓ）該スイ
ッチをターンになるように制御し（Ｓ１７）、ｎid＜ｊ
ならば（Ｎｏ）該スイッチをスルーになるように制御す
る（Ｓ１８）。
【００５１】以上のように、メッセージ中の宛て先ＩＤ
（ｎid) を使用してスイッチを制御することにより、ユ
ーザがメッセージを送出したプロセサから宛て先のプロ
セサまでの間に存在するスイッチの状態を切り換えてい
くことができる。
（ｎid) を使用してスイッチを制御することにより、ユ
ーザがメッセージを送出したプロセサから宛て先のプロ
セサまでの間に存在するスイッチの状態を切り換えてい
くことができる。
【００５２】次に、動的モードのスイッチ制御方式を拡
張した制御方式を、グローバル演算や放送処理に利用
し、これらの処理を高速に行なう方法について説明す
る。図５に示した３２×３２＝２５６個のプロセサをス
イッチによって４つのサブユニットに分割しているネッ
トワークにおいて、左上の８×８のサブユニットに注目
すると、例えば、０番と７番のプロセサはスイッチを経
由して距離１で結ばれている。ここで距離は隣合うプロ
セサ間を１とする。通常のトーラス・ネットワークにお
けるルーティングでは、０番と７番のプロセサの距離は
４であり、本方式によってスイッチを導入することによ
る経路が近道になっていることが分かる。
張した制御方式を、グローバル演算や放送処理に利用
し、これらの処理を高速に行なう方法について説明す
る。図５に示した３２×３２＝２５６個のプロセサをス
イッチによって４つのサブユニットに分割しているネッ
トワークにおいて、左上の８×８のサブユニットに注目
すると、例えば、０番と７番のプロセサはスイッチを経
由して距離１で結ばれている。ここで距離は隣合うプロ
セサ間を１とする。通常のトーラス・ネットワークにお
けるルーティングでは、０番と７番のプロセサの距離は
４であり、本方式によってスイッチを導入することによ
る経路が近道になっていることが分かる。
【００５３】通信の遅延時間は、プロセサ間をつなぐワ
イアでの遅延と、プロセサ内での遅延があり、通常はプ
ロセサ内の遅延の方がかなり大きい。このため、途中に
含まれるノード数が少ない通信経路を用いれば遅延を小
さくすることが可能である。本方式では、スイッチを通
る経路は途中のプロセサを通らずに遠くのプロセサに繋
がっており、これにより、遠くのプロセサであってもメ
ッセージを高速に送ることが可能になる。このような経
路をエクスプレス・トーラスと呼ぶことにする。
イアでの遅延と、プロセサ内での遅延があり、通常はプ
ロセサ内の遅延の方がかなり大きい。このため、途中に
含まれるノード数が少ない通信経路を用いれば遅延を小
さくすることが可能である。本方式では、スイッチを通
る経路は途中のプロセサを通らずに遠くのプロセサに繋
がっており、これにより、遠くのプロセサであってもメ
ッセージを高速に送ることが可能になる。このような経
路をエクスプレス・トーラスと呼ぶことにする。
【００５４】このエクスプレス・トーラスを用いること
により、通常、距離が長くて通信時間がかかるようなグ
ローバル演算や放送処理を短時間で終わらせることが可
能になる。
により、通常、距離が長くて通信時間がかかるようなグ
ローバル演算や放送処理を短時間で終わらせることが可
能になる。
【００５５】グローバル演算は、全てのプロセサで、あ
る変数の値の総和や最大値、最小値などを求める演算で
あり、並列計算機ではよく用いられる計算パターンであ
る。ここで、エクスプレス・トーラスを利用してグロー
バル演算を行なうと、その基本的なアルゴリズムは階層
的演算になる。
る変数の値の総和や最大値、最小値などを求める演算で
あり、並列計算機ではよく用いられる計算パターンであ
る。ここで、エクスプレス・トーラスを利用してグロー
バル演算を行なうと、その基本的なアルゴリズムは階層
的演算になる。
【００５６】図９は、エクスプレス・トーラスを使った
グローバル演算の説明図である。同図の再構成可能なト
ーラス・ネットワークは、最小単位が２×２の２次元構
成のものである。同図では５×５個のプロセサが示され
ているが、これは該トーラス・ネットワークの一部であ
り、実際は同様のネットワークが広がっている。
グローバル演算の説明図である。同図の再構成可能なト
ーラス・ネットワークは、最小単位が２×２の２次元構
成のものである。同図では５×５個のプロセサが示され
ているが、これは該トーラス・ネットワークの一部であ
り、実際は同様のネットワークが広がっている。
【００５７】まず、２×２プロセサのネットワーク分割
の最小単位でグローバル演算を行ない、そのなかの代表
のプロセサ、例えば各ユニットのプロセサ０がその結果
を持つ（Ｓｔｅｐ１）。次に、４つのユニットの代表
（Ｓｔｅｐ２の０番のプロセサ、例えば、ａ，ｂ，ｃ，
ｄを付したプロセサ）がグローバル演算結果のデータを
交換し、グローバル演算を行ない、その結果を代表のプ
ロセサ（例えばプロセサａ）がもつ（Ｓｔｅｐ２）。こ
のとき、プロセサ間のデータの交換をスイッチを介して
エクスプレス・トーラスを介して行なう。同図で分かる
ように、プロセサａ−ｂ−ｃ−ｄ間は、スイッチを介し
て隣り合っている。
の最小単位でグローバル演算を行ない、そのなかの代表
のプロセサ、例えば各ユニットのプロセサ０がその結果
を持つ（Ｓｔｅｐ１）。次に、４つのユニットの代表
（Ｓｔｅｐ２の０番のプロセサ、例えば、ａ，ｂ，ｃ，
ｄを付したプロセサ）がグローバル演算結果のデータを
交換し、グローバル演算を行ない、その結果を代表のプ
ロセサ（例えばプロセサａ）がもつ（Ｓｔｅｐ２）。こ
のとき、プロセサ間のデータの交換をスイッチを介して
エクスプレス・トーラスを介して行なう。同図で分かる
ように、プロセサａ−ｂ−ｃ−ｄ間は、スイッチを介し
て隣り合っている。
【００５８】以上の処理を繰り返していくことで、徐々
に大きなサブユニット（Ｓｔｅｐ３では８×８プロセ
サ）でのグローバル演算に広がっていく。最後に、全体
のグローバル演算結果が求まったならば、演算時とは逆
に、上の階層から下の階層へグローバル演算結果のデー
タを送っていく。これにより、全プロセサがグローバル
演算結果を持つことが可能になる。
に大きなサブユニット（Ｓｔｅｐ３では８×８プロセ
サ）でのグローバル演算に広がっていく。最後に、全体
のグローバル演算結果が求まったならば、演算時とは逆
に、上の階層から下の階層へグローバル演算結果のデー
タを送っていく。これにより、全プロセサがグローバル
演算結果を持つことが可能になる。
【００５９】放送処理もグローバル演算と同様にエクス
プレス・トーラスを使って実行することができる。すな
わち、まず、階層の頂点にあるプロセサに放送要求を出
す。そして、上の階層から下の階層へ順に放送データを
送っていく。これにより、全プロセサにデータを送るこ
とが可能になる。
プレス・トーラスを使って実行することができる。すな
わち、まず、階層の頂点にあるプロセサに放送要求を出
す。そして、上の階層から下の階層へ順に放送データを
送っていく。これにより、全プロセサにデータを送るこ
とが可能になる。
【００６０】グローバル演算や放送処理でエクスプレス
・トーラスを利用する場合には、動的モードでのスイッ
チ制御方式を拡張する必要がある。すなわち、動的モー
ドではスイッチをスルーとターンに限ったが、エクスプ
レス・トーラスではスイッチの４端子の任意の２端子を
結べるようにする必要がある。図９のＳｔｅｐ３にＡで
示したスイッチは、スイッチの４端子の接続方法として
端子１と端子３が結ばれている。このようにスイッチ内
の接続ができないとエクスプレス・トーラスが実現でき
ないのである。これは、図７（ｃ）のスイッチの実現例
で説明すると、例えば、入力１を出力２、３、４のいず
れとも接続できるように制御することである。
・トーラスを利用する場合には、動的モードでのスイッ
チ制御方式を拡張する必要がある。すなわち、動的モー
ドではスイッチをスルーとターンに限ったが、エクスプ
レス・トーラスではスイッチの４端子の任意の２端子を
結べるようにする必要がある。図９のＳｔｅｐ３にＡで
示したスイッチは、スイッチの４端子の接続方法として
端子１と端子３が結ばれている。このようにスイッチ内
の接続ができないとエクスプレス・トーラスが実現でき
ないのである。これは、図７（ｃ）のスイッチの実現例
で説明すると、例えば、入力１を出力２、３、４のいず
れとも接続できるように制御することである。
【００６１】図１０は、エクスプレス・トーラスにおけ
るヘッダ解析の動作フローチャートである。ユニットが
メッセージを送出し、該メッセージがスイッチに到着す
ると、まず、メッセージのヘッダ中にあるメッセージの
宛て先の情報Ｄｅｓｔｉｎａｔｉｏｎ（物理プロセサＩ
Ｄ:dest)を読み込む（Ｓ２０）。
るヘッダ解析の動作フローチャートである。ユニットが
メッセージを送出し、該メッセージがスイッチに到着す
ると、まず、メッセージのヘッダ中にあるメッセージの
宛て先の情報Ｄｅｓｔｉｎａｔｉｏｎ（物理プロセサＩ
Ｄ:dest)を読み込む（Ｓ２０）。
【００６２】次に、該メッセージの入力経路により処理
方法を変える（Ｓ２１）。スイッチの端子１あるいは端
子２（プロセサｉ）からの場合、宛て先プロセサＩＤ
（ｄｅｓｔ）とｉ−ｎ（ｎは最小構成のサブユニットの
大きさを表す値であり、最小構成が２×２ならばｎ＝
２）、ｊとの大小比較を行なう（Ｓ２２）。すなわち、
宛て先プロセサがスイッチの左側にある最小構成のサブ
ユニット中にあるか否かを判定する。ｉ−ｎ＜ｄｅｓｔ
＜ｊならば（Ｙｅｓ：宛て先プロセサがスイッチの左側
の最小構成サブユニット中に存在する）、スイッチの端
子１と端子２をスイッチ内で接続する制御を行なう（Ｓ
２３）。
方法を変える（Ｓ２１）。スイッチの端子１あるいは端
子２（プロセサｉ）からの場合、宛て先プロセサＩＤ
（ｄｅｓｔ）とｉ−ｎ（ｎは最小構成のサブユニットの
大きさを表す値であり、最小構成が２×２ならばｎ＝
２）、ｊとの大小比較を行なう（Ｓ２２）。すなわち、
宛て先プロセサがスイッチの左側にある最小構成のサブ
ユニット中にあるか否かを判定する。ｉ−ｎ＜ｄｅｓｔ
＜ｊならば（Ｙｅｓ：宛て先プロセサがスイッチの左側
の最小構成サブユニット中に存在する）、スイッチの端
子１と端子２をスイッチ内で接続する制御を行なう（Ｓ
２３）。
【００６３】ｉ−ｎ＜ｄｅｓｔ＜ｊでないならば（Ｎ
ｏ）、次に、ｄｅｓｔとｊ＋ｎの大小比較を行なう（Ｓ
２４）。すなわち、宛て先プロセサがスイッチの右側の
最小構成サブユニット中に存在する否かを判定する。ｄ
ｅｓｔ＜ｊ＋ｎならば（Ｙｅｓ：宛て先プロセサがスイ
ッチの右側の最小構成サブユニット中に存在する）、出
力は端子４に（Ｓ２５）、ｄｅｓｔ≧ｊ＋ｎならば（Ｎ
ｏ）出力は端子３に接続する（Ｓ２６）。
ｏ）、次に、ｄｅｓｔとｊ＋ｎの大小比較を行なう（Ｓ
２４）。すなわち、宛て先プロセサがスイッチの右側の
最小構成サブユニット中に存在する否かを判定する。ｄ
ｅｓｔ＜ｊ＋ｎならば（Ｙｅｓ：宛て先プロセサがスイ
ッチの右側の最小構成サブユニット中に存在する）、出
力は端子４に（Ｓ２５）、ｄｅｓｔ≧ｊ＋ｎならば（Ｎ
ｏ）出力は端子３に接続する（Ｓ２６）。
【００６４】一方、メッセージが端子３または端子４か
ら入力された場合には、ｄｅｓｔとｉの大小比較を行な
う（Ｓ２７）。すなわち、宛て先プロセサがスイッチよ
りも右側にあるか否かを判定する。ｉ＜ｄｅｓｔの場合
は（Ｙｅｓ：宛て先プロセサがスイッチよりも右にあ
る）、端子３と端子４を接続する（Ｓ２８）。一方、ｉ
≧ｄｅｓｔの場合は（Ｎｏ）、宛て先プロセサがスイッ
チよりも左側にあることを示し、次に、ｄｅｓｔとｊ−
ｎの大小比較をする（Ｓ２８）。これは、宛て先プロセ
サがスイッチのすぐ左のサブユニット内に存在するか否
かを判定するものである。ｄｅｓｔ＞ｊ−ｎならば（Ｙ
ｅｓ：宛て先プロセサがスイッチのすぐ左のサブユニッ
トに存在する）出力端子を２とし（Ｓ３０）、ｄｅｓｔ
≦ｊ−ｎならば（Ｎｏ）、出力端子を１とする。
ら入力された場合には、ｄｅｓｔとｉの大小比較を行な
う（Ｓ２７）。すなわち、宛て先プロセサがスイッチよ
りも右側にあるか否かを判定する。ｉ＜ｄｅｓｔの場合
は（Ｙｅｓ：宛て先プロセサがスイッチよりも右にあ
る）、端子３と端子４を接続する（Ｓ２８）。一方、ｉ
≧ｄｅｓｔの場合は（Ｎｏ）、宛て先プロセサがスイッ
チよりも左側にあることを示し、次に、ｄｅｓｔとｊ−
ｎの大小比較をする（Ｓ２８）。これは、宛て先プロセ
サがスイッチのすぐ左のサブユニット内に存在するか否
かを判定するものである。ｄｅｓｔ＞ｊ−ｎならば（Ｙ
ｅｓ：宛て先プロセサがスイッチのすぐ左のサブユニッ
トに存在する）出力端子を２とし（Ｓ３０）、ｄｅｓｔ
≦ｊ−ｎならば（Ｎｏ）、出力端子を１とする。
【００６５】以上のヘッダ解析方法により、任意の宛て
先プロセサに最短距離でメッセージを送ることが可能に
なる。
先プロセサに最短距離でメッセージを送ることが可能に
なる。
【００６６】
【発明の効果】本発明によれば、トーラス・ネットワー
クをインターリーブ接続し、簡単なスイッチを追加する
ことによりトーラス・ネットワークの分割が可能とな
り、マルチユーザ環境の実現が可能となる。また、ネッ
トワークに追加したスイッチを動的に切り換えることに
より、トーラス・ネットワークの動的な分割が可能とな
り、グローバル演算や放送処理等の処理速度を向上する
ことが可能になった。
クをインターリーブ接続し、簡単なスイッチを追加する
ことによりトーラス・ネットワークの分割が可能とな
り、マルチユーザ環境の実現が可能となる。また、ネッ
トワークに追加したスイッチを動的に切り換えることに
より、トーラス・ネットワークの動的な分割が可能とな
り、グローバル演算や放送処理等の処理速度を向上する
ことが可能になった。
【図１】本発明の機能ブロック図である。
【図２】本発明の原理説明図である。
【図３】一実施例のシステム構成図である。
【図４】トーラス・ネットワークの分割例である。
【図５】一実施例の二次元の再構成可能なトーラス・ネ
ットワーク（４つの８×８サブユニットからなる）であ
る。
ットワーク（４つの８×８サブユニットからなる）であ
る。
【図６】一実施例の二次元の再構成可能なトーラス・ネ
ットワーク（１６個の４×４サブユニットからなる）で
ある。
ットワーク（１６個の４×４サブユニットからなる）で
ある。
【図７】動的モードのスイッチ制御方式の説明図であ
る。
る。
【図８】動的モードでのヘッダ解析部の動作フローチャ
ートである。
ートである。
【図９】グローバル演算の説明図である。
【図１０】エクスプレス・トーラスにおけるヘッダ解析
部の動作フローチャートである。
部の動作フローチャートである。
【図１１】従来の方法の説明図である。
１ インターリーブ接続手段 ２ スイッチ手段 ３ スイッチング手段
Claims (10)
- 【請求項１】 ｎ次元のトーラス・ネットワークを持つ
並列計算機において、 トーラスをｎ回折り畳み、折り畳んだ結果を一つのｎ次
元の層に埋め込むように接続するインターリーブ接続手
段と、 前記インターリーブ接続手段により折り畳んだ場所にス
イッチを配置するスイッチ手段と、 前記スイッチ手段によって配置したスイッチを切り換え
て、トーラスをサブトーラスに分割したり、分割したサ
ブトーラスを結合し、トーラス・ネットワークの再構成
を行なうスイッチング手段とを有することを特徴とする
再構成可能なトーラス・ネットワーク方式。 - 【請求項２】 請求項１に記載のスイッチング手段は、
ユーザが並列計算機を使用する前にスイッチを切り換え
たうえ、ユーザが使用中にはスイッチを切り換えずに固
定することで、ネットワークを静的に分割／結合するこ
とを特徴とする再構成可能なトーラス・ネットワーク方
式。 - 【請求項３】 請求項１に記載のスイッチング手段は、
ユーザが並列計算機を利用しているときに、ユーザがス
イッチを切り換えることで、ネットワークを動的に分割
／結合することを特徴とする再構成可能なトーラス・ネ
ットワーク方式。 - 【請求項４】 請求項１に記載のスイッチング手段は、
前記スイッチ手段により設けられたスイッチ間の通信路
を接続するようにスイッチを切り換え、距離の離れたプ
ロセサ・エレメント間の通信距離を短くすることを特徴
とする再構成可能なトーラス・ネットワーク方式。 - 【請求項５】 請求項１に記載の再構成可能なトーラス
・ネットワークであって、 ネットワークを分割することにより故障したプロセサ・
エレメントを切り離し、故障部分を交換することを特徴
とする再構成可能なトーラス・ネットワーク方式。 - 【請求項６】 請求項４に記載の再構成可能なトーラス
・ネットワークであって、 プロセサ・エレメント間での高速な通信を行ない、並列
計算機に含まれる全てのプロセサ・エレメントでのグロ
ーバル演算を高速に実行することを特徴とする再構成可
能なトーラス・ネットワーク方式。 - 【請求項７】 請求項４に記載の再構成可能なトーラス
・ネットワークであって、 プロセサ・エレメント間での高速な通信を行ない、並列
計算機内の全てのプロセサ・エレメントに対して放送処
理を高速に実行することを特徴とする再構成可能なトー
ラス・ネットワーク方式。 - 【請求項８】 請求項４に記載の再構成可能なトーラス
・ネットワークであって、 プロセサ・エレメント間での高速な通信を行ない、ま
た、スイッチを動的に切り換えることにより、並列計算
機内の一部のプロセサ・エレメントに対して放送処理を
高速に実行することを特徴とする再構成可能なトーラス
・ネットワーク方式。 - 【請求項９】 請求項４に記載の再構成可能なトーラス
・ネットワークであって、 プロセサ・エレメント間での高速な通信を行ない、並列
計算機内の全てのプロセサ・エレメントの同期を高速に
とることを特徴とする再構成可能なトーラス・ネットワ
ーク方式。 - 【請求項１０】 請求項４に記載の再構成可能なトーラ
ス・ネットワークであって、 プロセサ・エレメント間での高速な通信を行ない、ま
た、スイッチを動的に切り換えることにより、並列計算
機内の一部のプロセサ・エレメントの同期を高速にとる
ことを特徴とする再構成可能なトーラス・ネットワーク
方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074409A JPH06290158A (ja) | 1993-03-31 | 1993-03-31 | 再構成可能なトーラス・ネットワーク方式 |
| GB9405556A GB2276743B (en) | 1993-03-31 | 1994-03-21 | Reconfigurable torus network system |
| US08/683,140 US5689661A (en) | 1993-03-31 | 1996-07-18 | Reconfigurable torus network having switches between all adjacent processor elements for statically or dynamically splitting the network into a plurality of subsystems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074409A JPH06290158A (ja) | 1993-03-31 | 1993-03-31 | 再構成可能なトーラス・ネットワーク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290158A true JPH06290158A (ja) | 1994-10-18 |
Family
ID=13546371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5074409A Withdrawn JPH06290158A (ja) | 1993-03-31 | 1993-03-31 | 再構成可能なトーラス・ネットワーク方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5689661A (ja) |
| JP (1) | JPH06290158A (ja) |
| GB (1) | GB2276743B (ja) |
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