JPS6360579B2 - - Google Patents

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JPS6360579B2
JPS6360579B2 JP55051094A JP5109480A JPS6360579B2 JP S6360579 B2 JPS6360579 B2 JP S6360579B2 JP 55051094 A JP55051094 A JP 55051094A JP 5109480 A JP5109480 A JP 5109480A JP S6360579 B2 JPS6360579 B2 JP S6360579B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/25—Routing or path finding in a switch fabric
    • H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L49/00—Packet switching elements
    • H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Communication Control (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Mobile Radio Communication Systems (AREA)

Description

【発明の詳細な説明】 この発明は共用コンポーネントを備えたデイジ
タル装置の回路網に関するものであり、これらの
回路網はより高いレベルでコンポーネントを共用
する。相互接続が、アービタ（arbiter）および
セレクタと呼ばれる２種類の、速度に独立なスイ
ツチから構成される。
先行技術の情報処理システムは分散プロセサお
よび記憶装置を併用している。これらはより高い
記憶容量およびデータ処理スループツトを適合さ
せるように拡張されることができる。このような
分散システムは高程度のシステム制御の集中化を
必要としその関連のプログラミングの問題を伴な
う。
この発明の目的は分散システムのための改良さ
れた通信網を提供することである。
この発明のもう１つの目的は、制御がシステム
の種々の装置へ分散される分散システムのための
回路網を提供することである。
この発明のさらに他の目的は、ソフトウエア制
御が最小または全くない分散システムのための通
信網を提供することである。
この発明はデイジタル通信網を介してのパイプ
ライン化されたメツセージ伝送のために設計され
た速度に独立な仲裁スイツチである。アービタは
メツセージを２個の入力経路の一方から出力経路
へ送りかつ、入力経路を示す１ビツトをメツセー
ジへ付け加える。両方の入力経路に要求があると
き、アービタはそれから交互にメツセージを受取
り、要求が同時に到着すればランダムに第１のも
のを選択する。
アービタから形成されたツリーは共用される装
置の使用を要求する２またはそれ以上の装置のた
めに仲裁を与える。
アービタおよびセレクタの両方を用いる回路網
は多数の装置のうちでメツセージを伝送するため
に形成されることができる。
この発明の上述および他の目的、利点、ならび
に特徴は添付図面とともに行なう以下の詳細な説
明からより一層明らかとなろう。
アービタおよびセレクタスイツチによつて接続
された回路網の通信は、一般的な場合３つの部
分、すなわち行先アドレス、本体、および出所ア
ドレスから成る直列に伝送されたメツセージの態
様である。出所アドレスは、それが行先から出所
までアービタスイツチによつて決定される経路で
始まる。行先アドレスは回路網を介して行先まで
の経路を選択しかつその経路に沿つてセレクタス
イツチにおいてビツト毎に用いられる。一般にメ
ツセージが回路網を移動するとき、アービタはそ
の２つの入力のうちいずれを介してメツセージを
受取つたかを示すために１ビツトを付加し、セレ
クタは先頭ビツトを除去するとともに、この先頭
ビツトに従つてその２つの出力のうちいずれを介
してメツセージを出力するかを選択する。受信装
置はまずメツセージ本体を受入れかつ次いで出所
アドレスを受入れる。
１組の２端末装置のための特定の双方向通信パ
ターンが、３進ノードを有する配向され、方向づ
けられたグラフの網によつて説明することができ
る。そのようなグラフはそのグラフに対して異質
同形のアービタおよびセレクタ網を有する回路形
態において理解される。
配向され方向づけられたグラフの逆が配向を変
化しないままですべての方向を逆転させることに
よつて得られる。アービタ―セレクタ網のため
に、これはセレクタに代わつてアービタを用い、
アービタに代わつてセレクタを用い、出力に代わ
つて装置入力を用いかつ入力に代わつて出力を用
いることが必要である。
第１Ａ図および第１Ｂ図は２組の２装置間の双
方向通信を各々が許容する２個の網を示してい
る。各々の場合、網は２個の相互に逆の網へ分け
ることができる。（第１Ｂ図の網はグループ間の
４個の同時経路を許容し、他方、第１Ａ図の網は
２個の同時経路しか許容しない。） １対の終点を接続する各々の方向づけられた経
路毎に逆経路が存在すれば、網はセルフコンバー
ス（self―converse）であると言われる。この網
は、そのとき、各経路の終点の出所アドレスが他
の終点からの行先アドレスであるという特性を有
する。
この発明に対して特に興味ある場合には、２端
末システムコンポーネント（たとえば、記憶装
置、プロセサ、入出力装置、またはシステム）が
アービタおよびセレクタスイツチの構造的に類似
のツリーを介して接続された２またはそれ以上の
装置によつて共用されることができる。第２図は
４個の共用している装置D1，D2，D3およびD4に
対する場合を示している。第３図は、相互に逆回
路網である特性を有するアービタおよびセレクタ
のツリーを用いている一般的な相互接続を示す。
任意の数の装置がこの態様で接続されることが
できる。装置の識別はアービタツリーにおいて内
部で発生され、かつセレクタツリーにおいて内部
で用いられるので、またがつているツリーは独特
である必要はなく、事実、スイツチの配置の便宜
上のためまたは相互接続線の全長さを最小にする
ために決定されてもよい。第４Ａ図および第４Ｂ
図は５個の装置に対する２個の構成を示す。この
型式の回路網においては、通信はたとえば中央の
コンピユータである１つの共用される装置と複数
個の共用している装置との間で行なわれるが、こ
のとき、各通信は共用している装置側から共用さ
れる装置側へまず最初に行なわれる。共用される
装置へのメツセージは空白行先アドレス部分を有
する。なぜならば、ただ１つの行先が存在するだ
けであり、何の選択も必要としないからである。
出所アドレスがメツセージ本体に付け加えられ、
この出所アドレスを含むメツセージ本体が共用さ
れた装置へ到達する。次いで、返事、すなわち返
信の場合には、その行先アドレスとして、この与
えられたメツセージ本体に付け加えられている出
所アドレスを用いる。このようにして、各対話が
続けられ、また、回路網のアドレスはこの場合意
味を持つていないので、回路網を都合に応じて同
様のアービタおよびセレクタのツリー構造を用い
て拡張または縮小することができる。
典型的な応用は中央プロセサまたはデータベー
スを共用する１組のコンピユータ端末である。メ
ツセージは１またはそれ以上のキヤラクタから成
る。中央システムはその端末からのメツセージが
組立てられる各端末毎に待行列を維持する。ライ
ンに対するすべての競合要求はアービタツリーに
よつて解決される。メツセージのデータ配列は自
動的である。したがつて、中央システムはプログ
ラムが端末をポールしまたは形態表わす必要性を
有せず、そのような機能はスイツチの分散された
態様において適合される。
電話の切換えからなじんでいるものと類似の階
層的回路網が第３図に示される形式の多数の回路
網を用いることによつて構成されることができ
る。
各回路網が或る装置で故障した場合、その出力
および入力配線を回路網の入力および出力として
用いることができる。このようにして得られた２
端子回路網をより高位の同様の回路網における装
置の１つとして用いることができ、階層構造を与
えることができる。すなわち、たとえば第３図に
示される型式の回路網を２つ接続すれば故障して
いる装置の入出力線をそれぞれ出入力とするより
高位の２端子回路網を形成することができる。
興味ある回路網の他の類は、各装置が他の装置
のいくつかと対称的に接続されるような回路網で
ある。同時的な経路の最大数を与えるこの形式の
回路網は、装置出力が各々セレクタツリーのルー
トノードへ接続されかつ装置入力は各々アービタ
ツリーのルートノードへ接続されておりツリーの
リーフノードは回路網がセルフコンバースである
ような態様で相互に接続される。５個の装置の
各々が他の４個に接続される回路網のこの形式の
一例は第５図に示される。ツリーが一様であると
き、第５図におけるように、すべての経路は等し
い優先権を有し、かつすべての装置は競合がなけ
れば同時に用いられることができる。この形式の
回路網は従来のクロスバーに類似する。用いられ
るツリーが一様でなければ、アービタツリーを介
してのより短い経路がより大きな優先権を有す
る。なぜならば、重負荷（ヘビーローデイング）
の場合、通常、アービタの一方入力に先に与えら
れているメツセージがアービタから伝送され、そ
のメツセージの伝送が終了してアービタがクリア
されたときには、そのアービタの他方入力には別
のメツセージが到達しているので、アービタのそ
の別の入力端子へ与えられているメツセージを次
に伝送することになる。したがつてアービタはヘ
ビーローデイングの下では、その２つの入力から
交互にメツセージを受けて伝達することになるか
らである。
興味ある回路網の上述の類のいくつかの特殊な
場合がある。第６図の回路網は、各装置をその２
つの隣接装置と接続して装置の直接アレイを与え
る。第７図は４個の隣接部のうちの任意のものと
通信することができる装置の関連の回路網を示
す。この相互接続は２次元アレイの装置を与え
る。
３個の装置の各々が他の２個に接続される場合
は第８図に示される。この六角形のコネクタは特
に興味がある。なぜならば多数のこれらのコネク
タはツリーのノードに配置されることができ、か
つリーフノードで装置と相互接続されることがで
きるからである。第９図に示される一例のこの形
式の回路網は、より短いアドレスを有するそれら
の経路へ与えられたより高い優先権を有するリー
フノードでの装置の任意のものの間の通信を許容
する。この回路網は冗長差なく同時経路の最大数
を可能にし、しかし競合の可能性は、アービタお
よびセレクタが別々のツリーにグループ化された
状態の上述した回路網におけるよりも高い。しか
しながら、必要なスイツチの数は実質的に六角形
コネクタのツリーに対してより小さい。この形式
の回路網がどのようにして用いられるかの一例は
第１０図に示すプロセサおよび記憶装置の階層で
ある。
回路網は１つの形式のコネクタと対称的にまた
は単独で構成される必要はない。第１１図は第３
図のアービタおよびセレクタツリーおよび第８図
の六角形コネクタを用いて多数のプロセサおよび
記憶装置対をグローバル記憶装置および入出力装
置と接続する回路網を示している。
アービタスイツチについて第１２Ａ図ないし第
１２Ｆ図に関して説明する。第１２Ａ図に示すよ
うに、アービタスイツチはスイツチ回路１０、ア
ービタ回路１１、ロツク経路回路１２および１
３、アドレス送信回路１４ならびにバツフア回路
１５を含む。
アービタスイツチは２個の異なるステーシヨン
またはノードからメツセージ信号を受け、どのメ
ツセージが送信されるべきかを決定し、かつ次い
でアービタスイツチを介してそのメツセージを送
信し、メツセージの終わるときにアドレスビツト
を加えて２個の送信ノードのどれが信号を送信し
たかを示す。
スイツチ回路１０は一方または他方の送信ステ
ーシヨンからメツセージ終了信号（EOMx（ｘ＝
０、１））のみならず、いずれかのデータ信号
d00，d01またはd10，d11を受け、かつまたそのス
テーシヨンへ肯定応答信号Axを戻す。それぞれ
のデータ信号はまた、後でより完全に説明するよ
うに対応するロツク経路回路１２および１３によ
つて受信される。このようなデータ信号が特定の
ロツク経路回路によつて受けられるとき、その回
路は要求信号RXAをアービタ回路１１へ送信し、
かつこの要求が受入れられると、アービタ回路１
１はセツト信号SXをスイツチ回路１０へ送つて、
バツフア１５へ送信されたメツセージの後続の通
過のためのその経路へセツトする。メツセージの
送信後、アドレス送信回路１４は１個のアドレス
ビツトをメツセージ終了信号へ加えて、前段のど
ちらのノード（すなわち、その２つの入力のうち
いずれ）からメツセージが伝達されたかを示す。
ロツク経路スイツチ１２および１３は同一であ
りかつ第１２Ｂ図に示されている。２個のロツク
経路回路間の唯一の相違は、それらが異なるステ
ーシヨンまたはノードから信号を受けることであ
る。データ信号dX0およびdX1は、それらが禁止信
号でNAND処理されるそれぞれのNANDゲート
２０によつて受けられる。それぞれのNANDゲ
ートの出力が一緒にNAND処理されて、データ
要求信号dXRを形成し、この信号は、また、内部
メツセージ終了肯定応答信号の反転信号を受ける
Ｃ―エレメント回路２２を介して送出される。Ｃ
―エレメント２２の出力はＣ―エレメント回路２
３へ伝送され、この回路２３はまた真の内部メツ
セージ終了肯定応答信号を受ける。Ｃエレメント
２２の出力は要求信号RXAを伝送するNAND回路
２４へ送られる。Ｃエレメント２３はまた経路Ｘ
セツト信号SXを受けかつメツセージ終了肯定応
答信号AEOMXを伝送する。Ｃエレメント回路２
２および２３はそれぞれ第１４Ａ図および第１４
Ｃ図に示される。
第１２Ａ図のアービタ回路１１が第１２Ｃ図に
示される。そこに示されるように、それぞれアー
ビタへの経路要求信号R0AおよびR1Aを初期設定
信号とともに受けるゲート２５および２６からラ
ツチが形成される。このラツチの出力は２個の反
転されロツクされたアービタ信号AL′0および
AL′1である。これらの信号はゲート２８および
２９によつて形成されるラツチへ与える前にイン
バータ２７によつて遅延される。このラツチはま
た、入力として、ロツクされたアービタ信号AL0
およびその反転AL′0を有する準安定検出器３０
から信号を受ける。この検出器は、両入力がハイ
またはロー信号領域にあるかどうか、または、こ
の２つの信号がハイ領域とロー領域との間にあつ
て、そのラツチ（ゲート２５，２６から形成され
るラツチ）が準安定状態にあることを示している
かどうかを決定する。ゲート２８からの一方の出
力は経路を０に設定する信号S0であり、それは、
ゲート２９からの経路１設定信号Ｓ１とともに第
１２Ａ図のスイツチ１０へ伝達される。ゲート２
８および２９はそれぞれ禁止データ信号INHD0
およびINHD1を発生し、これらの禁止データ信
号は、各対応の経路設定信号とともにそれぞれの
対応するロツク経路スイツチへ返送される（第１
２Ａ図参照）。
第１２Ａ図のスイツチ１０が第１２Ｄ図に関し
て説明される。そこに示されるように、データ信
号d00，d01およびd10，d11のそれぞれのセツトが
経路セツト信号S0およびS1のみならず、送信信
号、禁止肯定応答信号とともに回路によつて受け
られる。これらの信号および反転されたクリア信
号CL′が種々のNANDゲート３０によつて受けら
れて、出力d0Qおよびd1Qを発生するNANDゲー
ト３２へ、２個のデータセツトの一方またはアド
レスビツトをゲートする。さらに、メツセージ終
了信号EOM0，EOM1の一方または他方がAND
ゲート３１およびORゲート３２によつてメツセ
ージ終了信号EOMQへ選択的にゲート処理され
る。ゲート３１はまた、ゲート処理されたメツセ
ージ終了信号EOMx（ｘ＝０、１）の反転信号を
与える。これらのメツセージ終了信号EOMxの
反転信号は、メツセージ終了肯定応答信号
AEOMとともにNANDゲート３３によりゲート
処理されて反転クリア信号CL′として伝達され
る。スイツチは、経路セツト信号S0およびS1の状
態に基づいて、ANDゲート３４によつて、肯定
応答信号A0またはA1のいずれかとして他方方向
に肯定応答信号を伝送する。さらに、入来するメ
ツセージ内部肯定応答終了信号が、経路セツト信
号S0およびS1の状態に基づき、AEOM0INTまた
はAEOM1INTのいずれかの真理値および反転値
としてゲート３５によつてゲートから出力され
る。
第１２Ａ図におけるアドレス送信回路１４が第
１２Ｅ図に示される。そこに示すように、この回
路はメツセージ終了肯定応答信号AEOM、内部
肯定応答信号AQおよび反転されたクリア信号
CL′を受け、かつ順次、送信信号および内部
AEOM信号のみならず禁止Ａ信号の真理値およ
び補数を発生する。入来するAQおよびAEOM信
号は反転された内部AEOM信号とともにNAND
ゲート３６によつて受けられて、第１４Ｇ図およ
び第１４Ｂ図に詳細に示されるＣエレメント３７
および３８へ伝送される反転されたアドレス送信
された信号を発生する。反転されたクリア信号は
またＣエレメント３７によつて受けられる。
ANDゲート３９はAEOM信号、反転されたクリ
ア信号CL′および反転された内部AEOM信号を受
けて、禁止肯定応答信号INHAならびにその反転
信号を発生する。Ｃエレメント３８は送信信号を
発生し、この送信信号は、INHA信号とともに、
アドレスビツトを第１２Ａ図のバツフア１５へ伝
送するために必要とされる。
第１２Ａ図のバツフアエレメント１５が第１２
Ｆ図に関して説明される。このエレメントは１個
のデータビツトに対する記憶装置を与えかつスイ
ツチを介してデータをパイプラインすることを許
容する２セル待行列である。バツフアは、それが
受信回路によつて受入れられることができるまで
スイツチからデータが伝送されるのを許容せず、
かつそれを記憶する余地がない限りデータを受入
れない。バツフア回路にはまた、それが、それに
先んずるデータの最終ビツトを通過して伝播しな
いようにメツセージ終了信号EOMを遅延させる
べき回路が設けられる。
第１２Ｆ図に示すように、内部データ信号d0Q
およびd1Qが対応のＣエレメント４０によつて受
けられ、それはまたゲート４４からFULL′信号
を入力として有しておりかつ内部データ信号d0I
およびd1Iを発生する。これらの最後の２個の信
号の反転信号がゲート４１へ供給され、ゲート４
１は順次内部肯定応答信号AQを送信し戻す。内
部データ信号は順次対応のＣエレメント４２によ
つて受けられ、その出力は伝送されたデータ信号
d0およびd1である。これらの２個のデータ信号の
反転信号はANDゲート４４へ供給されてＣエレ
メント４０へ送信されたFULL′信号を発生する。
インバータ４５からの反転された初期設定信号も
またゲート４４への入力である。次のステーシヨ
ンまたはノードからの肯定応答信号はインバータ
４３によつて反転されかつＣエレメント４２へ伝
送される。
内部メツセージ終了信号EOMQは、ゲート４
４からFULL′信号を受け、インバータ４３から
反転された肯定応答信号を受け、かつ反転された
クリア信号CL′を受ける。順次、ラツチ５０は反
転された内部メツセージ終了信号EOMI′をＣ―
エレメント５１へ供給し、このエレメント５１は
またゲート４４からFULL′信号を受けかつイン
バータ４３から反転された肯定応答信号を受け
る。Ｃ―エレメント５１の出力は、次のステーシ
ヨンまたはノードへ伝送されるメツセージ終了信
号EOMである。Ｃエレメント４０，４２，５０
および５１は第１４Ｂ図、第１４Ｄ図、第１４Ｅ
図および第１４Ｆ図にそれぞれ詳細に示される。
セレクタスイツチが第１３図に関して説明され
よう。第１３図に示されるように、セレクタスイ
ツチはアドレス回路６０、クリア回路６１、なら
びに１対のスイツチおよびバツフア回路６２（そ
の各々はメツセージ終了EOM回路を有する）を
含む。セレクタスイツチの機能は、他のステーシ
ヨンまたはノードから先頭アドレスを有するメツ
セージを受けることでありかつ２個のステーシヨ
ンまたはノードのどちらへメツセージがアドレス
における第１のビツトに基づき伝送されるべきか
を決定することである。アドレスの第１のビツト
は回路経路を設定し、かつビツトの残りのものは
メツセージ完了が検出されかつ回路がクリアされ
るまで同じノードへ伝送される。次に先頭ビツト
（第１ビツト）がその先頭ビツトに続くメツセー
ジのアドレスから除去されるとともに、この先頭
ビツトに従つてセレクタの経路が設定される。
上述したように、この発明はデイジタル通信網
を介してのパイプライン化されたメツセージ伝送
のための速度に独立な仲裁スイツチである。
この発明の一実施例のみを開示したが、種々の
変更および修正がこの発明の範囲の精神を逸脱す
ることなく成されるということが明らかであろ
う。
【図面の簡単な説明】
第１Ａ図ないし第１１図はこの発明を図解する
種々の回路網の概略図である。第１２Ａ図ないし
第１２Ｆ図はアービタスイツチの概略図である。
第１３図はセレクタスイツチの概略図である。第
１４Ａ図ないし第１４Ｊ図はこの発明に用いられ
た種々の回路の概略図である。 図において、１０はスイツチ、１１はアービタ
スイツチ、１２および１３はロツク経路、１４は
アドレス送信回路、１５はバツフア、３０は準安
定検出器、４０，４２，５０，５１はＣエレメン
ト、６０はアドレス回路、６１はクリア回路、６
２はスイツチおよびバツフアを示す。

Claims (1)

  1. 【特許請求の範囲】 １ デジタル通信網の２個の異なるノードから信
    号を受けかつそれらの信号を第３のノードへ伝送
    するための仲裁スイツチであつて、 前記２個のノードの各々に対してそれぞれのデ
    ータ信号を受けるように結合されたスイツチ回路
    手段と、 前記２個のノードの各々へ結合されて前記それ
    ぞれのデータ信号を受けかつ前記スイツチ回路手
    段へ信号を与え、前記第３のノードへ続いて伝送
    するために受けられるべきデータ信号の第１の組
    を選択する仲裁回路と、 各データ受信ノードごとにそれぞれ設けられ、
    データ信号の到達に応答して仲裁回路に要求して
    スイツチ回路をセツトして最初に受信したデータ
    を受ける１対のロツク経路回路と、 前記スイツチ回路へ結合されて前記第３のノー
    ドへの転送のため前記スイツチ回路手段で選択さ
    れたデータ信号を受けるバツフア回路とを備え、
    前記バツフア回路は第１のセルにおいてスイツチ
    回路手段からデータビツトを受けかつこの受けた
    データビツトを第２のセルがデータビツトを記憶
    していない空状態であるときのみ第２のセルへ転
    送するための２セル待ち行列を含み、 前記スイツチ回路手段へ結合されて、前記２つ
    のノードのどちらがデータ転送のために選択され
    たかを示すアドレス信号をデータ終了信号へ付加
    するアドレス回路手段をさらに備える、仲裁スイ
    ツチ。 ２ デジタル通信網の２個の異なるノードから信
    号を受けかつそれらの信号を第３のノードへ伝送
    するための仲裁スイツチであつて、 前記２個のノードの各々ごとにそれぞれのデー
    タ信号を受けるように結合されたスイツチ回路手
    段と、 前記２個のそれぞれのノードへ結合され、前記
    それぞれのデータ信号を受けかつ前記スイツチ回
    路手段へ信号を与えて前記第３のノードへ続いて
    伝送するために受けられるべきデータ信号の第１
    の組を選択する仲裁回路と、 前記スイツチ回路手段へ結合されてアドレス信
    号をデータ終了信号へ付加して前記２個のノード
    のいずれがデータ伝送のために選択されたかを示
    すアドレス回路手段とを備える、仲裁スイツチ。 ３ 各データ受信ノードごとにそれぞれ設けら
    れ、データ信号の到達に応答して仲裁回路に要求
    して最初に受信したデータを受けるように前記ス
    イツチ回路手段をセツトする１対のロツク経路回
    路をさらに備える、特許請求の範囲第２項記載の
    仲裁スイツチ。 ４ 前記第３のノードへの伝送のためにそこから
    データ信号を受けるように前記スイツチ回路手段
    へ結合されるバツフア回路をさらに備える、特許
    請求の範囲第３項記載の仲裁スイツチ。 ５ 前記バツフア回路は、第１のセルにおいて前
    記スイツチ回路手段からデータビツトを受けかつ
    その受けたデータビツトを第２のセルがデータビ
    ツトを記憶していない空状態のときのみ第２のセ
    ルへ転送するための２セル待ち行列を含み、これ
    によりバツフア回路は接続されたスイツチを介し
    てのパイプライン化を可能にする、特許請求の範
    囲第４項記載の仲裁スイツチ。
JP5109480A 1979-05-02 1980-04-15 Mediation switch Granted JPS55147855A (en)

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