JPH0367380B2 - - Google Patents

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は、多数のプロセツサを用いる並列処理
システムにおいて、プロセツサ間、またはプロセ
ツサとメモリ・モジユールなどのリソースとの間
を互に接続するために用いるスイツチング・ネツ
トワークを構成するルータに関する。 （従来の技術） 従来、このような分野の技術としては、例えば
G.H.Barnes and S.F.Lundstrom，“Desingn
and Validation of Connection Network for
Mony−Processor Systems”，IEEE
Computer，Vos.14，No.12，pp.31−41，
Dec.1981. の論文に記載されているように、スイツチング・
ネツトワークとして、バス、クロスポイント・ネ
ツトワーク、およびバニヤン・ネツトワークなど
の多段ネツトワークが用いられていた。このう
ち、ルータを用いて構成する多段ネツトワークは
Ｎ入力Ｎ出力のネツトワークを構成するのに
NlogNのオーダのスイツチしか必要とせず、か
つ入力側から出力側に同時に複数のデータ転送径
路が形成できるため、データ転送容量に比べてス
イツチ回路数が少なくてすみ、経済的である長所
を持つていた。 （発明が解決しようとする問題点） しかし、これまでの多段ネツトワークは、１つ
の入力端子から１つの出力端子に至る径路がただ
１つであるため、１つのスイツチの故障によつて
持続できない入力端子−出力端子の対が生じる、
このため転送径路の閉塞が生じやすく、トラヒツ
ク特性が良くない、などの欠点があつた。 （問題点を解決するための手段） 本発明は、４個のパケツト入力端子と４個のパ
ケツト出力端子とを有するルータに関し、４個の
スイツチ・バンクと４個の復号器と４個の符号器
とを有する。 各スイツチバンクは、全ての前記パケツト入力
端子（４入力）と対応してあり且つ前記パケツト
出力端子の１つと１対１で対応してある。 各復合器は、パケツト入力端子の１つと１対１
で対応してあり、パケツト・ヘツダを解読する機
能を有する。 各符号器は、前記スイツチ・バンクの１つと１
対１で対応してあり、スイツチ・バンクに選択信
号を送つて１つのパケツト入力端子と１つのパケ
ツト出力端子とを接続させる機能を有する。 復号器と符号器とは共同して、且つ径路数コー
ドを含む外部プログラム・コードとパケツト・ヘ
ツダとに応じて、１つの復号器を２つの符号器の
いづれかと対応させ、または１つの復号器を４つ
の符号器のいづれかと対応させる機能を有する。 （作用） パケツト入力および出力端子の間を結ぶ接続
は、例えばデータ８本、境界ダグ１本、制御線２
本の11本からなり、このうちのデータ８本、境界
タグ１本、制御線１本の合計10本はパケツト入力
端子から４入力スイツチバンクを経由してパケツ
ト出力端子へつながると共に、制御部にもつなが
れる。また残りの制御線１本はパケツト出力端子
から制御線スイツチを経てパケツト入力端子へつ
ながれる。外部プログラム入力端子からは、多段
スイツチの段数コードおよび径路数コードが入力
される。ここで、パケツト入力端子からメツセー
ジ、パケツトが入力されると、メツセージ・パケ
ツトのうちの先頭の１語、つまりパケツト・ヘツ
ダが復号器に読み込まれ、復号器で解読される。
復号器は、複数の符号器に対して接続要求信号を
発する。各符号器は、全ての復号器からの接続要
求信号を受けるようになつているが、一時にはそ
れらのうちの１つのみ受け付け、受け付けた接続
要求信号を発している復号器に対して確認信号を
送る。復号器は、複数の符号器から確認信号が返
つてきたなら、その確認信号のうちの１つを選択
し、選択した確認信号を送つてきた符号器に対し
て接続命令信号の発する。こうして１つの符号器
が決定され従つて１つのスイツチ・バンクが決定
され、この符号器から制御線スイツチ及び対応し
たスイツチ・バンクに選択信号が出力され、この
信号によりスイツチ・バンクおよび制御線スイツ
チが切替えられ、パケツト入力端子からパケツト
出力端子へ至る径路が形成される。 （実施例） 第１図は本発明の実施例を示すブロツク図であ
つて、１１₁，…，１１₄はパケツト入力端子、１
２₁，…，１２₄はパケツト出力端子、１３₁，…，
１３₄は４入力スイツチバンク、１４は制御線ス
イツチ、１５は制御部、１６は外部プログラム入
力端子である。 パケツト入力および出力端子の間を結ぶ接続
は、データ８本（D₀〜D₇）、境界タグ１本
（BT）、制御線２本（C₀およびC₁）の11本からな
り、このうちのデータ８本、境界ダグ１本、制御
線１本（C₀）の合計10本はパケツト入力端子１
１_jから４スイツチバンク１３_kを経由してパケツ
ト出力端子１２_kへつながれると共に、制御部１
５にもつながれる。また残りの制御線１本（C₁）
はパケツト出力端子２_kから制御線スイツチ１４
を経てパケツト入力端子１１_jへつながれる。外
部プログラム入力端子１６からは、多段スイツチ
の段数コードＳおよび径路数コードＲが入力され
る。ここで、パケツト入力端子１１_jからメツセ
ージ・パケツトが入力されると、メツセージ・パ
ケツトのうちの先頭の１語、つまりパケツト・ヘ
ツダが制御部１５に読み込まれ、解読され、宛先
きパケツト出力端子１２_kが決定される。すると、
制御部の出力線１７_kに選択信号(j)が出力され、
この信号により４入力スイツチバンク１３_kおよ
び制御線スイツチ１４が切替えられ、パケツト入
力端子１１_jからパケツト出力端子１２_kへ至る径
路が形成される。 第２図は、第１図における４入力スイツチバン
ク１３_kの詳細ブロツク図であり、２１₁，…，２
１₁₀は入力端子、２２₁，…，２２₁₀は４入力セレ
クタ、２３₁，…，２３₁₀はANDゲート、２４₁，
…，２４₁₀は出力端子、２５は制御部１５の出力
線１７_kをつなぐ制御入力端子である。制御入力
端子２５のうちの２本２５₁には４入力のうちの
１つを選択する選択コードが、残り１本２５₂に
は選択コードを有効にするイネーブル信号が送ら
れてくる。 第３図は、第１図における制御線スイツチ１４
の回路図であり、３１₁，…，３１₄は制御部１５
の出力線１７₁，…，１７₄をつなぐ制御入力端
子、３２はパケツト出力端子１２₁，…，１２₄の
うちの制御線（C₁）をつなぐ入力端子、３３₁，
…，３３₄はパケツト入力端子１１₁，…，１１₄
のうちの制御線（C₁）へつなぐ出力端子、３４₁，
…，３４₄は２ライン−４ラインデコーダ、３５
_１，…，３６₁，…はANDゲート、３７₁，…，３
７₄はORゲートである。 制御入力端子３１_kから入力される制御信号の
選択コードが(j)を示し、イネーブル信号がＨにな
ると、デコーダ３４_kのｊ番目の出力がＨになり、
入力端子３２のｋ番目３２_kから出力端子３３_jへ
至る径路が開かれる。 第４図は、第１図における制御部１５の詳細ブ
ロツク図であり、４１₁，…，４１₄はパケツト入
力端子１１₁，…，１１₄につなぐ入力端子、４２
_１，…，４２₄は復号器、４３₁，…，４３₄は優先
割込み符号器（PIE）、４４₁，…，４４₄は出力線
１７₁，…，１７₄をつなぐ出力端子、１６は外部
プログラム入力端子である。復号器４２_jはメツ
セージ・パケツトのヘツダを読み込み、解読す
る。このヘツダが表わす情報と外部プログラム入
力端子１６から入力される外部プログラム・コー
ドにより定められる動作モードに従い、符号器
（PIE）４３_kに対して接続要求信号（REQ）を送
り出す。符号器（PIE）４３_kは、複数の復号器
４２_jから送られる信号のうちの１つのみを選択
し、要求元へ確認信号（ACK）を返す。要求元
の復合器４２_jでは、複数のACK信号のうちの１
つを選び、選ばれたACK信号を返送した符号器
（PIE）４３_kに対して接続命令信号（CONN）を
送る。接続命令信号CONNを受けた符号器
（PIE）４３_kは、接続すべきパケツト入力端子番
号(j)およびイネーブル信号を発生し、出力端子４
４_kに送り出す。 第５図は、第４図における復号器４２_jの詳細
ブロツク図であり、４５は８ビツト・ラツチ、４
６はタイミング信号発生器、４７は有効ビツト・
セレクタ、４８は制御信号発生器、４９₁，…，
４９₄は符号器（PIE）４３₁，…４３₄へつなぐ出
力線、５０₁，…，５０₃はアービタ、５１はリセ
ツト端子、１６₁は段数コード（Ｓ）入力端子、
１６₂は径路選択コード（Ｒ）入力端子である。
ここで、タイミング発生器４６は入力端子４１_j
のうちの境界タグ（BT）と制御線（C₀）から信
号を入力し、メツセージ・パケツトの始りと終り
を示すタイミング信号（ＢおよびＥ）を発生し、
８ビツト・ラツチ４５と制御信号発生器４８へ送
る。ただし、タイミング信号発生器４６はシステ
ム立上げ時にはリセツト端子５１を通してリセツ
トされ、初期状態にあるものとし、この状態で最
初に入力されたデータをパケツト・ヘツダと見な
して、タイミング信号Ｂを発生し境界ダグ
（BT）がＨになつたならパケツトの最後尾であ
ると見なしてタイミング信号Ｅを発生し、再び初
期状態に戻る。８ビツト・ラツチ４５には、この
タイミング信号Ｂによつてパケツト・ヘツダが入
力される。有効ビツト・セレクタ４７は、入力端
子１６₁から入力されるＳコードの値が０、１、
２、３のとき、それぞれ、８ビツト・ラツチ４５
の出力の８ビツト（r₀，r₁，r₂，r₃，r₄，r₅，r₆，
r₇）のうちの、（r₀，r₁）、（r₂，r₃）、（r₄，r₅）、
（r₆，r₇）を選び、制御信号発生器４８へ送る。
この選ばれたビツトを有効ビツトと呼び、（b₀，
b₁）と表わす。制御信号発生器４８は、入力端子
１６₂から入力されるＲコードと有効ビツト（b₀，
b₁）によつて、接続すべきパケツト出力端子番号
を第１表のように定める。なお、コードＲ＝０の
場合は、従来のルータと同様の機能を有するもの
となる。

【表】

【表】 ここで、Ｘはビツトの値には関係しないことを
表わし、／は“または”を表わす。接続すべき出
力端子に対応するすべての符号器（PIE）４３_k
に対して接続要求（REQ）を送り、Ｒ＝０およ
び２のときはアービタ５０₁の、Ｒ＝１のときは
b₀が０か１かによりアービタ５０₂または５０₃の
出力を待つ。アービタ５０₁，５０₂，５０₃は、
それぞれ、符号器（PIE）４３₁，…，４３₄、符
号器（PIE）４３₁，４３₂、および符号器（PIE）
４３₃，４３₄の確認信号（ACK）を入力し、そ
れらの入力のうち最初にONになつたものをただ
１つ選択し、制御信号発生器４８に送る。制御信
号発生器４８は、アービタで選ばれたACK信号
を送つて来た符号器（PIE）４３_kに対して接続
命令信号（CONN）を送り、パケツト入力端子
１１_jからパケツト出力端子１２_kへの１つの径路
の接続を完成させる。そして、接続命令信号を発
すると共に全ての接続要求信号（REQ）をオフ
にする。復号器４２_jのタイミング信号発生器４
６は、入力データの境界ダグBTを監視し、BT
がＨになつたらタイミング信号Ｅを発生し、制御
信号発生器４８に送る。制御信号発生器では、接
続命令信号（CONN）をオフにして初期状態に
戻る。 以上説明したルータを用いると、つぎのような
多段スイツチング・ネツトワークが構成できる。
まず、すべてのルータの外部プログラム・コード
Ｒ＝０にすると、１つの入力端子から１つの出力
端子に至る径路が１つである通常の多段ネツトワ
ークが構成でき、２段構成で16入力16出力（16×
16）、３段構成で64×64、４段構成で256×256の
ネツトワークが実現できる。つぎに、コードＲが
１または２のルータを混用すれば、２径路または
４径路を持つネツトワークが実現できる。例え
ば、第６図は２段構成の８×８ネツトワークであ
り、第１段のルータは外部プログラム・コードを
Ｓ＝０、Ｒ＝１に、第２段のルータはＳ＝１、Ｒ
＝０に設定する。すると、パケツトヘツダ（r₀，
r₁，…，r₇）のうち（r₁，r₂，r₃）の３ビツトで
表わされる出力端子番号への径路が開かれる。こ
の場合、途中の径路数は２である。第７図は３段
構成の16×16ネツトワークであり、外部プログラ
ム・コードは第１段をＲ＝２（Ｓは任意）、第２段
をＳ＝０、Ｒ＝０、第３段をＳ＝１、Ｒ＝０とす
る。宛先きアドレス（出力端子番号）は（r₀，
r₁，r₂，r₃）の４ビツトで表わされる。途中の径
路数は４である。さらに大きい規模のネツトワー
クも同様にして実現できる。第２表には、本ルー
タを用いて実現できる多径路ネツトワークの諸元
を示す。

【表】

【表】 以上説明したように、第１の実施例では４入力
４出力ルータに複数径路選択機能を持たせ、これ
を用いて複数径路を持つ多段スイツチング・ネツ
トワークを構成することを可能にしたので、１種
類のルータのみで、大規模で信頼性が高く、トラ
ヒツク特性のよいスイツチング・ネツトワークが
実現できる。このため、ハードウエアのモジユラ
リテイが高く、VLSI化に適し、小型化、経済化
が達成できる利点がある。 第１の実施例は、データ語長８ビツトの４入力
４出力ルータを基本構成要素として最大256×256
ネツトワークを構成したが、データ語長を長く
し、パケツト・ヘツダのビツト数を大きくすれ
ば、ネツトワークの最大規模を拡張できる。ま
た、４入力４出力ルータの代りに８入力８出力ル
ータまたはより大きな規模のルータを基本構成要
素とすることにより、取りうる径路数がより大き
なネツトワークを構成することも可能になる。 （発明の効果） 本発明は多径路を持つ大規模な多段スイツチン
グ・ネツトワークを１種類のルータを基本構成要
素として構成することを可能としたので、ネツト
ワークの一部の故障によつてデータ転送が不能に
なることも少なく、転送路が閉塞になる確率も下
がるため、高信頼度で大容量のスイツチング・ネ
ツトワークが実現でき、高い並列度の並列処理シ
ステムの接続ネツトワークとして用いることがで
きる。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２図
は第１図における４入力スイツチバンク１３_kの
詳細ブロツク図、第３図は第１図における制御線
スイツチ１４の回路図、第４図は第１図における
制御部１５の詳細ブロツク図、第５図は第４図に
おける復号器４２_jの詳細ブロツク図、第６図は
本発明のルータを用いた８×８ネツトワークのブ
ロツク図、第７図は本発明のルータを用いた16×
16ネツトワークのブロツク図である。 １１₁〜１１₄……パケツト入力端子、１２₁〜
１２₄……パケツト出力端子、１３₁〜１３₄……
４入力スイツチバンク、１４……制御線スイツ
チ、１５……制御部、１６……外部プログラム入
力端子、１７₁〜１７₄……制御部１５の出力線、
２１₁〜２１₁₀……入力端子、２２₁〜２２₁₀……
４入力セレクタ、２３₁〜２３₁₀……ANDゲー
ト、２４₁〜２４₁₀……出力端子、２５，３１₁〜
３１₄……制御入力端子、３２……入力端子、３
３₁〜３３₄……出力端子、３４₁〜３４₄……２ラ
イン−４ラインデコーダ、３５₁，…，３６₁……
ANDゲート、３７₁〜３７₄……ORゲート、４１
_１〜４１₄……入力端子、４２₁〜４２₄……復号
器、４３₁〜４３₄……優先割込み符号器、４４₁
〜４４₄……出力端子、４５……８ビツト・ラツ
チ、４６……タイミング信号発生器、４７……有
効ビツト・セレクタ、４８……制御信号発生器、
４９₁〜４９₄……符号器（PIE）４３₁，…，４３
_４へつなぐ出力線、５０₁〜５０₃……アービタ、
５１……リセツト端子。

Claims (1)

1. 【特許請求の範囲】 １ 多段構成のスイツチング・ネツトワークのい
   ずれかの段に用いるものであつて、４個のパケツ
   ト入力端子と４個のパケツト出力端子とを有し、
   パケツト入力端子からパケツト出力端子にメツセ
   ージパケツトを転送するスイツチング・ネツトワ
   ーク用ルータにおいて、 ４個のスイツチバンクからなり、各スイツチバ
   ンクは、全ての前記パケツト入力端子と対応して
   あり且つ前記パケツト出力端子の１つと１対１で
   対応してあるスイツチバンク部と、 前記パケツト入力端子の１つと１対１で対応し
   てある４個の復号器からなり、各復号器は、対応
   した前記パケツト入力端子から入力されるデータ
   を受信し、そのデータの中からパケツト・ヘツダ
   を検出し、径路数コードを含む外部プログラム・
   コードと前記パケツト・ヘツダとに応じて複数の
   符号器に対して接続要求信号を発し、それら符号
   器から確認信号が返つてきたなら、その確認信号
   のうちの１つを選択し、選択された確認信号を送
   つてきた符号器に対して接続命令信号を発すると
   共に全ての前記接続要求信号をオフにする復号器
   部と、 前記スイツチ・バンクの１つと１対１で対応し
   てある４個の前記符号器からなり、各符号器は、
   前記復号器の全てからの接続要求信号を受け、一
   時にはそれらのうちの１つのみ受付け、受付けた
   接続要求信号を発している復号器に対して確認信
   号を送り、かつこれに対して接続命令信号が送ら
   れてきたなら、対応した１つの前記スイツチ・バ
   ンクに選択信号を送つて１つの前記パケツト入力
   端子と１つの前記パケツト出力端子とを接続させ
   る符号器部と、 を備えたスイツチング・ネツトワーク用ルータ。