JP2747305B2

JP2747305B2 - Ａｔｍ交換機

Info

Publication number: JP2747305B2
Application number: JP31680188A
Authority: JP
Inventors: 一雄初鹿野; 忠浩高瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-14
Filing date: 1988-12-14
Publication date: 1998-05-06
Anticipated expiration: 2013-05-06
Also published as: JPH02161851A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第3,4図）発明が解決しようとする課題課題を解決するための手段（第１図）作用（第１図）実施例（第２図）発明の効果〔概要〕いわゆる放送形態の通信に好適なATM〔Asynchronous
Transfer Mode;ATM（非同期転送モード）〕交換機に関
し、入力線からのセルを複数の出力線へ分配する、放送形
態の通信を可能にすることを目的とし、セル多重された複数の入力線と複数の出力線とを有
し、入力線から入る情報フィールドと識別子を含むヘッ
ダーとからなるセルを呼設定フェーズで定められた出力
線へ出力し、且つ、識別子を出力線用のものに変更する
ATM交換機において、全ての入力線に接続され対応する
１つの出力線に接続された出力対応部が出力線の数だけ
並列に設けられ、各出力対応部が、対応する各入力線に
接続され、入力線から入るセルを出力線へ出力させるべ
きかどうかを判定し、出力線へセルを出力する場合はセ
ルを通過させ、それ以外ではセルの通過を阻止するゲー
ト部を入力線の数だけそなえ、各ゲート部からのセルを
複数一時的に記憶する記憶部をゲート部に対応してそな
え、且つ、各記憶部に記憶されたセルを出力線へ出力す
る出力制御部をそなえるように構成し、ゲート部が、入
力線から入るセルのヘッダー内の入力線用の識別子と関
連付けて、セルを出力線へ出力させるべきかどうかを示
すセル出力可否情報と、他の出力線における出力線用の
識別子とは異なる出力線用の識別子とを記憶する記憶手
段と、記憶手段に記憶されるセル出力可否情報に基づい
て、出力線へセルを出力する場合はセルを通過させ且つ
セルの入力線用の識別子をセルの出力線用の識別子に変
更し、それ以外ではセルの通過を阻止するゲート手段と
をそなえるように構成する。

〔産業上の利用分野〕

本発明は、いわゆる放送形態の通信に好適なATM交換
機に関する。

近年、広帯域ISDNの実現方式として、パケット交換の
帯域柔軟性と回線交換の時間透過性とを兼ねそなえた、
ATMを使ったATM交換技術がCCITTで合意され、各機関で
研究が盛んに行なわれている。

〔従来の技術〕かかるATM交換機としては、例えば自己ルーティング
通話路を用いた第３図に示すような構成のものが提案さ
れている。この第３図に示す回路では、例えば３×３単
位自己ルーティングスイッチ（以下、単位自己ルーティ
ングスイッチを単位スイッチということがある）が入線
側（S₁₁,S₁₂,S₁₃参照）、中間（S₂₁,S₂₂,S₂₃参照）、出
線側（S₃₁,S₃₂,S₃₃参照）に各３個あり、１次リンク
L₁₁,L₁₂,L₁₃は入線側スイッチS₁₁の３個の出力端を中間
スイッチS₂₁〜S₂₃の各１番目の入力端へ接続し、１次リ
ンクL₂₁〜L₂₃,L₃₁〜L₃₃もこれに準ずる。２次リンクM₁₁
〜M₁₃は、中間スイッチS₂₁の３つの出力端を出線側の３
個のスイッチS₃₁〜S₃₃の各１番目の入力端へ接続し、２
次リンクM₂₁〜M₂₃,M₃₁〜M₃₃もこれに準ずる。

この自己ルーティング通話路では、最初にS₁₁,S₂₁〜S
₂₃,S₃₁を設置しておくと、S₁₂とS₃₂,S₁₃とS₃₃の設置は
既設部分を何ら変更することなく、単にL₂₁〜L₂₃,L₃₁〜
L₃₃を図示の如く結線するだけで行なうことができる。

また、例えば入線＃９を出線＃３へ導くパスはS₁₃とS
₂₁とS₃₁、S₁₃とS₂₂とS₃₁、S₁₃とS₂₃とS₃₁の３パスがあ
り、S₁₃とS₃₁間のトラヒックをS₂₁〜S₂₃へ分散させるこ
とができ、さらにS₂₁にトラヒックが集中していて遅れ
がでるような場合は、S₂₂またはS₂₃経由のパスに変更す
ればよく、遅れを可及的に少なくすることができる。

第４図は第３図の３×３の単位自己スイッチの構成例
を示す。I₁〜I₃は制御情報検出回路、D₁〜D₃は情報遅延
回路、DM₁〜DM₃はデマルチプレクサ、DEC₁〜DEC₃は制御
情報デコード回路、F₁₁〜F₃₃はFIFOメモリ（先入れ先出
し方式のメモリ）、SL₁〜SL₃はセレクタ、DS₁〜DS₃はFI
FOメモリF₁₁〜F₁₃,F₂₁〜F₂₃,F₃₁〜F₃₃のリクエスト信号
K₁₁〜K₁₃,K₂₁〜K₂₃,K₃₁〜K₃₃を受けてセレクタSL₁〜SL₃
の制御を行なう回路である。

入力端＃１〜＃３に入る信号は前述の情報＋制御情報
（セル）の形をしており、検出回路I₁〜I₃はこの制御情
報を抽出してから対応するデコード回路DEC₁〜DEC₃へ送
る。この制御情報は、自己ルーティング通話路４が３段
構成であれば１段目用RH₁、２段目用RH₂、３段目用RH₃
の３種あるから、検出回路I₁〜I₃は当該自己ルーティン
グスイッチが第何段目かにより該当する制御情報＋RHを
抽出する。

デコード回路DEC₁〜DEC₃は入力された制御情報が出力
端ｉ（１〜３）を示すものであれば、デマルチプレクサ
を操作して当該FIFOメモリF_ijに情報を送る。例えば、
入力＃１の制御情報が出力端＃２を示すものであれば、
デコード回路DEC₁はデマルチプレクサDM₁を操作して入
力＃１をF₂₁に入力する。

制御回路DS₁はFIFOメモリF₁₁〜F₁₃に情報が入ると、
セレクタSL₁を操作してセルを出力＃１へ送出する。他
も同様である。

制御回路DS₁は例えばFIFOメモリF_ijからのリクエスト
信号K_ijを常時走査しており、リクエスト信号K_ijが検出
されると当該FIFOメモリの内容をセレクタSL_iを通して
出力させるように動作する。あるいはリクエスト信号K
_ijは割込みとして制御回路DS_iに入力し、割込みが入る
と制御回路DS_iは当該FIFOメモリの内容をセレクタを通
して出力させる。

〔発明が解決しようとする課題〕

しかしながら、このような従来のATM交換機では、入
力線からのセルを複数の出力線へ分配する、いわゆる放
送形態の通信については考慮されていない。本発明は、
このような問題点を解決しようとするもので、入力線か
らのセルを複数の出力線へ分配する、いわゆる放送形態
の通信を可能にした、ATM交換機を提供することを目的
とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図は、セル多重された複数の入力線と複数の出力
線とを有し、入力線から入る情報フィールドと識別子を
含むヘッダーとからなるセルを呼設定フェーズで定めら
れた出力線へ出力し、且つ、識別子を出力線用のものに
変更するATM交換機の構成を示すものである。

第１図において、１−1,1−2,1−ｍは出力対応部で、
各出力対応部１−1,1−2,・・,1−ｍは全ての入力線＃
１〜＃ｎに接続されるとともに対応する１つの出力線＃
1,＃2,・・,mに接続されている。従って、出力対応部１
−1,1−2,・・,1−ｍは出力線の数ｍだけ並列に設けら
れていることになる。

また、各出力対応部１−1,1−2,・・,1−ｍは、ゲー
ト部CD₁₁〜CD_1n,CD₂₁〜CD_2n,・・,CD_m1〜CD_mn,記憶部F
₁₁〜F_1n,F₂₁〜F_2n,・・,F_m1〜F_mnおよび出力制御部CN
T₁,CNT₂,・・,CNT_mをそなえている。

ここで、ゲート部CD₁₁〜CD_1n,CD₂₁〜CD_2n,・・,CD_m1
〜CD_mnは入力線の数ｎだけそなえられ、各ゲート部CD_ij
（ｉ＝１〜m,j＝１〜ｎ）は、対応する各入力線＃ｊに
接続され、この接続された入力線＃ｊから入るセルをこ
の出力対応部１−ｉに接続された出力線＃ｉへセルを出
力させるべきかどうかを判定し、出力線＃ｉへセルを出
力する場合はセルを通過させ、それ以外ではセルの通過
を阻止するもので、これらのゲート部CD_ijは入力線のｎ
だけ設けられている。

このため、ゲート部CD_ijは、入力線＃ｊから入るセル
のヘッダー内の入力線の識別子と関連付けて、セルを出
力線＃ｉへ出力させるべきかどうかを示すセル出力可否
情報と、他の出力線における出力線用の識別子とは異な
る出力線用の識別子とを記憶する記憶手段と、記憶手段
に記憶されるセル出力可否情報に基づいて、出力線＃ｉ
へセルを出力する場合はセルを通過させ且つセルの入力
線用の識別子をセルの出力線用の識別子に変更し、それ
以外ではセルの通過を阻止するゲート手段とをそなえて
構成されている。

記憶部F_ijはゲート部CD_ijからのセルを複数一時的に
記憶するもので、これらの記憶部F_ijはゲート部CD_ijの
数ｍだけ設けられている。

出力制御部CNT_iは、各記憶部F_ijに記憶されたセルを
この出力対応部１−ｉに接続された出力線＃ｉへ出力す
るもので、各出力制御部CNT_iは制御回路DS_iとセレクタS
L_iとをそなえており、制御回路DS_iによって、記憶部F_ij
にセルが入ると、セレクタSL_iが操作されて、セルが対
応する出力線＃ｉへ送出されるようになっている。

〔作用〕

例えば入力線＃１から入るセルを出力線＃1,＃２へそ
れぞれ出したい場合を考える。

まず、各入力線＃１からのセルは各出力対応部１−ｉ
の対応するゲート部CD_ijへそれぞれ入力される。この場
合は、出力対応部１−１のゲート部CD₁₁および出力対応
部１−２のゲート部CD₂₁だけがセルを通過させ、それ以
外のゲート部はセルの通過を阻止する。

その後、ゲート部CD₁₁を通過したセルは記憶部F₁₁で
一時的に記憶されたあと、出力制御部CNT₁のセレクタSL
₁を通じて出力線＃１へ出力されるとともに、ゲート部C
D₂₁を通過したセルは記憶部F₂₁で一時的に記憶されたあ
と、出力制御部CNT₂のセレクタSL₂を通じて出力線＃２
へ出力される。そして、このとき、セルの識別子は各出
力線用のものに変更されている。

なお、任意の入力線から入るセルを任意の出力線へ出
したい場合も、上記の場合とほぼ同様の要領でルーティ
ング制御が行なわれる。

〔実施例〕

以下、図面を参照して本発明の実施例を説明する。

さて、本実施例においても、第３図に示すような例え
ば３×３の単位スイッチS_ij（ｉ＝1,2,3,j＝1,2,3）を
入線側、中間、出線側に各３個ずつ配置し、それぞれの
単位スイッチS_ijをリンクで接続し、セル多重された複
数の入力線＃ｊと複数の出力線＃ｉとを有し、入力線＃
ｊから入る情報フィールドと識別子を含むヘッダーとか
らなるセルを呼設定フェーズで定められた出力線＃ｉへ
出力し、且つ、この識別子を出力線用のものに変更する
ATM交換機であるが、各単位スイッチの構成が第４図に
示す従来のものと異なる。

すなわち、各単位スイッチS_ijは、第２図に示すごと
く、３つの出力対応部１−1,1−2,1−３を有している。
ここで、各出力対応部１−1,1−2,1−３は、全ての入力
線＃１〜＃３に接続されるとともに対応する１つの出力
線＃1,＃2,＃３に接続されている。即ち、各出力対応部
１−1,1−2,1−３は並列的に設けられていることにな
る。

また、各出力対応部１−1,1−2,1−３は、ゲート部と
してのセルドロッパーCD₁₁〜CD₁₃,CD₂₁〜CD₂₃,CD₃₁〜CD
₃₃,記憶部としてのFIFOメモリF₁₁〜F₁₃,F₂₁〜F₂₃,F₃₁〜
F₃₃および出力制御部CNT₁,CNT₂,CNT₃をそなえている。

ここで、各出力対応部１−ｉにおけるセルドロッパー
CD₁₁〜CD₁₃,CD₂₁〜CD₂₃,CD₃₁〜CD₃₃は、それぞれ入力線
の数（３）だけそなえられ、各セルドロッパーCD_ij（ｉ
＝１〜3,j＝１〜３）は、対応する各入力線＃ｊに接続
され、この接続された入力線＃ｊから入るセルの情報IN
F（情報フィールド）に付加される情報識別子VCIに基づ
き、この出力対応部１−ｉに接続された出力線＃ｉへ該
セルを出力させるきかどうかを判定し、出力線＃ｉへ該
セルを出力する場合は該セルを通過させ且つセルの識別
子VCIを該出力線用のものVCI′に変更し、それ以外では
セルの通過を阻止するものである。

なお、この例では、伝送路上を８ビット並列伝送され
るようになっている。

さらに、上記機能を発揮するために、上記のようにマ
ルチ接続された各セルドロッパーCD_ijは、分離回路DMX
_ij,遅延回路DL_ij,記憶手段としてのVCI変換テーブルVCT
_ij,ゲート手段としての多重化回路MX_ijをそなえてい
る。

ここで、分離回路DMX_ijは、入力線＃ｊから入ってき
たセルの情報INFと情報識別子VCIとを分離するものであ
る。

また、VCI変換テーブルVCT_ijは、入力線用の情報識別
子VCIに対応してイネーブルビット（以下、ENビットと
いう）と出力線用の情報識別子VCI′とを記憶するもの
である。

即ち、VCI変換テーブルVCT_ijは、入力線＃ｊから入る
セルのヘッダー内の入力線用の識別子VCIと関連付け
て、セルを出力線＃ｉへ出力させるべきかどうかを示す
セル出力可否情報としてのENビットと、他の出力線＃ｉ
における出力線用の識別子VCI′とは異なる出力線用の
識別子VCI′（即ち、同一の入力線用の識別子VCIに対応
した出力線＃ｉ毎に互いに異なる出力線用の識別子VC
I′）とを記憶するものである。

さらに、遅延回路DL_ijは、分離回路DMX_ijで分離され
た情報INFをVCI変換テーブルVCT_ijでの検索相当時間だ
け待たせておくものである。

また、多重化回路MX_ijは、遅延回路DL_ijからの情報IN
FとVCI変換テーブルVCT_ijからの出力線用の情報識別子V
CI′とを多重化するものであるが、この多重化回路MX_ij
は、入力線用の情報識別子VCIに対応するENビットが立
っている場合（「１」の場合）に作動するようになって
いる。

即ち、多重化回路MX_ijは、VCI変換テーブルVCT_ijに記
憶されるENビットに基づいて、出力線＃ｉへセルを出力
する場合はセルを通過させ且つセルの入力線用の識別子
VCIをセルの出力線用の識別子VCI′に変更し、それ以外
ではセルの通過を阻止するようになっている。

したがって、分離回路DMX_ijで入力線＃ｊから入って
きたセルから情報INFと情報識別子VCIとが分離され、こ
の情報識別子VCIをアドレスとして、VCI変換テーブルVC
T_ijを検索し、該当するENビットと新しい情報識別子VC
I′とを読み出す。その後は、この読みだされた出力線
用の情報識別子VCI′と遅延回路DL_ijで遅延された情報I
NFとを多重化回路MX_ijで多重化することが行なわれる。
このとき、多重化回路MX_ijは、ENビットが「１」であれ
ば、FIFOメモリF_ijへ送り、ENビットが「０」であれ
ば、FIFOメモリF_ijへ送らない。

これにより、各セルドロッパーCD_ijは、出力対応部１
−ｉに接続された出力線＃ｉへセルを出力させるべきか
どうかを判定し、出力線＃ｉへセルを出力する場合はセ
ルを通過させ且つセルの識別子VCIを該出力線用のものV
CI′に変更し、それ以外ではセルの通過を阻止すること
ができるのである。

FIFOメモリF_ijはセルドロッパーCD_ijからのセルを送
られてきた順に順次一時的に記憶するもので、これらの
FIFOメモリF_ijはセルドロッパーCD_ijの数（３）だけ設
けられている。

出力制御部CNT_iは、各FIFOメモリF_ijの記憶情報をこ
の出力対応部１−ｉに接続された出力線＃ｉへFIFOメモ
リF_ijに記憶されている順に順次出力するもので、各出
力制御部CNT_iは制御回路DS_iとセレクタSL_iとをそなえて
おり、制御回路DS_iによって、FIFOメモリF_ijにセルが入
ると、セレクタSL_iが操作されて、セルが対応する出力
＃ｉへ送出されるようになっている。

なお、かかる制御回路DS_iやセレクタSL_iの作用は、第
４図に示したものと同じである。

上述の構成により、例えば１段目の単位スイッチS₁₁
における入力線＃１から入るセルを出力線＃２および＃
３へ出したい場合を考えると、まず、各入力線＃１〜＃
３からのセルは各出力対応部１−１〜１−３の対応する
セルドロッパーCD₁₁〜CD₁₃,CD₂₁〜CD₂₃,CD₃₁〜CD₃₃へそ
れぞれ入力される。

この場合は、出力対応部１−２のセルドロッパーCD₂₁
および出力対応部１−３のセルドロッパーCD₃₁だけがセ
ルを通過させ且つ情報識別子VCIを変更させ、それ以外
のセルドロッパーはセルの通過を阻止する。

すなわち、セルドロッパーCD₂₁では、入力線＃１から
入ってきたセルから分離回路DMX₂₁で情報識別子VCIを分
離し、この情報識別子VCIをアドレスとしてVCI変換テー
ブルVCT₂₁を検索して、ENビットと新しい情報識別子VC
I′とを読み出す。この場合、ENビットは「１」である
ため、多重化回路MX₂₁でセルに新しい情報識別子VCI′
が付加されて、FIFOメモリF₂₁へ送られる。

かかる動作はセルドロッパーCD₃₁においても同様であ
る。

なお、その他のセルドロッパーでは、VCI変換テーブ
ルより読み出されるENビットが「０」であるため、セル
はFIFOメモリへ送られず、これによりセルの通過は阻止
されるのである。

その後、セルドロッパーCD₂₁を通過したセルは、FIFO
メモリF₂₁で一時的に記憶されたあと、出力制御部CNT₂
のセレクタSL₂を通じて出力線＃２へ出力されるととも
に、セルドロッパーCD₃₁を通過したセルは、FIFOメモリ
F₃₁で一時的に記憶されたあと、出力制御部CNT₃のセレ
クタSL₃を通じて出力線＃３へ出力される。

このように、各単位スイッチS_ijに出力対応部１−1,1
−2,1−３を出力線の数（３）だけ並列的に設け、各出
力対応部１−1,1−2,1−３において、セルの入力線用の
識別子VCIに対応した出力線＃ｉ毎に互いに異なるセル
の出力線用の識別子VCI′を、VCI変換テーブルVCT_ijか
ら読み出して、セルの識別子の変換を行なうことによ
り、入力線＃ｊからのセルを複数の出力線＃ｉへ分配す
る１対Ｎ（N:複数）接続を容易に行なうことができ、こ
れにより放送形態での通信をATM交換機において実現で
きるのである。

なお、この単位スイッチS₁₁における任意の入力線か
ら入るセルを任意の複数の出力線へ出したい場合や、他
の１段目の単位スイッチS₁₂,S₁₃,2段目の単位スイッチS
₂₁〜S₂₃,3段目の単位スイッチS₃₁〜S₃₃における任意の
入力線から入るセルを任意の複数の出力線へ出したい場
合でも、上記の場合とほぼ同様の要領で実施可能である
ことはいうまでもない。

また、上記のような３×３の単位スイッチ以外のｎ×
ｍの単位スイッチにも、本発明を適用できることはいう
までもない。

〔発明の効果〕

以上詳述したように、本発明のATM交換機によれば、
それぞれ全ての入力線に接続されるとともに対応する１
つの出力線に接続されゲート部，記憶部および出力制御
部をそなえてなる出力対応部が出力線の数だけ並列的に
設けられていて、各出力対応部において、セルの入力線
用の識別子に対応した出力線毎に互いに異なるセルの出
力線用の識別子を記憶手段から読み出して、セルの識別
子の変換を行なうことにより、入力線からのセルを複数
の出力線へ分配する１対Ｎ（N:複数）接続を容易に行な
うことができ、これにより放送形態での通信をATM交換
機において実現できる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例を示すブロック図、第３図は従来例を示すブロック図、第４図は従来の単位スイッチの構成を示すブロック図で
ある。図において、１−ｉは出力対応部、 CD_ijはセルドロッパー（ゲート部） CNT_iは出力制御部、 DL_ijは遅延回路、 DMX_ijは分離回路、 DS_iは制御回路、 F_ijはFIFOメモリ（記憶部）、 MX_ijは多重化回路（ゲート手段）、 SL_iはセレクタ、 VCT_ijはVCI変換テーブル（記憶手段）である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−86938（ＪＰ，Ａ) 特開昭63−224445（ＪＰ，Ａ) 特開昭61−72448（ＪＰ，Ａ) Ｇｌｏｂｏｃｏｍ ’87 ｐ．1866− 1870

Claims

(57)【特許請求の範囲】

【請求項１】セル多重された複数の入力線と複数の出力
線とを有し、入力線から入る情報フィールドと識別子を
含むヘッダーとからなるセルを呼設定フェーズで定めら
れた出力線へ出力し、且つ、該識別子を出力線用のもの
に変更するATM交換機において、それぞれ全ての入力線に接続されるとともに対応する１
つの出力線に接続された出力対応部が出力線の数だけ並
列に設けられて、該各出力対応部が、対応する各入力線に接続され、この接続された入力線か
ら入る該セルをこの出力対応部に接続された出力線へ出
力させるべきかどうかを判定し、該出力線へ該セルを出
力する場合は該セルを通過させ、それ以外では該セルの
通過を阻止するゲート部を入力線の数だけそなえるとと
もに、該各ゲート部からのセルを複数一時的に記憶する記憶部
を該ゲート部に対応してそれぞれそなえ、且つ、該各記憶部に記憶されたセルをこの出力対応部に
接続された出力線へ出力する出力制御部をそなえて構成
され、該ゲート部が、該入力線から入る該セルのヘッダー内の該入力線用の識
別子と関連付けて、該セルを該出力線へ出力させるべき
かどうかを示すセル出力可否情報と、他の出力線におけ
る出力線用の識別子とは異なる該出力線用の識別子とを
記憶する記憶手段と、該記憶手段に記憶される該セル出力可否情報に基づい
て、該出力線へ該セルを出力する場合は該セルを通過さ
せ且つ該セルの該入力線用の識別子を該セルの該出力線
用の識別子に変更し、それ以外では該セルの通過を阻止
するゲート手段とをそなえて構成されていることを特徴
とする、ATM交換機。